DE102014102118A1 - Halbleiterbauelement - Google Patents

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DE102014102118A1
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semiconductor
layer
electrical
capping layer
semiconductor chip
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DE201410102118
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English (en)
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Thomas Kilger
Ulrich Wachter
Dominic Maier
Gottfried Beer
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Infineon Technologies AG
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

Diverse Halbleiterchips enthalten je eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche. Eine erste Verkappungsschicht wird über den zweiten Hauptflächen der Halbleiterchips appliziert. Eine Elektroverdrahtungsschicht wird über den ersten Hauptflächen der ersten Halbleiterchips appliziert. Eine zweite Verkappungsschicht wird über der Elektroverdrahtungsschicht appliziert. Die Dikke der ersten Verkappungsschicht und die Dicken der ersten Halbleiterchips werden reduziert. Die Struktur kann vereinzelt werden, um mehrere Halbleiterbauelemente zu erhalten.

Description

  • GEBIET DER TECHNIK
  • Die vorliegende Erfindung betrifft ein Verfahren zum Fertigen eines Halbleiterbauelements und ein Halbleiterbauelement.
  • ALLGEMEINER STAND DER TECHNIK
  • In der Leistungselektronik werden sehr oft Halbleiterchips mit Vertikaltransistoren wie zum Beispiel IGBTs (Insulated Gate Bipolar Transistors, Bipolartransistoren mit isolierter Gate-Elektrode) genutzt oder allgemein Transistoren, in denen mindestens eine elektrische Kontaktinsel auf einer ersten Hauptfläche des Halbleiterchips angeordnet ist und mindestens eine andere elektrische Kontaktinsel auf einer zweiten Hauptfläche gegenüber der ersten Hauptfläche angeordnet ist. Einige einzelne dieser Halbleiterleistungstransistoren können so verbunden sein, dass sie bestimmte Leistungsschalter, Leistungsmodule oder Leistungssysteme bilden. In diesen Leistungsanwendungen ist ein wichtiger Aspekt ein geringer Einschaltwiderstand des Leistungsbauelements, was bedeutet, dass erstens die vertikalen Halbleiterplättchen mit einer geringen Dicke gefertigt werden sollen und zweitens im Fall von untereinander verbundenen Leistungshalbleiterchips eine direkte Zwischenverbindung zwischen der Drain-Insel eines Chips und der Source-Insel eines zweiten Chips hergestellt werden soll, um über eine sehr kurze Verbindung und deshalb einen geringen spezifischen Widerstand und geringe parasitäre Effekte zu verfügen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen wurden aufgenommen, um ein weitergehendes Verständnis von Ausführungsformen zu ermöglichen, und sind in diese Patentschrift eingefügt und stellen einen Bestandteil von ihr dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung dazu, Prinzipien von Ausführungsformen zu erläutern. Andere Ausführungsformen und viele der vorgesehenen Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn zur besseren Verständlichkeit auf die folgende ausführliche Beschreibung Bezug genommen wird. Die Elemente der Zeichnungen sind relativ zueinander nicht zwingend maßstabgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt ein Ablaufdiagramm zum Veranschaulichen eines Verfahrens zum Fertigen eines Halbleiterbauelements nach einer Ausführungsform;
  • die 2A–2J zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Beispiels für ein Verfahren zum Fertigen eines Halbleiterbauelements, das eine Umspritzschicht und zwei gedünnte oder ungedünnte Halbleiterchips umfasst, die je auch einen vertikalen Stromfluss umfassen könnten;
  • die 3A–3F zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Beispiels für ein Verfahren zum Fertigen eines Halbleiterbauelements, das eine Umspritzschicht und einen gedünnten Halbleiterchip zusammen mit einer doppelseitigen Kühlungskonfiguration umfasst;
  • die 4A–4E zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Beispiels für ein Verfahren zum Fertigen eines Halbleiterbauelements, das eine Umspritzschicht und einen gedünnten Halbleiterchip z.B. in einem Ball-Grid-Halbleiterchipgehäuse umfasst;
  • die 5A–5E zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Beispiels für ein Verfahren zum Fertigen eines Halbleiterbauelements in der Ausbildung eines Bauelements mit einem Gehäuse ohne Anschlüsse;
  • die 6A und 6B zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Beispiels für ein Verfahren zum Fertigen eines Halbleiterbauelements, das einen gedünnten oder ungedünnten Halbleiterchip und eine Umspritzschicht umfasst, wobei darin ein Schaltkreischip und ein zusätzliches elektrisches Bauelement eingebettet sind;
  • die 7A und 7B zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Beispiels für ein Verfahren zum Fertigen eines Halbleiterbauelements, das einen gedünnten Halbleiterchip und eine Umspritzschicht und eine auf einer Oberfläche der Umspritzschicht applizierte Antenne umfasst; und
  • die 8A–8M zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Verfahrens zum Fertigen eines Halbleiterbauelements, das zwei gedünnte Halbleiterchips in einer gestapelten Konfiguration zusammen mit einer Umspritzschicht umfasst.
  • AUSFÜHRLICHE BESCHREIBUNG VERANSCHAULICHENDER AUSFÜHRUNGSFORMEN
  • Die Aspekte und Ausführungsformen werden nun mit Bezug auf die Zeichnungen beschrieben, wobei gleiche Bezugszeichen allgemein verwendet werden, um jeweils auf gleiche Elemente Bezug zu nehmen. In der folgenden Beschreibung werden zu Zwekken der Erläuterung zahlreiche konkrete Details dargelegt, um ein eingehendes Verständnis eines oder mehrerer Aspekte der Ausführungsformen zu ermöglichen. Für den Fachmann ist jedoch ersichtlich, dass ein oder mehrere Aspekte der Ausführungsformen auch mit weniger der konkreten Details praktisch umgesetzt werden können. In anderen Fällen werden bekannte Strukturen und Elemente in Schemaform gezeigt, um die Beschreibung eines oder mehrerer Aspekte der Ausführungsformen zu vereinfachen. Es versteht sich, dass noch andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Weiter sei angemerkt, dass die Zeichnungen nicht maßstabgetreu oder nicht zwingend maßstabgetreu sind.
  • Zusätzlich kann ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform, auch wenn dieses Merkmal oder dieser Aspekt eventuell nur mit Bezug auf eine von mehreren Implementierungen offenbart wird, mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie eventuell für eine beliebige gegebene oder bestimmte Anwendung gewünscht wird und vorteilhaft ist. Sofern des Weiteren die Begriffe „enthalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen genutzt werden, sollen diese Begriffe ähnlich wie der Begriff „umfassen“ Einschließlichkeit bedeuten. Eventuell werden die Begriffe „gekoppelt“ und „verbunden“ nebst Ableitungen genutzt. Es versteht sich, dass diese Begriffe gegebenenfalls genutzt werden, um anzuzeigen, dass zwei Elemente zusammenwirken oder miteinander interagieren, wobei unerheblich ist, ob sie in direktem physischem oder elektrischem Kontakt sind oder sie nicht in direktem Kontakt zueinander sind. Auch soll der Begriff „beispielhaft“ lediglich ein Beispiel und nicht das beste oder optimale Beispiel bezeichnen. Die folgende ausführliche Beschreibung ist deshalb nicht als begrenzend aufzufassen, und der Schutzbereich der vorliegenden Erfindung wird von den beigefügten Ansprüchen definiert.
  • Die Ausführungsformen eines Verfahrens zum Fertigen eines Halbleiterbauelements und eines Halbleiterbauelements nutzen möglicherweise verschiedene Typen von Halbleiterchips oder Halbleiterchipmodulen oder -schaltungen, die in die Halbleiterchips eingefügt sind, unter anderem integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, MEMS (Micro-Electro-Mechanical-Systeme), integrierte Leistungsschaltungen, Chips mit integrierten passiven Bauteilen, Dioden wie Freilaufdioden usw. Die Ausführungsformen nutzen möglicherweise auch Halbleiterchips, die MOS-Transistorstrukturen oder Vertikaltransistorstrukturen wie zum Beispiel Insulated-Gate-Bipolar-Transistor(IGBT)-Strukturen oder allgemein Transistoren oder andere Strukturen oder Bauelemente umfassen, in denen mindestens eine elektrische Kontaktinsel auf einer ersten Hauptfläche des Halbleiterchips angeordnet ist und mindestens eine andere elektrische Kontaktinsel auf einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche des Halbleiterchips angeordnet ist. Die Halbleiterchips umfassen möglicherweise auch optische Bauelemente wie zum Beispiel Lumineszenzdioden, Laserdioden oder Lichtempfängerdioden.
  • Die Halbleiterchips umfassen möglicherweise Kontaktelemente oder Kontaktinseln auf einer oder mehreren ihrer Außenoberflächen, wobei die Kontaktelemente dazu dienen, die Halbleiterchips elektrisch zu kontaktieren. Die Kontaktelemente können eine beliebige gewünschte Ausbildung oder Form aufweisen. Sie können zum Beispiel als Kontaktflecken ausgebildet sein, d.h. flache Kontaktschichten an einer Außenoberfläche des Halbleiterchips. Die Kontaktelemente oder Kontaktinseln sind möglicherweise aus einem beliebigen elektrisch leitenden Material hergestellt, z.B. aus einem Metall wie Aluminium, Gold oder Kupfer, oder zum Beispiel einer Metalllegierung, oder einem elektrisch leitenden organischen Material, oder einem elektrisch leitenden Halbleitermaterial. Die Kontaktelemente können auch als Schichtstapel aus einem oder mehreren der oben erwähnten Materialien gebildet werden.
  • Die Ausführungsformen eines Verfahrens zum Fertigen eines Halbleiterbauelements und eines Halbleiterbauelements umfassen möglicherweise eine Vergussmasse oder ein Verkappungsoder Einkapselungsmaterial, wobei die Halbleiterchips oder die Halbleiterchipmodule darin eingebettet sind. Das Verkappungsmaterial kann ein beliebiges elektrisch isolierendes Material wie zum Beispiel eine beliebige Art eines Pressmaterials, eine beliebige Art eines Harzmaterials oder eine beliebige Art eines Epoxidmaterials sein. Das Verkappungsmaterial kann auch ein Polymermaterial, ein Polyimidmaterial, ein Thermoplastmaterial, ein Silikonmaterial, ein Keramikmaterial und ein Glasmaterial sein. Das Verkappungsmaterial umfasst möglicherweise auch ein beliebiges der oben erwähnten Materialien und enthält weiter möglicherweise darin eingebettete Füllermaterialien wie zum Beispiel wärmeleitende Zusätze. Diese Füllerzusätze können zum Beispiel aus AlO oder Al2O3, AlN, BN oder SiN hergestellt sein. Der durch eine Ausführungsform des Verfahrens gefertigte Halbleiterchipnutzen kann als Wafer, d.h. kreisförmig, ausgebildet sein, ist jedoch nicht auf die Ausbildung und die Form eines Wafers begrenzt, sondern kann eine beliebige Größe und Form und eine beliebige geeignete Anordnung von darin eingebetteten Halbleiterchips oder Halbleiterchipmodulen aufweisen.
  • In den Ansprüchen und in der folgenden Beschreibung werden unterschiedliche Ausführungsformen eines Verfahrens zum Fertigen eines Halbleiterbauelements als bestimmte Abfolge von Vorgängen oder Maßnahmen beschrieben, insbesondere im Ablaufdiagramm. Es sei angemerkt, dass die Ausführungsformen nicht auf die bestimmte beschriebene Abfolge begrenzt sein sollen. Bestimmte einzelne oder alle von unterschiedlichen Vorgängen oder Maßnahmen können auch gleichzeitig oder in einer beliebigen anderen nützlichen und zweckmäßigen Abfolge ausgeführt werden.
  • Die Ausführungsformen eines Halbleiterbauelements enthalten möglicherweise einen oder mehrere von individuellen Halbleiterchips oder eines oder mehrere von individuellen Halbleiterchipmodulen. Die Halbleiterchipmodule enthalten möglicherweise einen oder mehrere Halbleiterchips, insbesondere Leistungstransistorchips, und sie enthalten möglicherweise mindestens einen weiteren Halbleiterchip, der möglicherweise eine oder mehrere einer Logikschaltung oder einer Treiberschaltung enthält. Insbesondere umfassen die Halbleiterchipmodule möglicherweise die sogenannten Intelligent Power Modules (IPMs). Das Halbleiterbauelement umfasst möglicherweise auch eine beliebige andere Art der Halbleiterchips, die oben erwähnt wurden. Das Halbleiterbauelement umfasst möglicherweise auch Halbleiterchips, die in einer gestapelten Konfiguration angeordnet sind, d.h. in unterschiedlichen Ebenen übereinander angeordnet sind. Das Halbleiterbauelement umfasst möglicherweise auch Halbleiterchips, die miteinander verbunden sind, um eine Brückenschaltung, d.h. eine Halbbrückenschaltung oder eine Vollbrückenschaltung, zu bilden, etwa diejenigen, die für Leistungsschaltmodule genutzt werden.
  • 1 zeigt ein Ablaufdiagramm zum Veranschaulichen eines Verfahrens zum Fertigen eines Halbleiterbauelements nach einer Ausführungsform. Das Verfahren 100 von 1 umfasst Bereitstellen mehrerer erster Halbleiterchips, wobei jeder der ersten Halbleiterchips eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche umfasst, gemäß Block 110, Applizieren einer ersten Verkappungsschicht über den zweiten Hauptflächen der ersten Halbleiterchips gemäß Block 120, Applizieren einer Elektroverdrahtungsschicht über den ersten Hauptflächen der ersten Halbleiterchips gemäß Block 130, Applizieren einer zweiten Verkappungsschicht über der Elektroverdrahtungsschicht gemäß Block 140, Reduzieren der Dicke der ersten Verkappungsschicht und der Dicken der ersten Halbleiterchips gemäß Block 150 und Vereinzeln, um mehrere Halbleiterbauelemente zu erhalten, gemäß Block 160.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 umfasst mindestens ein Teil der ersten Halbleiterchips eines oder mehrere der Elemente Transistor, Leistungstransistor, Vertikaltransistor, MOS-Transistor, Bipolartransistor mit isolierter Gate-Elektrode, Logikschaltung, Sensor und passives Bauteil.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 umfasst die erste Verkappungsschicht eines oder mehrere eines Isolatormaterials, eines Pressmaterials, eines Polymermaterials, eines Polyimidmaterials, eines Harzmaterials, eines Epoxidharzmaterials, eines Silikonmaterials, eines Keramikmaterials und eines Glasmaterials.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 folgt das Verfahren 100 dem Extended-Wafer-Level-Packaging-Konzept, durch das mehrere Halbleiterbauelemente auf einem einzigen Halbleiterchipnutzen gefertigt werden. Insbesondere umfasst Applizieren der ersten Verkappungsschicht über den zweiten Hauptflächen der ersten Halbleiterchips Platzieren der ersten Halbleiterchips auf einem Träger, Bedecken der ersten Halbleiterchips mit einem ersten Verkappungsmaterial, sodass das erste Verkappungsmaterial die zweiten Hauptflächen und die Seitenflächen der ersten Halbleiterchips bedeckt, Aushärten des ersten Verkappungsmaterials und somit Produzieren eines Halbleiterchipnutzens und Entfernen des Trägers vom Halbleiterchipnutzen.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 umfasst Applizieren einer Elektroverdrahtungsschicht über den ersten Hauptflächen der ersten Halbleiterchips Applizieren einer oder mehrerer dielektrischer Schichten, elektrisch leitender Durchkontaktierungen innerhalb der einen oder der mehreren dielektrischen Schichten und einer oder mehrerer elektrisch leitender Leiterbahnen oder Drähte auf Oberflächen der einen oder der mehreren dielektrischen Schichten, wobei die elektrischen Leiterbahnen oder Drähte und die elektrischen Durchkontaktierungen mit elektrischen Kontaktinseln auf den ersten Hauptflächen der ersten Halbleiterchips verbunden werden.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 umfasst Applizieren der Elektroverdrahtungsschicht über den ersten Hauptflächen der ersten Halbleiterchips Fertigen einer Umverteilungsschicht über den ersten Hauptflächen der ersten Halbleiterchips, wobei die Umverteilungsschicht dem Zweck dient, die elektrischen Kontaktinseln auf den ersten Hauptflächen der ersten Halbleiterchips mit elektrischen Leiterbahnen oder Drähten in einer Ebene über der Ebene der elektrischen Kontaktinseln elektrisch zu verbinden.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 wird Reduzieren der Dicke der ersten Verkappungsschicht und der Dicken der ersten Halbleiterchips durch Schleifen und/oder Planarisieren und/oder Polieren, insbesondere chemisch-mechanisches Polieren (CMP), bewerkstelligt. Nach einer Ausführungsform werden die Dicken der ersten Halbleiterchips auf eine Dicke in einem Bereich von 5 µm–150 µm reduziert. Nach einer Ausführungsform wird die Dicke der ersten Verkappungsschicht auf dieselbe Dicke wie diejenige der ersten Halbleiterchips reduziert. Folglich werden die ersten Halbleiterchips nur an ihren Seitenflächen von der ersten Verkappungsschicht bedeckt.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 umfasst das Verfahren weiter Bereitstellen mehrerer zweiter Halbleiterchips. Die zweiten Halbleiterchips können in derselben Weise bereitgestellt werden wie die ersten Halbleiterchips, sodass in jedem der zu fertigenden Halbleiterbauelemente ein erster Halbleiterchip und ein zweiter Halbleiterchip bereitgestellt werden. Der zweite Halbleiterchip kann mit Bezug auf den ersten Halbleiterchip lateral daneben bereitgestellt werden und die Dicken der zweiten Halbleiterchips können in derselben Weise reduziert werden, wie die Dicken der ersten Halbleiterchips reduziert werden. Die zweiten Halbleiterchips können auch über der Elektroverdrahtungsschicht appliziert werden, sodass sich im zu fertigenden Halbleiterbauelement jeder der zweiten Halbleiterchips mit Bezug auf einen der ersten Halbleiterchips in einem gestapelten Verhältnis befindet und mit dem ersten Halbleiterchip elektrisch verbunden ist. Die zweiten Halbleiterchips können innerhalb der zweiten Verkappungsschicht eingebettet sein.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 können die zweiten Halbleiterchips von demselben Typ sein wie die ersten Halbleiterchips oder sie können von einem anderen Typ sein. Insbesondere umfassen die zweiten Halbleiterchips möglicherweise eine oder mehrere einer integrierten Schaltung, einer Logikschaltung und einer Steuerschaltung.
  • Nach einer Ausführungsform des Verfahrens 100 von 1 umfasst das Verfahren weiter Bereitstellen mehrerer elektrischer Bauelemente und Applizieren der elektrischen Bauelemente über der Elektroverdrahtungsschicht derart, dass jedes der elektrischen Bauelemente mit einem der ersten Halbleiterchips elektrisch verbunden wird. Die elektrischen Bauelemente können innerhalb der zweiten Verkappungsschicht eingebettet sein. Die elektrischen Bauelemente umfassen mindestens teilweise möglicherweise eines oder mehrere der Elemente passives Bauelement, Widerstand, Induktor, Spule und Kondensator. Die elektrischen Bauelemente sind möglicherweise in der Ausbildung oberflächenmontierbarer Bauelemente (Surface Mount Devices, SMD) konfiguriert.
  • Die zweite Verkappungsschicht dient dem Zweck des Begünstigens des Bildens eines stabilen Halbleiterchipnutzens, sodass danach die Dicken der ersten Verkappungsschicht und der ersten Halbleiterchips in sicherer und zuverlässiger Weise ohne das Auftreten irgendwelcher Risse oder Schäden reduziert werden können. Danach kann die zweite Verkappungsschicht beibehalten werden und dient möglicherweise unterschiedlichen Zwecken der zu fertigenden Halbleiterbauelemente. Einer dieser Zwecke besteht darin, einen zweiten oder sogar noch mehr Halbleiterchips oder ein beliebiges anderes einzelnes elektrisches Bauelement oder beliebige andere mehrere elektrische Bauelemente innerhalb jedes der Halbleiterbauelemente, wie oben erläutert, einzubetten. Ein anderer Zweck ist die Fertigung spezieller Halbleiterchipgehäuse mit bestimmten Größenabmessungen oder einer bestimmten Anordnung und Konfiguration externer elektrischer Kontakte, wie unten etwas ausführlicher gezeigt wird.
  • Eine andere Ausführungsform des Verwendens der zweiten Verkappungsschicht ist wie folgt ausgestaltet. Nach dem Fertigen der Elektroverdrahtungsschicht kann über der Elektroverdrahtungsschicht ein vertikaler metallischer Steg appliziert werden, wobei der vertikale metallische Steg mit der Elektroverdrahtungsschicht elektrisch verbunden wird. Dann wird die zweite Verkappungsschicht möglicherweise derart appliziert, dass eine obere Oberfläche der Verkappungsschicht bündig mit einer oberen Oberfläche des vertikalen metallischen Stegs ist, und dann kann über der zweiten Verkappungsschicht ein elektrisches Bauelement appliziert werden, wobei das elektrische Bauelement mit dem vertikalen metallischen Steg elektrisch verbunden wird. Das elektrische Bauelement umfasst zum Beispiel möglicherweise eine Antenne.
  • Unter Bezugnahme auf die 2A–2J wird ein Beispiel für ein Verfahren zum Fertigen eines Halbleiterbauelements veranschaulicht. Nach 2A sind zwei Halbleiterchips 210 und 220 bereitgestellt, wobei sie beide möglicherweise jeweils Vertikaltransistorbauelemente umfassen. Die Halbleiterchips 210 und 220 umfassen möglicherweise je eine erste, obere Hauptfläche und eine zweite, untere Hauptfläche und Seitenflächen, welche die erste und die zweite Hauptfläche verbinden. Die ersten und die zweiten Halbleiterchips 210 und 220 sind derart in einer ersten Verkappungsschicht 230 eingebettet, dass die erste Verkappungsschicht 230 die zweiten Hauptflächen und die Seitenflächen der Halbleiterchips 210 und 220 bedeckt. Dies kann zum Beispiel erfolgen durch Platzieren der Halbleiterchips 210 und 220 auf einem Träger, wobei die ersten Hauptflächen der Halbleiterchips 210 und 220 dem Träger zugewandt sind, Applizieren der ersten Verkappungsschicht 230 auf die Halbleiterchips 210 und 220 und den Träger und Entfernen des Trägers nach dem Aushärten der ersten Verkappungsschicht 230. Danach wird eine erste Umverteilungsschicht 240 auf die ersten Hauptflächen der Halbleiterchips 210 und 220 und die obere Hauptfläche der Verkappungsschicht 230 appliziert, die bündig mit den ersten Hauptflächen der Halbleiterchips 210 und 220 ist. Die erste Umverteilungsschicht 240 umfasst eine erste dielektrische Schicht 241, die auf die ersten Hauptflächen der Halbleiterchips 210 und 220 und die obere Hauptfläche der ersten Verkappungsschicht 230 appliziert wird. Danach wird die erste dielektrische Schicht 241 selektiv über elektrischen Kontaktinseln der Halbleiterchips 210 und 220 entfernt, wodurch Kontaktlöcher in der ersten dielektrischen Schicht 241 erzeugt werden. Folglich wird ein Zwischenprodukt, wie in 2A gezeigt, erhalten. Es versteht sich, dass 2A nur einen von mehreren identischen Teilabschnitten eines Halbleiterchipnutzens zeigt. Die erste Verkappungsschicht 230 erstreckt sich über den gesamten Halbleiterchipnutzen.
  • Nach 2B werden in der ersten dielektrischen Schicht 241 elektrische Durchkontaktierungen gebildet, indem die Kontaktlöcher mit einem elektrisch leitenden Material wie zum Beispiel Kupfer gefüllt werden, und dann werden auf der ersten dielektrischen Schicht 241 erste elektrische Leiterbahnen 242 aufgetragen, wobei jede der ersten elektrischen Leiterbahnen 242 durch eine der Durchkontaktierungen mit einer der elektrischen Kontaktinseln der Halbleiterchips 210 und 220 verbunden wird. Die ersten elektrischen Leiterbahnen 242 können zum Beispiel aus Kupfer gefertigt sein.
  • Nach 2C wird auf die erste dielektrische Schicht 241 und die ersten elektrischen Leiterbahnen 242 eine zweite dielektrische Schicht 243 appliziert. Danach werden Abschnitte der zweiten dielektrischen Schicht 243 über den ersten elektrischen Leiterbahnen 242 entfernt.
  • Nach 2D werden auf der zweiten dielektrischen Schicht 243 zweite elektrische Leiterbahnen 244 aufgetragen. Es wird nur eine zweite elektrische Leiterbahn 244 gezeigt, die in zwei der selektiv entfernten Abschnitte der zweiten dielektrischen Schicht 243 aufgetragen wird, sodass die zweite elektrische Leiterbahn 244 zwei der ersten elektrischen Leiterbahnen 242 elektrisch verbindet.
  • Nach 2E wird auf die zweite dielektrische Schicht 243 und die zweiten elektrischen Leiterbahnen 244 eine dritte dielektrische Schicht 245 aufgetragen. Folglich wird eine erste Umverteilungsschicht 240 erhalten, die aus den Schichten 241–245 aufgebaut ist, wie oben dargelegt.
  • Nach 2F wird auf die erste Umverteilungsschicht 240, d.h. auf die dritte dielektrische Schicht 245, eine zweite Verkappungsschicht 250 aufgetragen.
  • Nach 2G werden danach die Halbleiterchips 210 und 220 und die erste Verkappungsschicht 230 sukzessive von ihren Rückseiten entfernt, was zum Beispiel durch Schleifen, Planarisieren, Polieren, insbesondere chemisch-mechanisches Polieren (CMP), durchgeführt werden kann. Das Entfernen der Halbleiterchips 210 und 220 und der ersten Verkappungsschicht 230 kann erfolgen, bis die Dicke der Halbleiterchips 210 und 220 unter 150 µm, insbesondere unter 30 µm, oder sogar nur 5 µm beträgt. Danach wird auf der rechten Seite des Zwischenprodukts in der ersten Verkappungsschicht 230 und der ersten dielektrischen Schicht 241 ein Kontaktloch derart gebildet, dass sich das Kontaktloch von einer exponierten Oberfläche der ersten Verkappungsschicht 230 zu einer der elektrischen Leiterbahnen erstreckt.
  • Nach den 2H–2J wird auf den Rückhauptflächen der Halbleiterchips 210 und 220 und der Rückoberfläche der ersten Verkappungsschicht 230 eine zweite Umverteilungsschicht 260 gebildet. Zuerst wird ein elektrisch leitendes Material wie zum Beispiel Kupfer in das Kontaktloch gefüllt. Dann wird eine Metallisierungsschicht 261 auf den Rückoberflächen der Halbleiterchips 210 und 220 und teilweise auch auf der Rückoberfläche der ersten Verkappungsschicht 230 aufgetragen, wobei die Metallisierungsschicht 261 eine erste elektrische Kontaktschicht 261.1, die auf die Rückhauptfläche des ersten Halbleiterchips 210 und einen Abschnitt der Rückoberfläche der ersten Verkappungsschicht 230 appliziert ist, und eine zweite elektrische Kontaktschicht 261.2, die auf die Rückhauptfläche des zweiten Halbleiterchips 220 und einen Abschnitt der Rückoberfläche der ersten Verkappungsschicht 230 appliziert ist, umfasst. Die Metallisierungsschicht 261 kann zum Beispiel aus Kupfer gefertigt sein. Folglich wird ein Zwischenprodukt erhalten, wie in 2H gezeigt.
  • Nach 2I wird auf die Metallisierungsschicht 261 und übrige Abschnitte der Rückoberfläche der ersten Verkappungsschicht 230 eine Lötresistschicht 262 appliziert. Danach werden Abschnitte der Lötresistschicht 262 entfernt, um darunter liegende Abschnitte der ersten elektrischen Kontaktschicht 261.1 und der zweiten elektrischen Kontaktschicht 261.2 zu exponieren.
  • Nach 2J wird in die Kontaktöffnungen der Lötresistschicht 262 ein elektrisch leitendes Material 263 gefüllt, um elektrischen Kontakt zur ersten elektrischen Kontaktschicht 261.1 und zur zweiten elektrischen Kontaktschicht 261.2 herzustellen. Danach kann das elektrisch leitende Material 263 planarisiert werden, sodass seine untere Oberfläche bündig mit der unteren Oberfläche der Lötresistschicht 262 ist. Das elektrisch leitende Material 263 kann zum Beispiel aus NiPPdAu hergestellt sein. Am Ende wird der Halbleiterchipnutzen in mehrere identische Halbleiterbauelemente oder Halbleiterchipgehäuse vereinzelt. Folglich wird ein Halbleiterchipgehäuse, wie in 2J gezeigt, erhalten, welches zum Beispiel durch Oberflächenmontagetechnik (Surface Mount Technology, SMT) auf einer Leiterplatte montiert werden kann.
  • In den 3A–3F wird ein weiteres Beispiel für ein Verfahren zum Fertigen eines Halbleiterbauelements gezeigt, in dem eine Umspritzschicht für eine doppelseitige Kühlkonfiguration verwendet werden kann.
  • Nach 3A ist ein Halbleiterchip 310 bereitgestellt, der möglicherweise eine Vertikaltransistorstruktur wie zum Beispiel einen Bipolartransistor mit isolierter Gate-Elektrode umfasst. Zuerst kann der Halbleiterchip 310 in derselben Weise wie in Verbindung mit 2A erläutert in einer ersten Verkappungsschicht 330 eingebettet werden. Der Halbleiterchip 310 wird derart in der ersten Verkappungsschicht 330 eingebettet, dass die erste Verkappungsschicht 330 die Rückhauptfläche und die Seitenflächen des Halbleiterchips 310 bedeckt. In einem seitlichen Abstand zum Halbleiterchip 310 wird ein Sackloch 331 in der ersten Verkappungsschicht 330 gebildet. Danach wird eine erste dielektrische Schicht 320 auf einer oberen Oberfläche des Halbleiterchips 310 und einer oberen Oberfläche der ersten Verkappungsschicht 330 appliziert. In der ersten dielektrischen Schicht 320 werden in Flächen über elektrischen Kontaktinseln des Halbleiterchips 310 Kontaktlöcher gebildet. Danach wird das Sackloch 331 der ersten Verkappungsschicht 330 mit einem elektrisch leitenden Material wie zum Beispiel Kupfer gefüllt, sodass auf diese Weise ein metallischer Steg oder Stift gefertigt wird, der das Bezugszeichen 340 hat. Dann werden die erste metallische Schicht 341 und die zweite metallische Schicht 342 aufgetragen, wobei die erste metallische Schicht 341 innerhalb der Kontaktlöcher der ersten Verkappungsschicht 330 über dem metallischen Steg 340 gebildet wird und eine der elektrischen Kontaktinseln des Halbleiterchips 310 und der ersten metallischen Schicht 341 auch derart aufgetragen wird, dass der metallische Steg 340 und die eine elektrische Kontaktinsel des Halbleiterchips 310 elektrisch miteinander verbunden sind. Die zweite metallische Schicht 342 wird auf der anderen der elektrischen Kontaktinseln des Halbleiterchips 310 gebildet. Die erste metallische Schicht 341 und die zweite metallische Schicht 342 können zum Beispiel auch durch Kupfer gefertigt werden. Folglich wird ein Zwischenprodukt, wie in 3A gezeigt, gefertigt.
  • Nach 3B wird auf die zweite metallische Schicht 342 ein metallischer Steg 350 appliziert. Der metallische Steg 350 kann zum Beispiel auch durch Kupfer gefertigt werden. Im Folgenden werden der metallische Steg 350 und die darunter liegende metallische Schicht 342 durch ein vereinheitlichtes Element mit dem Bezugszeichen 350 dargestellt.
  • Nach 3C wird eine zweite Verkappungsschicht 360 auf die obere Oberfläche der ersten dielektrischen Schicht 320, der ersten metallischen Schicht 341 und des metallischen Stegs 350 appliziert, sodass die zweite Verkappungsschicht 360 eine Umspritzschicht der Vorderseite des Zwischenprodukts bildet.
  • Nach 3D wird die Rückoberfläche der ersten Verkappungsschicht 330 sukzessive entfernt, bis die Rückhauptfläche des Halbleiterchips 310 und auch die Rückoberfläche des metallischen Stegs erreicht sind, und dann wird das Entfernen der ersten Verkappungsschicht 330, des ersten Halbleiterchips 310 und des metallischen Stegs 340 bis zu einer bestimmten Dicke des Halbleiterchips 310 fortgesetzt, wie in 3D gezeigt. Der Vorgang des Entfernens kann durch Schleifen und/oder Planarisieren und/oder Polieren, insbesondere chemisch-mechanisches Polieren (CMP), bewerkstelligt werden.
  • Nach 3E wird auf die gedünnte Rückseite des Halbleiterchips 310 und die Rückoberfläche des metallischen Stegs 340 eine Metallisierungsschicht appliziert. Dies kann zum Beispiel erfolgen, indem zuerst eine zweite dielektrische Schicht 370 aufgetragen und dann elektrische Kontaktschichten 380.1 und 380.2 in Flächen appliziert werden, wo die dielektrische Schicht 370 entfernt wurde, sodass auf die Rückoberfläche des metallischen Stegs 340 die erste elektrische Kontaktschicht 380.1 appliziert wird und auf die untere Hauptfläche des Halbleiterchips 310 die zweite elektrische Kontaktschicht 380.2 appliziert wird. Im Fall eines Bipolartransistors mit isolierter Gate-Elektrode wird der zweite elektrische Kontakt 380.2 auf den Drain-Anschluss des Halbleiterchips 310 appliziert. Die erste elektrische Kontaktschicht 380.1 und die zweite elektrische Kontaktschicht 380.2 können zum Beispiel auch aus Kupfer gefertigt sein.
  • Nach 3F wird die obere Oberfläche der zweiten Verkappungsschicht 360 reduziert, bis die obere Oberfläche des metallischen Stegs 350 exponiert ist, und anschließend wird eine dritte elektrische Kontaktschicht 390 auf eine gesamte obere Oberfläche des Halbleiterbauelements appliziert und somit mit dem metallischen Steg 350 elektrisch verbunden. Folglich wird ein Halbleiterbauelement gefertigt, das für elektrischen und thermischen Kontakt doppelseitig konfiguriert ist, sodass eine optimale Wärmeabfuhr insbesondere als Effekt der großen und dicken metallischen Stege und Schichten 340, 341 und 350 begünstigt wird.
  • Nach den 4A–4E wird ein anderes Beispiel für ein Verfahren zum Fertigen eines Halbleiterbauelements gezeigt, das eine Umspritzschicht und einen gedünnten Halbleiterchip in einem Ball-Grid-Halbleiterchipgehäuse umfasst.
  • 4A zeigt ein Zwischenprodukt, das teilweise mit dem in 2G gezeigten vergleichbar ist, zumindest sofern der Dünnungsvorgang bereits durchgeführt ist. Das in 4A gezeigte Zwischenprodukt umfasst einen gedünnten Halbleiterchip 410, der seitlich in einer ersten Verkappungsschicht 430 eingebettet ist. Auf der ersten oberen Hauptfläche des Halbleiterchips 410 und der oberen Oberfläche der ersten Verkappungsschicht 430 ist eine Umverteilungsschicht 420 appliziert. Die Umverteilungsschicht 420 umfasst eine erste dielektrische Schicht 421, auf die erste dielektrische Schicht 421 applizierte elektrische Kontaktschichten 422, wobei jede der elektrischen Kontaktschichten 422 über Durchkontakte, die in der ersten dielektrischen Schicht 421 gebildet werden, mit einer der elektrischen Kontaktinseln des Halbleiterchips 410 verbunden wird. Die Umverteilungsschicht 420 umfasst weiter eine zweite dielektrische Schicht 423, die auf die erste dielektrische Schicht 421 und die elektrischen Kontaktschichten 422 appliziert ist. Eine zweite Verkappungsschicht 440 wird in der Ausbildung einer Umspritzschicht auf der Umverteilungsschicht 420, d.h. auf einer oberen Oberfläche der zweiten dielektrischen Schicht 423, appliziert.
  • Nach 4B wird eine dritte dielektrische Schicht 450 auf die Rückhauptfläche des Halbleiterchips 410 und die Rückoberfläche der ersten Verkappungsschicht 430 appliziert.
  • Nach 4C werden zwei Kontaktlöcher in der dritten dielektrischen Schicht 450, der ersten Verkappungsschicht 430 und der ersten dielektrischen Schicht 421 derart gebildet, dass sich jedes der zwei Kontaktlöcher von einer unteren Oberfläche der dritten dielektrischen Schicht 450 zu einer der elektrischen Kontaktschichten 422 erstreckt. Die Kontaktlöcher können zum Beispiel durch Laserbohren gebildet werden.
  • Nach 4D werden die Kontaktlöcher mit einem elektrisch leitenden Material wie zum Beispiel Kupfer gefüllt, um elektrische Durchkontaktierungen zu bilden, und anschließend werden auf die elektrischen Durchkontaktierungen und auch andere Flächen der dritten dielektrischen Schicht 450 elektrische Kontaktschichten 460 appliziert. Dann wird auf die elektrischen Kontaktschichten 460 und die dritte dielektrische Schicht 450 eine Lötstoppschicht 470 derart appliziert, dass die elektrischen Kontaktschichten 460 oder Abschnitte davon exponiert werden. Folglich wird ein Zwischenprodukt, wie in 4D gezeigt, gefertigt.
  • Nach 4E werden auf die elektrisch leitenden Flächen 460 elektrisch leitende oder Lotkugeln 470 appliziert. Folglich wird ein Ball-Grid-Halbleiterbauelement gefertigt, wie in 4E gezeigt.
  • Nach den 5A–5E wird ein anderes Beispiel für ein Verfahren zum Fertigen eines Halbleiterbauelements gezeigt, das Verwenden einer Umspritzschicht zum Fertigen spezieller Halbleiterchipgehäuse begünstigt.
  • 5A zeigt einen Halbleiterchip 510, der möglicherweise eine Vertikaltransistorstruktur umfasst. Der Halbleiterchip 510 ist in einer ersten Verkappungsschicht 530 eingebettet gezeigt, wobei der Halbleiterchip 510 auf seiner Rückhauptfläche und seinen Seitenflächen von der ersten Verkappungsschicht 530 bedeckt wird. Eine Metallisierungsschicht 520 ist auf eine Vorderhauptfläche des Halbleiterchips 510 und Abschnitte einer oberen Oberfläche der ersten Verkappungsschicht 530 appliziert. Die Metallisierungsschicht 520 umfasst getrennte Abschnitte von Schichten, wobei jeder auf eine der elektrischen Kontaktinseln der Halbleiterchips 510 appliziert ist und sich seitlich über die Außenränder des Halbleiterchips 510 hinaus erstreckt („Auffächerung”).
  • Nach 5B wird eine zweite Verkappungsschicht 540 auf die Vorderhauptfläche des Halbleiterchips 510, der Metallisierungsschicht 520 und der ersten Verkappungsschicht 530 appliziert. Folglich wird ein Zwischenprodukt, wie in 5B gezeigt, erhalten.
  • Nach 5C wird die erste Verkappungsschicht 530 sukzessive von seiner Rückoberfläche entfernt, und wenn die Rückhauptfläche des Halbleiterchips 510 erreicht ist, wird auch der Halbleiterchip 510 sukzessive von seiner Rückhauptfläche entfernt, bis eine bestimmte vorher festgelegte Dicke des Halbleiterchips 510 und der ersten Verkappungsschicht 530 erreicht ist. Das sukzessive Entfernen der ersten Verkappungsschicht 530 und des Halbleiterchips 510 kann durch Schleifen, Planarisieren, Polieren, insbesondere chemisch-mechanisches Polieren (CMP), durchgeführt werden. Folglich wird ein Zwischenprodukt, wie in 5C gezeigt, erhalten.
  • Nach 5D werden in der ersten Verkappungsschicht 530 Kontaktlöcher gebildet, wobei die Kontaktlöcher von der Rückoberfläche der ersten Verkappungsschicht 530 jeweils bis zu einem der Abschnitte der Metallisierungsschicht 520 reichen.
  • Nach 5E werden die Kontaktlöcher mit einem elektrisch leitenden Material gefüllt, das zum Beispiel aus Kupfer hergestellt sein kann. Auf diese Weise werden elektrische Durchkontaktierungen gefertigt, die von den Abschnitten der Metallisierungsschicht 520 bis zur unteren Oberfläche der ersten Verkappungsschicht 530 reichen. Danach wird eine Metallisierungsschicht 550 auf die Rückoberflächen des Halbleiterchips 510 und der ersten Verkappungsschicht 530 appliziert. Die Metallisierungsschicht 550 umfasst getrennte Abschnitte, wobei einer der Abschnitte auf die Rückhauptfläche des Halbleiterchips 510 appliziert und die anderen Abschnitte auf die Rückoberfläche der ersten Verkappungsschicht 530 appliziert sind, nämlich auf Abschnitte, wo die Durchkontaktierungen zu den Abschnitten der Metallisierungsschicht 510 positioniert sind. Folglich wird ein Halbleiterbauelement oder ein Halbleiterchipgehäuse, wie in 5E gezeigt, erhalten. Insbesondere kann das Halbleiterchipgehäuse in der Ausbildung eines sogenannten Quad-Flat-Non-Leaded(QFN)-Gehäuses oder in der Ausbildung eines Small-Outline-Non-Leaded(SON)-Gehäuses gefertigt werden.
  • Nach den 6A und 6B wird ein weiteres Beispiel für ein Verfahren zum Fertigen eines Halbleiterbauelements gezeigt, in dem ein erster, gedünnter Halbleiterchip, ein zweiter ungedünnter Halbleiterchip und ein passives Bauelement innerhalb des Halbleiterchipgehäuses integriert sind.
  • 6A zeigt einen in einer ersten Verkappungsschicht 630 eingebetteten Halbleiterchip 610 zusammen mit einer Umverteilungsschicht 620, die auf einer Vorderoberfläche des Halbleiterchips 610 und einer oberen Oberfläche der ersten Verkappungsschicht 630 appliziert ist. Der Halbleiterchip 610 umfasst möglicherweise eine Vertikaltransistorstruktur. Die Umverteilungsschicht 620 umfasst eine erste dielektrische Schicht 621, eine Metallisierungsschicht 622 und eine zweite dielektrische Schicht 623. So weit ist das Zwischenprodukt mit dem in 2C gezeigten vergleichbar und wurde gegebenenfalls in der gleichen Weise gefertigt. Bei einem nächsten Schritt werden über der Umverteilungsschicht 620 weitere elektrische Bauelemente angeordnet. Insbesondere werden ein zweiter Halbleiterchip 640 und ein passives elektrisches Bauelement 650 auf der Umverteilungsschicht 620 montiert und elektrische Kontaktenden des zweiten Halbleiterchips 640 und des passiven elektrischen Bauelements 650 mit Kontaktflächen der Metallisierungsschicht 622 verbunden. Auf diese Weise wird der zweite Halbleiterchip 640 mit dem ersten Halbleiterchip 610 elektrisch verbunden. Der zweite Halbleiterchip 640 kann zum Beispiel einen oder mehrere eines Schaltkreischips, eines Steuerchips, eines Mikroprozessorchips oder eines Speicherchips umfassen. Das passive elektrische Bauelement 650 umfasst zum Beispiel möglicherweise einen oder mehrere eines Widerstands, eines Induktors oder eines Kondensators.
  • Nach 6B wurden einige Vorgangsschritte durchgeführt, die auch oben im Beispiel, wie in den 4A–4E gezeigt, beschrieben wurden. Zuerst wird über der Umverteilungsschicht 620 und den Bauelementen 640 und 650 eine zweite Verkappungsschicht 640 appliziert. Die nächsten Vorgangsschritte können mit denjenigen identisch sein, die in Verbindung mit den 4A–4E beschrieben wurden. Grundsätzlich werden der erste Halbleiterchip 610 und die erste Verkappungsschicht 630 gedünnt und eine dielektrische Schicht 650, elektrische Kontaktflächen 660, eine Lötresistschicht 670 und Lotkugeln 680 auf den Rückoberflächen des Halbleiterchips 610 und der Verkappungsschicht 630 derart appliziert, dass einige einzelne der Kontaktschicht 622 der Umverteilungsschicht 620 über Durchkontaktierungen mit einer der elektrischen Kontaktflächen 660 elektrisch verbunden werden. Folglich wird ein Halbleiterbauelement oder ein Halbleiterchipgehäuse, wie in 6B gezeigt, erhalten. Statt ein Ball-Grid-Array-Gehäuse zu bilden, ist es auch möglich, niedrigere elektrische Kontakte wie die in 2J oder 3F gezeigten zu bilden.
  • In den 7A und 7B wird ein weiteres Beispiel für ein Verfahren zum Fertigen eines Halbleiterbauelements gezeigt, in dem möglicherweise die Umspritzschicht verwendet wird, um ein Bauelement wie eine Antenne auf der Oberfläche der Umspritzschicht zu integrieren.
  • 7A zeigt ein Zwischenprodukt, das mit dem in 2E gezeigten vergleichbar ist, wobei das Zwischenprodukt einen in einer ersten Verkappungsschicht 730 eingebetteten Halbleiterchip 710 umfasst. Eine Umverteilungsschicht 720 ist auf einer ersten, oberen Hauptfläche des Halbleiterchips 710 und einer oberen Oberfläche der ersten Verkappungsschicht 730 appliziert. Die Umverteilungsschicht 720 umfasst eine erste dielektrische Schicht 721, eine Metallisierungsschicht 722 und eine zweite dielektrische Schicht 723. Die Metallisierungsschicht 722 umfasst einige Abschnitte metallischer Schichten, wobei jede der metallischen Schichten mit einer der elektrischen Kontaktinseln des Halbleiterchips 710 verbunden ist. Über einem Endabschnitt einer der metallischen Schichten der Metallisierungsschicht 722 wird in der zweiten dielektrischen Schicht 723 eine Öffnung gebildet und ein metallischer Steg 740 ist in der Öffnung platziert, sodass er mit der einen der metallischen Schichten elektrisch verbunden wird. Der metallische Steg 740 erstreckt sich in einer vertikalen Richtung aus der Ebene der Umverteilungsschicht 720. Folglich wird ein Zwischenprodukt, wie in 7A gezeigt, erhalten.
  • Nach 7B wurden einige zusätzliche Vorgangsschritte durchgeführt, um ein Halbleiterbauelement wie gezeigt zu erhalten. Zuerst wird eine zweite Verkappungsschicht 750 über der Umverteilungsschicht 720 derart appliziert, dass eine obere Oberfläche der zweiten Verkappungsschicht 750 bündig mit einer oberen Oberfläche des metallischen Stegs 740 ist. Dann werden im Wesentlichen die gleichen Schritte ausgeführt, die oben in Verbindung mit den 4A–4E beschrieben wurden. Insbesondere werden die Rückoberflächen der Halbleiterchips 710 und der ersten Verkappungsschicht 730 progressiv entfernt, bis eine abschließende, vorher festgelegte Dicke dieser Schichten erreicht worden ist. Dann wird eine zweite dielektrische Schicht 760 auf den Rückoberflächen des Halbleiterchips 710 und der ersten Verkappungsschicht 730 appliziert. Dann werden in der ersten Verkappungsschicht 730, der zweiten dielektrischen Schicht 760 und der ersten dielektrischen Schicht 721 Durchkontakte gebildet und Metallisierungsschichten 770 und Lotkugeln 780 sukzessive über den Rückoberflächen des Halbleiterchips 710 und der ersten Verkappungsschicht 730 appliziert. Wichtiger ist, dass das Vorhandensein der zweiten Verkappungsschicht 750 nun verwendet werden kann, um im Halbleiterchipgehäuse eine Antenne zu integrieren. Die Antenne 790 kann auf der oberen Oberfläche der zweiten Verkappungsschicht 750 derart appliziert werden, dass ein Endabschnitt der Antenne 790 mit dem oberen Ende des metallischen Stegs 740 verbunden wird. Aus Gründen des Schutzes zum Beispiel kann über der zweiten Verkappungsschicht 750 und der Antenne 790 eine zusätzliche Schicht 795, zum Beispiel eine Laminierfolie, appliziert werden. Folglich wird ein Halbleiterchipgehäuse, wie in 7B gezeigt, erhalten.
  • Die 8A–8M zeigen ein anderes Beispiel für ein Verfahren zum Fertigen eines Halbleiterbauelements, in dem zwei gedünnte Halbleiterchips in einer gestapelten Konfiguration zusammen eingebaut werden können.
  • Nach 8A ist ein erster Halbleiterchip 805 in einer ersten Verkappungsschicht 810 derart eingebettet, dass die Rückoberfläche und die Seitenflächen des Halbleiterchips 805 von der ersten Verkappungsschicht 810 bedeckt werden. Dann wird eine dielektrische Schicht 815 auf die vordere Oberfläche des Halbleiterchips 805 und die obere Oberfläche der ersten Verkappungsschicht 810 appliziert. In der ersten dielektrischen Schicht 815 über elektrischen Kontaktinseln des ersten Halbleiterchips 810 werden Verbindungslöcher gebildet.
  • Nach 8B wird eine Metallisierungsschicht 820 appliziert, wobei die Metallisierungsschicht 820 mehrere elektrische Leiterbahnen umfasst, von denen jede mit einer der elektrischen Kontaktinseln des ersten Halbleiterchips 805 verbunden ist.
  • Nach 8C wird über der Vorderseite des Zwischenprodukts, d.h. über der ersten dielektrischen Schicht 815 und der Metallisierungsschicht 820, eine zweite Verkappungsschicht 825 appliziert.
  • Nach 8D wird ein Zwischenprodukt nach dem Dünnen des ersten Halbleiterchips 805 und der ersten Verkappungsschicht 810 und dem Umdrehen des Zwischenprodukts gezeigt. Wie oben beschrieben, kann das Dünnen durch Schleifen und/oder Planarisieren und/oder Polieren, insbesondere chemisch-mechanisches Polieren (CMP), durchgeführt werden.
  • Nach 8E wird über der exponierten Oberfläche des ersten Halbleiterchips 815 und der exponierten Oberfläche der ersten Verkappungsschicht 810 eine zweite dielektrische Schicht 830 appliziert.
  • Nach 8F werden in der zweiten dielektrischen Schicht 830 über dem ersten Halbleiterchip 815 und auch seitlich außerhalb des ersten Halbleiterchips 815 durch die zweite dielektrische Schicht 830, die erste Verkappungsschicht 810 und die erste dielektrische Schicht 815 bis hinunter zur Metallisierungsschicht 820 Verbindungslöcher gebildet. Danach wird innerhalb der Verbindungslöcher möglicherweise eine Saatschicht gebildet, z.B. durch Aufsputtern von Ti-Cu (die Saatschicht ist in der Figur nicht abgebildet).
  • Nach 8G wird auf der zweiten dielektrischen Schicht 830 eine zweite Metallisierungsschicht 835 gebildet und auch in die in der zweiten dielektrischen Schicht 830 und den darunter liegenden Schichten gebildeten Durchkontakte gefüllt. Die zweite Metallisierungsschicht 835 umfasst drei unterschiedliche und getrennte elektrische Leiterbahnen, wie in der Figur gezeigt. Insbesondere umfasst der erste Halbleiterchip 805 möglicherweise eine Vertikaltransistorstruktur, sodass eine erste elektrische Leiterbahn 835.1 mit einem Source-Kontaktelement des ersten Halbleiterchips 805 verbunden wird, eine zweite elektrische Leiterbahn 835.2 mit einem Gate-Kontaktelement des ersten Halbleiterchips 805 verbunden wird und eine dritte elektrische Leiterbahn 835.3 mit einem Drain-Kontaktelement des ersten Halbleiterchips 805 verbunden wird.
  • Nach 8H wird auf die elektrische Leiterbahn 835.3 ein zweiter Halbleiterchip 840 appliziert. 8H zeigt das Zwischenprodukt in einem anderen Querschnitt als 8G. Der zweite Halbleiterchip 840 umfasst möglicherweise auch eine Vertikaltransistorstruktur und er ist möglicherweise derart verbunden, dass sein Source-Kontaktelement mit der elektrischen Leiterbahn 835.3, d.h. mit dem Drain-Kontaktelement des ersten Halbleiterchips 805, elektrisch verbunden ist, und sein Gate-Kontaktelement ist möglicherweise mit der elektrischen Leiterbahn 835.2, d.h. mit dem Gate-Kontaktelement des ersten Halbleiterchips 805, verbunden. Somit wird der erste Halbleiterchip 805 möglicherweise als Low-Side-Schalter festgelegt und der zweite Halbleiterchip 840 möglicherweise als High-Side-Schalter von zum Beispiel einem Leistungsschaltmodul festgelegt.
  • Nach 8I wird über der zweiten Metallisierungsschicht 835 und der zweiten dielektrischen Schicht 830 eine dritte Verkappungsschicht 845 derart appliziert, dass der zweite Halbleiterchip 840 von der zweiten Verkappungsschicht 845 bedeckt wird.
  • Nach 8J wird die zweite Verkappungsschicht 845 sukzessive von ihrer oberen Oberfläche bis hinunter zur Rückoberfläche des zweiten Halbleiterchips 840 entfernt und danach werden sowohl die zweite Verkappungsschicht 845 als auch der zweite Halbleiterchip 845 weiter gedünnt, bis der zweite Halbleiterchip 840 eine vordefinierte Dicke erreicht hat.
  • Nach 8K wird auf die oberen exponierten Oberflächen der zweiten Verkappungsschicht 845 und des zweiten Halbleiterchips 840 eine dritte dielektrische Schicht 850 appliziert und danach werden in der dritten dielektrischen Schicht 850 über dem zweiten Halbleiterchip 840 Durchkontakte gebildet und auch seitlich neben dem zweiten Halbleiterchip 840 werden Durchkontakte in der dritten dielektrischen Schicht 850 und der zweiten Verkappungsschicht 845 gebildet. Danach werden in den Durchkontakten möglicherweise Saatschichten gebildet und danach wird in die Durchkontakte ein elektrisch leitendes Material gefüllt. Dann wird auf der dritten dielektrischen Schicht 850 eine Metallisierungsschicht 855 gebildet, wobei die Metallisierungsschicht 855 elektrische Leiterbahnen 855.1, 855.2, 855.3 und 855.4 umfasst.
  • Nach 8L wird über der dritten dielektrischen Schicht 850 und der Metallisierungsschicht 855 eine Lötstoppschicht 860 gebildet und in der Lötresistschicht 860 in Flächen über den Abschnitten 855.1 bis 855.4 der Metallisierungsschicht 855 werden Löcher gebildet. Danach wird in den Löchern der Lötresistschicht 860 ein Lötmaterial 865 gebildet.
  • Nach 8M kann das Halbleiterchipgehäuse, wie in 8L gezeigt, weiter bearbeitet werden, indem die zweite Verkappungsschicht 825 gedünnt, eine Metallisierungsschicht 870 auf die zweite Verkappungsschicht 825 appliziert und ein Lötmaterial 875 auf die Metallisierungsschicht 870 appliziert wird. Das somit gefertigte Halbleiterchipgehäuse kann dann mit einer Leiterplatte 880 elektrisch verbunden werden und auf der anderen Seite kann ein weiteres elektrisches Bauelement wie zum Beispiel ein Induktor mit dem Lötmaterial 875 elektrisch verbunden werden.
  • Wenngleich die Erfindung mit Bezug auf eine oder mehrere Implementierungen veranschaulicht und beschrieben wurde, können an den veranschaulichten Beispielen Abwandlungen und/oder Modifikationen vorgenommen werden, ohne vom Gedanken und vom Schutzbereich der beigefügten Ansprüche abzuweichen. Vor allem was die verschiedenen Funktionen angeht, die von den oben beschriebenen Bauteilen oder Strukturen (Baugruppen, Bauelementen, Schaltungen, Systemen usw.) durchgeführt werden, sollen die Begriffe (einschließlich Bezugnahmen auf „Mittel“), die zum Beschreiben solcher Bauteile genutzt werden, sofern nicht anders angezeigt, jeglichem Bauteil oder jeglicher Struktur entsprechen, welches oder welche die genannte Funktion der beschriebenen Komponente (die z.B. funktional äquivalent ist) durchführt, selbst wenn sie zur offenbarten Struktur, welche die Funktion in den hierin veranschaulichten beispielhaften Implementierungen der Erfindung durchführt, strukturell nicht äquivalent ist.

Claims (20)

  1. Verfahren zum Fertigen eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Bereitstellen mehrerer erster Halbleiterchips, wobei jeder der ersten Halbleiterchips eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche umfasst; Applizieren einer ersten Verkappungsschicht über den zweiten Hauptflächen der ersten Halbleiterchips; Applizieren einer Elektroverdrahtungsschicht über den ersten Hauptflächen der ersten Halbleiterchips; Applizieren einer zweiten Verkappungsschicht über der Elektroverdrahtungsschicht; Reduzieren der Dicke der ersten Verkappungsschicht und der Dicken der ersten Halbleiterchips; und Vereinzeln, um mehrere Halbleiterbauelemente zu erhalten.
  2. Verfahren nach Anspruch 1, wobei die ersten Halbleiterchips einen Leistungstransistor, einen Vertikaltransistor, einen MOS-Transistor, einen Bipolartransistor mit isolierter Gate-Elektrode, eine Logikschaltung, einen Sensor oder ein passives Bauteil umfassen.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Dicken der ersten Halbleiterchips auf eine Dicke in einem Bereich von 5 µm–150 µm reduziert werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Verkappungsschicht eines oder mehrere eines Isolatormaterials, eines Pressmaterials, eines Polymermaterials, eines Polyimidmaterials, eines Harzmaterials, eines Epoxidharzmaterials, eines Silikonmaterials, eines Keramikmaterials und eines Glasmaterials umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das weiter Folgendes umfasst: Bereitstellen mehrerer zweiter Halbleiterchips; und Applizieren der zweiten Halbleiterchips über der Elektroverdrahtungsschicht, sodass jeder der zweiten Halbleiterchips mit jeweils einem der ersten Halbleiterchips elektrisch verbunden wird.
  6. Verfahren nach Anspruch 5, wobei einzelne der zweiten Halbleiterchips eine oder mehrere einer integrierten Schaltung, einer Logikschaltung oder einer Steuerschaltung umfassen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das weiter Folgendes umfasst: Bereitstellen mehrerer elektrischer Bauelemente, wobei die elektrischen Bauelemente als oberflächenmontierbare Bauelemente konfiguriert sind; und Applizieren der elektrischen Bauelemente über der Elektroverdrahtungsschicht, sodass jedes der elektrischen Bauelemente mit jeweils einem der ersten Halbleiterchips elektrisch verbunden wird.
  8. Verfahren nach Anspruch 7, wobei einzelne der elektrischen Bauelemente einen Widerstand, einen Induktor, eine Spule oder einen Kondensator umfassen.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das weiter Folgendes umfasst: Applizieren eines vertikalen metallischen Stegs über der Elektroverdrahtungsschicht, wobei der vertikale metallische Steg mit der Elektroverdrahtungsschicht elektrisch verbunden wird; Applizieren der zweiten Verkappungsschicht derart, dass eine obere Oberfläche der Verkappungsschicht bündig mit einer oberen Oberfläche des vertikalen metallischen Stegs ist; und Applizieren eines elektrischen Bauelements über der zweiten Verkappungsschicht, wobei das elektrische Bauelement mit dem vertikalen metallischen Steg elektrisch verbunden wird.
  10. Verfahren nach Anspruch 9, wobei das elektrische Bauelement eine Antenne umfasst.
  11. Halbleiterbauelement, das Folgendes umfasst: einen ersten Halbleiterchip; eine den ersten Halbleiterchip haltende erste Verkappungsschicht; eine über der ersten Verkappungsschicht applizierte Elektroverdrahtungsschicht; einen über der Elektroverdrahtungsschicht applizierten zweiten Halbleiterchip; und eine den zweiten Halbleiterchip haltende zweite Verkappungsschicht.
  12. Halbleiterbauelement nach Anspruch 11, wobei der erste Halbleiter einen Leistungstransistor, einen Vertikaltransistor, einen MOS-Transistor, einen Bipolartransistor mit isolierter Gate-Elektrode, eine Logikschaltung, einen Sensor oder ein passives Bauteil umfasst.
  13. Halbleiterbauelement nach Anspruch 11 oder 12, wobei der erste Halbleiterchip eine Dicke in einem Bereich von 5 µm–150 µm umfasst.
  14. Halbleiterbauelement nach einem der Ansprüche 11 bis 13, wobei der zweite Halbleiterchip eine integrierte Schaltung, eine Logikschaltung oder eine Steuerschaltung umfasst.
  15. Halbleiterbauelement nach einem der Ansprüche 11 bis 14, das weiter ein über der Elektroverdrahtungsschicht appliziertes elektrisches Bauelement umfasst.
  16. Halbleiterbauelement nach Anspruch 15, wobei das elektrische Bauelement einen Widerstand, einen Induktor, eine Spule oder einen Kondensator umfasst.
  17. Halbleiterbauelement nach Anspruch 15 oder 16, wobei das elektrische Bauelement als oberflächenmontierbares Bauelement konfiguriert ist.
  18. Halbleiterbauelement, das Folgendes umfasst: einen ersten Halbleiterchip; eine den ersten Halbleiterchip haltende erste Verkappungsschicht; eine über der ersten Verkappungsschicht applizierte Elektroverdrahtungsschicht; eine über der Elektroverdrahtungsschicht applizierte zweite Verkappungsschicht; und ein auf einer Oberfläche der zweiten Verkappungsschicht appliziertes elektrisches Bauelement.
  19. Halbleiterbauelement nach Anspruch 18, wobei das elektrische Bauelement über eine in der zweiten Verkappungsschicht gebildete elektrische Durchkontaktierung mit der Elektroverdrahtungsschicht verbunden ist.
  20. Halbleiterbauelement nach Anspruch 18 oder 19, wobei das elektrische Bauelement eine Antenne umfasst.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US9472425B2 (en) * 2015-03-19 2016-10-18 Qualcomm Incorporated Power distribution improvement using pseudo-ESR control of an embedded passive capacitor
US10368442B2 (en) 2015-03-30 2019-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method of forming
US20170040266A1 (en) 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
US10163687B2 (en) 2015-05-22 2018-12-25 Qualcomm Incorporated System, apparatus, and method for embedding a 3D component with an interconnect structure
US10141288B2 (en) * 2015-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface mount device/integrated passive device on package or device structure and methods of forming
US10659046B2 (en) * 2015-09-25 2020-05-19 Intel Corporation Local cell-level power gating switch
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
US20170373011A1 (en) * 2016-06-28 2017-12-28 General Electric Company Semiconductor die backside devices and methods of fabrication thereof
US9911720B1 (en) * 2016-08-19 2018-03-06 Infineon Technologies Americas Corp. Power switch packaging with pre-formed electrical connections for connecting inductor to one or more transistors
JP6308275B2 (ja) * 2016-09-21 2018-04-11 株式会社豊田自動織機 電子機器
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
US10847869B2 (en) * 2017-06-07 2020-11-24 Mediatek Inc. Semiconductor package having discrete antenna device
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
US10867938B2 (en) * 2017-09-25 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
TWI672791B (zh) * 2018-05-07 2019-09-21 財團法人工業技術研究院 晶片封裝結構及其製造方法
US11024954B2 (en) 2018-05-14 2021-06-01 Mediatek Inc. Semiconductor package with antenna and fabrication method thereof
US20190348747A1 (en) 2018-05-14 2019-11-14 Mediatek Inc. Innovative air gap for antenna fan out package
US11043730B2 (en) 2018-05-14 2021-06-22 Mediatek Inc. Fan-out package structure with integrated antenna
TWI732228B (zh) * 2019-02-19 2021-07-01 美律實業股份有限公司 麥克風封裝結構
JP2020142480A (ja) * 2019-03-08 2020-09-10 Tdk株式会社 積層体とセンサパッケージ及びそれらの製造方法
US11600567B2 (en) * 2019-07-31 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
CN113035832B (zh) * 2021-05-25 2022-07-08 甬矽电子(宁波)股份有限公司 晶圆级芯片封装结构及其制作方法和电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001313350A (ja) 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2004186422A (ja) * 2002-12-03 2004-07-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP4342353B2 (ja) * 2004-03-17 2009-10-14 三洋電機株式会社 回路装置およびその製造方法
WO2006035528A1 (ja) 2004-09-29 2006-04-06 Murata Manufacturing Co., Ltd. スタックモジュール及びその製造方法
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
KR20090007120A (ko) * 2007-07-13 2009-01-16 삼성전자주식회사 봉지부를 통하여 재배선을 달성하는 웨이퍼 레벨 적층형패키지 및 그 제조방법
US7858440B2 (en) 2007-09-21 2010-12-28 Infineon Technologies Ag Stacked semiconductor chips
JP5394625B2 (ja) * 2007-10-05 2014-01-22 新光電気工業株式会社 配線基板及びその製造方法
US7759163B2 (en) 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
CN102034768B (zh) * 2008-09-25 2012-09-05 金龙国际公司 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
US8723299B2 (en) * 2010-06-01 2014-05-13 Infineon Technologies Ag Method and system for forming a thin semiconductor device
KR101119348B1 (ko) * 2010-07-23 2012-03-07 삼성전기주식회사 반도체 모듈 및 그 제조방법
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8936966B2 (en) * 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
JP2012099648A (ja) * 2010-11-02 2012-05-24 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
TWI418269B (zh) * 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法

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