DE102011053099A1 - Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung und Chip-Gehäuse-Anordnungen - Google Patents

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Benjamin Alles
Edward Fuergut
Joachim Mahler
Ivan Nikitin
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Infineon Technologies AG
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Infineon Technologies AG
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Abstract

In verschiedenen Ausführungsformen wird ein Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung bereitgestellt. Das Verfahren kann aufweisen: Einbringen elektrisch leitfähiger diskreter Partikel in ein Kontaktloch eines Chip-Gehäuses; und Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und einem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.

Description

  • Verschiedene Ausführungsformen betreffen allgemein ein Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung und Chip-Gehäuse-Anordnungen.
  • Beim Einhäusen von Chips (Chip-Packaging) werden die Chips gewöhnlich mittels eines Chip-Gehäuses (Chip-Package) umschlossen bzw. verkapselt. Um den Chip von außerhalb des Chip-Gehäuses zu kontaktieren, werden gewöhnlich Kontaktlöcher in dem Chip-Gehäuse bereitgestellt. Die Kontaktlöcher werden gewöhnlich mit Metall gefüllt unter Verwendung eines galvanischen Füllprozesses, gewöhnlich nach einer chemischen Aktivierung der Kontaktlöcher. Die Verwendung eines galvanischen Füllprozesses führt oftmals zu ziemlich großen Hohlräumen (voids) in den mit Metall gefüllten Kontaktlöchern und erzwingt Beschränkungen des Designs. Dies kann zu einer deutlichen Erhöhung des elektrischen und thermischen Widerstandes führen. Dazu kann die Zuverlässigkeit der Chip-Gehäuse-Anordnung leiden.
  • Bei der Verwendung eines Metallstiftes zum Füllen des Kontaktlochs kann die Haftung desselben in den Kontaktlöchern ein Problem sein, da die auf diese Weise entstehenden Grenzflächen viele Keime für Delaminationen aufweisen können. Ferner müsste der Metallstift nahezu exakt in das Kontaktloch passen.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung bereitgestellt. Das Verfahren kann aufweisen: Einbringen von elektrisch leitfähigen diskreten Partikeln in ein Kontaktloch eines Chip-Gehäuses; und Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und einem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.
  • In den Zeichnungen bezeichnen gleiche Bezugszeichen im Allgemeinen dieselben Teile innerhalb der unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, die Betonung liegt stattdessen im Allgemeinen darauf, die Prinzipien von verschiedenen Ausführungsformen zu veranschaulichen. In der nachfolgenden Beschreibung werden verschiedene Ausführungsformen beschrieben unter Bezug auf die nachfolgenden Zeichnungen, in denen:
  • 1 ein Flussdiagramm zeigt, das ein Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung gemäß einer Ausführungsform darstellt;
  • 2 ein Flussdiagramm zeigt, das ein Verfahren zum Bilden eines Kontakts zu einem Chip in einer Chip-Gehäuse Anordnung gemäß einer Ausführungsform darstellt;
  • 3 eine Mehrzahl von Chip-Gehäuse-Anordnungen vor der Singulierung in einem ersten Stadium ihrer Herstellung gemäß einer Ausführungsform zeigt;
  • 4 eine Mehrzahl von Chip-Gehäuse-Anordnungen vor der Singulierung in einem zweiten Stadium ihrer Herstellung gemäß einer Ausführungsform zeigt;
  • 5 eine Mehrzahl von Chip-Gehäuse-Anordnungen vor der Singulierung in einem dritten Stadium ihrer Herstellung gemäß einer Ausführungsform zeigt;
  • 6 eine Mehrzahl von Chip-Gehäuse-Anordnungen vor der Singulierung in einem zweiten Stadium ihrer Herstellung gemäß einer weiteren Ausführungsform zeigt;
  • 7 eine Mehrzahl von Chip-Gehäuse-Anordnungen vor der Singulierung in einem zweiten Stadium ihrer Herstellung gemäß noch einer weiteren Ausführungsform zeigt.
  • Die nachfolgende ausführliche Beschreibung nimmt Bezug auf die beigefügten Zeichnungen, die als Veranschaulichung bestimmte Details und Ausführungsformen zeigen, in denen die Erfindung ausgeübt werden kann.
  • Das Wort „beispielhaft” wird hierin verwendet mit der Bedeutung „als ein Beispiel, Fall oder Veranschaulichung dienend”. Jede Ausführungsform oder Ausgestaltung, die hierin als „beispielhaft” beschrieben ist, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausgestaltungen auszulegen.
  • In den Ansprüchen und der nachfolgenden Beschreibung werden verschiedene Ausführungsformen eines Verfahrens zum Fallen eines Kontaktlochs und zum Bilden eines Kontakts beschrieben als eine bestimmte Reihenfolge von Prozessen oder Maßnahmen, zum Beispiel in den Flussdiagrammen. Es ist anzumerken, dass die Ausführungsformen nicht auf die beschriebene bestimmte Reihenfolge beschränkt werden sollten. Bestimmte einzelne oder alle der verschiedenen Prozesse oder Maßnahmen können auch gleichzeitig oder in irgendeiner anderen nützlichen und geeigneten Reihenfolge durchgeführt werden.
  • In verschiedenen Ausführungsformen werden elektrisch leitfähige diskrete Partikel (zum Beispiel Mikropartikel) verwendet zum Füllen von Kontaktlöchern in einem Chip-Gehäuse (Chip-Package) in der Back-end-of-line-Prozessierung eines Chips oder einer Mehrzahl von Chips. Die elektrisch leitfähigen diskreten Partikel werden verwendet zum Herstellen eines (direkten oder indirekten) elektrischen Kontakts mit dem Chip, zum Beispiel mittels eines Chip-Kontakt-Anschlusses (chip contact terminal). Das Verfahren kann eine Mehrzahl von Prozessstadien aufweisen, zum Beispiel das zusätzliche galvanische Auffüllen des/der Kontaktlochs/Kontaktlöcher, welches/welche mit den Partikeln vorgefüllt (pre-filled) ist/sind, oder das teilweise Schmelzen oder Sintern oder Einbrennen (Curing) der in das/die Kontaktloch/Kontaktlöcher gefüllten Partikel. In verschiedenen Ausführungsformen können dieselben oder unterschiedliche Partikel (aus demselben Material hergestellt oder aus unterschiedlichen Materialien hergestellt) verwendet werden, um die Hohlräume (voids) in einem Chip-Gehäuse-Kontaktloch zu verringern.
  • Die verschiedenen Ausführungsformen können verschiedene Chip-Typen verwenden, zum Beispiel Halbleiterchips oder Halbleitersubstrate, darunter integrierte Logik-Schaltkreise (logic integrated circuits), analoge integrierte Schaltkreise, integrierte Gemischt-Signal-Schaltkreise (mixed signal integrated circuits), Sensor-Schaltkreise, MEMS (Micro-Electro-Mechanical Systems (Mikroelektromechanische Systeme), integrierte Leistungsschaltkreise (power integrated circuits), Chips mit integrierten passiven Elementen (integrated passives), diskrete passive Elemente (discrete passives), usw. Im Allgemeinen kann der Ausdruck „Halbleiterchip”, so wie in dieser Anmeldung verwendet, verschiedene Bedeutungen haben, von denen eine ein Halbleiter-Die oder ein Halbleitersubstrat, das einen elektrischen Schaltkreis aufweist, ist.
  • In verschiedenen Ausführungsformen kann ein Chip eine Mehrzahl von Mehrzahl von Chips aufweisen, welche sich zusammen in einer einzigen Chip-Gehäuse-Anordnung (Chip-Package-Anordnung) befinden können und zusammen eingehäust (packaged) sein können, selbst nach der Singulierung eines Wafers für den Fall, dass eine Mehrzahl von Gehäuse-Anordnungen gleichzeitig gebildet werden. Die Chips können sich nebeneinander befinden und/oder können einer oder über dem anderen gestapelt (gestackt) sein, um Multichip-Gehäuse (Multichip-Packages) in der Chip-Gehäuse-Anordnung zu bilden (in welchem Fall die elektrischen Kontakte gemäß verschiedenen Ausführungsformen zwischen jeweils zwei Chips des Multichip-Gehäuses (Multichip-Packages) bereitgestellt sein können und bereitgestellt sind für eine elektrische Verbindung zwischen den zwei entsprechenden Chips; somit können die elektrischen Kontakte gemäß verschiedenen Ausführungsformen anschaulich in einer Chip-zu-Chip-Verbindung (chip-to-chip interconnection) in einem Multichip-Gehäuse bereitgestellt sein). Ferner kann/können in verschiedenen Ausführungsformen der Chip oder die Chips von einem Chip-Träger wie zum Beispiel einem Leadframe getragen werden.
  • In mehreren Ausführungsformen werden Schichten aufeinander aufgebracht oder werden Materialien auf Schichten aufgebracht oder abgeschieden. Es sollte verstanden werden, dass Ausdrücke wie zum Beispiel „aufgebracht” oder „abgeschieden” so zu verstehen sind, dass sie im wahrsten Sinne des Wortes alle Arten und Methoden zum Aufbringen von Schichten aufeinander umfassen. In einer Ausführungsform sind sie so zu verstehen, dass sowohl Methoden umfasst sind, bei denen Schichten auf einmal als ganzes aufgebracht werden, zum Beispiel Laminiermethoden, als auch Methoden, bei denen Schichten auf sequenzielle Weise abgeschieden werden, wie zum Beispiel Sputtern, Plattieren, Formpressen (Molding), Chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD) usw.
  • Die Halbleiterchips können Kontaktelemente (im folgenden auch als Kontaktanschlüsse bezeichnet) oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen aufweisen, wobei die Kontaktelemente zum elektrischen Kontaktieren der (Halbleiter-)Chips dienen. Die Kontaktelemente können aus einem beliebigen elektrisch leitfähigem Material hergestellt sein, zum Beispiel aus einem Metall wie zum Beispiel Aluminium, Gold oder Kupfer, oder einer Metalllegierung, zum Beispiel einer Lotlegierung (solder alloy), oder einem elektrisch leitfähigen organischen Material, oder einem elektrisch leitfähigen Halbleitermaterial.
  • 1 zeigt ein Flussdiagramm 100, das ein Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung gemäß einer Ausführungsform darstellt. Das Verfahren kann aufweisen, in 102, Einbringen von elektrisch leitfähigen diskreten Partikeln in ein Kontaktloch eines Chip-Gehäuses und, in 104, Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und einem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.
  • Unter dem Ausdruck „elektrisch leitfähige diskrete Partikel” kann in verschiedenen Ausführungsformen jede beliebige Art von separaten kleinen Teilen aus im Allgemeinen einer beliebigen Art von Material verstanden werden. Die Größe der Partikel kann im Mikrometerbereich oder Nanometerbereich liegen. In verschiedenen Ausführungsformen liegt der Durchmesser der elektrisch leitfähigen diskreten Partikel im Bereich von ungefähr 1 nm bis ungefähr 50 μm, zum Beispiel im Bereich von ungefähr 5 nm bis ungefähr 3 μm. Die Partikel können eine beliebige Form haben, zum Beispiel Kugelform, die Form eines (regelmäßigen oder unregelmäßigen) Polygons, Stabform, und dergleichen. Es sollte erwähnte werden, dass die Form der Partikel nicht für alle Partikel dieselbe sein muss. Beispielsweise kann in dem Fall, dass die Partikel näherungsweise Kugelform aufweisen, der Durchmesser der Kugeln im Bereich von ungefähr 5 nm bis ungefähr 3 μm liegen, zum Beispiel im Bereich von ungefähr 10 nm bis ungefähr 2 μm, um Beispiel im Bereich von ungefähr 50 nm bis ungefähr 500 nm, zum Beispiel im Bereich von ungefähr 100 nm bis ungefähr 200 nm. Die Partikel können aus elektrisch leitfähigem Material hergestellt sein wie zum Beispiel einem Metall (zum Beispiel Kupfer und/oder Silber) oder einem intrinsisch leitfähigen Polymer (intrinsic conductive polymer, ICP), oder aus halbleitendem Material oder sogar elektrisch isolierendem Material, zum Beispiel Keramik. Um die elektrische Leitfähigkeit bereitzustellen, können die Partikel mit elektrisch leitfähigem Material beschichtet sein, zum Beispiel mit einem Metall (zum Beispiel Kupfer und/oder Silber) oder einem intrinsisch leitfähigem Polymer. In verschiedenen Ausführungsformen sind die elektrisch leitfähigen diskreten Partikel elektrisch leitfähige diskrete Mikropartikel oder Nanopartikel. In verschiedenen Ausführungsformen kann unter einem intrinsisch leitfähigen Polymer (ICP) ein Polymer verstanden werden, das elektrische Ströme ohne Hinzufügung von leitfähigen (anorganischen) Substanzen leitet. Beispiele für intrinsisch leitfähige Polymere, die in verschiedenen Ausführungsformen verwendet werden können, sind Polyanilin (PAni), Polypyrrol (PPy), Polyethylendioxythiophen (PEDOT), Polythiophen.
  • Das Verfahren kann in verschiedenen Ausführungsformen ferner aufweisen: Bilden einer oder mehrerer Metallisierungsschicht(en) auf der oberen Oberfläche des Chip-Gehäuses, derart, dass die Metallisierungsschicht sich in elektrischem Kontakt mit den elektrisch leitfähigen diskreten Partikeln in dem Kontaktloch befindet, um dadurch einen elektrischen Kontakt zwischen der Metallisierungsschicht und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips mittels der elektrisch leitfähigen diskreten Partikel zu bilden.
  • Um den elektrischen Kontakt zu bilden können in verschiedenen Ausführungsformen die elektrisch leitfähigen diskreten Partikel teilweise aufgeschmolzen werden (zum Beispiel, um einen Rückfluss (reflow) von etwas Außenbereichmaterial der Partikel zu erreichen) auf solche Weise, dass das Kontaktloch im Wesentlichen vollständig gefüllt wird.
  • Weiterhin kann das Verfahren in verschiedenen Ausführungsformen ferner aufweisen, nach dem Einbringen der elektrisch leitfähigen diskreten Partikel in das Kontaktloch des Chip-Gehäuses, galvanisches Auffüllen des Kontaktlochs. Dies kann eine Füllung mit verringerten Hohlräumen und somit einer erhöhten Leitfähigkeit der Kontaktlochfüllung gewährleisten. Ferner kann vorgesehen sein, dass das Kontaktloch chemisch aktiviert wird auf eine als solche bekannte Weise, bevor das galvanische Auffüllen durchgeführt wird.
  • In verschiedenen Ausführungsformen kann der Durchmesser/Radius des Kontaktlochs mit beliebiger Form im Bereich von ungefähr 1 μm bis ungefähr 500 μm liegen, zum Beispiel im Bereich von ungefähr 25 μm bis ungefähr 200 μm, zum Beispiel im Bereich von ungefähr 50 μm bis ungefähr 100 μm.
  • Ferner kann in verschiedenen Ausführungsformen die Chip-Gehäuse-Anordnung eine Mehrzahl oder eine Vielzahl von Kontaktlöchern in dem Chip-Gehäuse aufweisen. Die Kontaktlöcher können dieselbe oder unterschiedliche Tiefen haben. Beispielsweise können, wie nachfolgend ausführlicher beschrieben wird, ein oder mehrere Kontaktlöcher bereitgestellt sein, um ein oder mehrere entsprechende Kontaktanschlüsse, die auf der Vorseite des Chips bereitgestellt sind, direkt zu kontaktieren, und ein oder mehrere Kontaktlöcher können bereitgestellt sein, um eine elektrisch leitfähige Struktur außerhalb des zu kontaktierenden Chips, wie zum Beispiel einen elektrisch leitfähigen Teilbereich des Chip-Trägers, zum Beispiel eines Leadframes, direkt zu kontaktieren, wodurch indirekt (zum Beispiel mittels der elektrisch leitfähigen Struktur) ein oder mehrere entsprechende Kontaktanschlüsse, welche zum Beispiel auf der Rückseite des Chips bereitgestellt sein können, elektrisch kontaktiert werden.
  • In verschiedenen Ausführungsformen kann das Verfahren ferner aufweisen: Bilden eines Chip-Trägers, zum Beispiel eines Leadframes, Bilden eines Chip-Gehäuses über dem Chip-Träger (z. B. Leadframe), Bilden des Kontaktlochs in dem Chip-Gehäuse derart, dass das Kontaktloch zumindest einen Teilbereich des Chip-Trägers freilegt.
  • 2 zeigt ein Flussdiagramm 200, das ein Verfahren zum Bilden eines Kontakts zu einem Chip in einer Chip-Gehäuse-Anordnung gemäß einer Ausführungsform darstellt. Das Verfahren kann aufweisen, in 202, Bilden eines Chip-Gehäuses, so dass es zumindest teilweise über einem Chip angeordnet ist, wobei der Chip einen Kontaktanschluss aufweist. Das Verfahren kann ferner aufweisen, in 204, Bilden eines Kontaktlochs in dem Chip-Gehäuse und, in 206, Einbringen von elektrisch leitfähigen diskreten Partikeln in das Kontaktloch. Das Verfahren kann ferner aufweisen, in 208, Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.
  • In verschiedenen Ausführungsformen kann das Verfahren ferner aufweisen: Bilden einer Metallisierungsschicht auf der oberen Oberfläche des Chip-Gehäuses, derart, dass sich die Metallisierungsschicht in elektrischem Kontakt mit den elektrisch leitfähigen diskreten Partikeln in dem Kontaktloch befindet, um dadurch einen elektrischen Kontakt zwischen der Metallisierungsschicht und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips mittels der elektrisch leitfähigen diskreten Partikel zu bilden.
  • Um den elektrischen Kontakt zu bilden können in verschiedenen Ausführungsformen die elektrisch leitfähigen diskreten Partikel teilweise aufgeschmolzen werden (zum Beispiel, um einen Rückfluss (reflow) von etwas Außenbereichmaterial der Partikel zu erreichen) auf solche Weise, dass das Kontaktloch im Wesentlichen vollständig gefüllt wird.
  • Zusätzlich kann das Verfahren in verschiedenen Ausführungsformen ferner aufweisen, nach dem Einbringen der elektrisch leitfähigen diskreten Partikel in das Kontaktloch des Chip-Gehäuses, galvanisches Auffüllen des Kontaktlochs. Dies kann eine Füllung mit verringerten Hohlräumen und somit einer erhöhten Leitfähigkeit der Kontaktlochfüllung gewährleisten. Ferner kann vorgesehen sein, dass das Kontaktloch chemisch aktiviert wird auf eine als solche bekannte Weise, bevor das galvanische Auffüllen durchgeführt wird.
  • In verschiedenen Ausführungsformen kann der Durchmesser/Radius des Kontaktlochs mit beliebiger Form im Bereich von ungefähr 1 μm bis ungefähr 500 μm liegen, zum Beispiel im Bereich von ungefähr 25 μm bis ungefähr 200 μm, zum Beispiel im Bereich von ungefähr 50 μm bis ungefähr 100 μm.
  • Ferner kann in verschiedenen Ausführungsformen die Chip-Gehäuse-Anordnung eine Mehrzahl oder eine Vielzahl von Kontaktlöchern in dem Chip-Gehäuse aufweisen. Die Kontaktlöcher können dieselbe oder unterschiedliche Tiefen haben. Beispielsweise können, wie nachfolgend ausführlicher beschrieben wird, ein oder mehrere Kontaktlöcher bereitgestellt sein, um ein oder mehrere entsprechende Kontaktanschlüsse, die auf der Vorseite oder Rückseite des Chips bereitgestellt sind, direkt zu kontaktieren, und ein oder mehrere Kontaktlöcher können bereitgestellt sein, um eine elektrisch leitfähige Struktur außerhalb des zu kontaktierenden Chips, wie zum Beispiel einen elektrisch leitfähigen Teilbereich des Chip-Trägers, zum Beispiel eines Leadframes, direkt zu kontaktieren, wodurch indirekt (zum Beispiel mittels der elektrisch leitfähigen Struktur) ein oder mehrere entsprechende Kontaktanschlüsse, welche zum Beispiel auf der Rückseite des Chips bereitgestellt sein können, elektrisch kontaktiert werden.
  • In verschiedenen Ausführungsformen kann das Verfahren ferner aufweisen: Bilden eines Chip-Trägers, zum Beispiel eines Leadframes, Bilden eines Chip-Gehäuses über dem Chip-Träger (z. B. Leadframe), Bilden des Kontaktlochs in dem Chip-Gehäuse derart, dass das Kontaktloch zumindest einen Teilbereich des Chip-Trägers freilegt.
  • 3 zeigt eine Mehrzahl von Beispielen von Chip-Gehäuse-Anordnungen in einem ersten Diagramm 300 vor einer Singulierung in einem ersten Stadium ihrer Herstellung gemäß einer Ausführungsform.
  • Wie in 3 gezeigt, kann die Mehrzahl von Chip-Gehäuse-Anordnungen einen Chip-Träger 302, wie zum Beispiel einen Leadframe, aufweisen, welcher ein Metall wie zum Beispiel Kupfer aufweisen kann oder daraus hergestellt sein kann. In verschiedenen Ausführungsformen kann der Chip-Träger als eine Platte ausgeführt sein, zum Beispiel hergestellt aus oder aufweisend ein Metall wie zum Beispiel Kupfer. Ferner können eine Mehrzahl von Chips 304, wie zum Beispiel jene, die oben beschrieben wurden, auf dem Chip-Träger 302 angeordnet sein und können zum Beispiel befestigt, zum Beispiel geklebt, sein an dem Chip-Träger 302, zum Beispiel mittels einer Befestigungsstruktur 306 wie zum Beispiel einem Kleber 306 (welcher elektrisch leitfähig sein kann oder elektrisch nicht-leitfähig (zum Beispiel falls kein direkter elektrischer Kontakt zwischen dem Chip 304 und dem Chip-Träger 302 notwendig ist)) oder mittels Lotpaste 306. Falls der Chip 304 zum Beispiel mit einem oder mehreren Rückseitenkontakten (wie zum Beispiel einer Rückseitenmetallisierung) versehen ist, kann die Befestigungsstruktur 306 einen elektrisch leitfähigen Pfad zwischen dem/den Rückseitenkontakt(en) des Chips 304 und dem Chip-Träger 302 bereitstellen. In verschiedenen Ausführungsformen können die Chips 304 eine Chip-Dicke im Bereich von ungefähr 40 μm bis ungefähr 80 μm haben, zum Beispiel eine Chip-Dicke im Bereich von ungefähr 50 μm bis ungefähr 70 μm, zum Beispiel eine Chip-Dicke von ungefähr 60 μm.
  • Weiterhin kann in verschiedenen Ausführungsformen ein Chip-Gehäuse 308 (zum Beispiel hergestellt aus einem Chip-Gehäuse-Material (Chip-Package-Material), im Folgenden auch als Verkapselungsmaterial (encapsulating material) bezeichnet) zumindest teilweise über jedem Chip 304 angeordnet sein. In verschiedenen Ausführungsformen kann das Chip-Gehäuse (Chip-Package) 308 aufweisen oder ausgebildet sein als ein Laminat. In verschiedenen Ausführungsformen kann das Chip-Gehäuse 308 auf oder über der oberen Oberfläche und/oder den Seitenoberflächen jedes Chips 304 ausgebildet sein. Somit können in verschiedenen Ausführungsformen die Chips 304 zumindest teilweise von dem Chip-Gehäuse 308 umschlossen sein. In manchen Ausführungsformen können die (Halbleiter-)Chips 304 mit einem Verkapselungsmaterial (encapsulant material) bedeckt sein. Das Verkapselungsmaterial kann ein beliebiges elektrisch isolierendes Material aufweisen wie zum Beispiel jegliche Art von Pressmasse (molding material), jegliche Art von Epoxid-Material oder jegliche Art von Harz-Material (resin material) mit oder ohne jeglicher Art von Füllmaterialien. In speziellen Fallen könnte vorgesehen sein, ein leitfähiges Verkapselungsmaterial zu verwenden. In verschiedenen Ausführungsformen kann das Verkapselungsmaterial Glasfasern aufweisen, um das Verkapselungsmaterial zu verstärken. In verschiedenen Ausführungsformen kann das Chip-Gehäuse 308 eine Schicht bilden über dem Chip-Träger 302 und den Chips 304. In verschiedenen Ausführungsformen kann das Chip-Gehäuse 308 eine Schichtdicke im Bereich von ungefähr 50 μm bis ungefähr 200 μm haben, zum Beispiel eine Schichtdicke im Bereich von ungefähr 75 μm bis ungefähr 150 μm, zum Beispiel eine Schichtdicke von ungefähr 100 μm.
  • Ferner kann in verschiedenen Ausführungsformen jede zu bildende Chip-Gehäuse-Anordnung eine Mehrzahl von in dem Chip-Gehäuse 308 ausgebildeten Kontaktlöchern 310, 312 aufweisen, wobei eine Mehrzahl von ersten Kontaktlöchern 310 so angeordnet sein kann, dass sie Vorderseitenkontaktanschlüsse (zum Beispiel Chip-Pads) des Chips 304 freilegen. Ferner kann eine Mehrzahl von zweiten Kontaktlöchern 312 so angeordnet sein, dass sie einen Teilbereich des Chip-Trägers 302 freilegen, um dadurch zum Beispiel indirekt zum Beispiel die Rückseitenkontaktanschlüsse (zum Beispiel Chip-Pads) des Chips 304 zu kontaktieren. Wie in 3 gezeigt, können die ersten Kontaktlöcher 310 eine erste Tiefe haben, betrachtet von der oberen Oberfläche des Chip-Gehäuses 308 und sich hinunter zur oberen Oberfläche des/der Chips 304 erstreckend. Ferner können die zweiten Kontaktlöcher 312 eine zweite Tiefe haben, betrachtet von der oberen Oberfläche des Chip-Gehäuses 308 und sich hinunter zur oberen Oberfläche des Chip-Trägers 302 erstreckend. Die zweite Tiefe kann größer sein als die erste Tiefe. Somit ist es in verschiedenen Ausführungsformen möglich, Kontaktlöcher mit unterschiedlichen Tiefen leicht zu füllen. In verschiedenen Ausführungsformen kann die erste Tiefe im Bereich von ungefähr 20 μm bis ungefähr 60 μm liegen, zum Beispiel im Bereich von ungefähr 30 μm bis ungefähr 50 μm, zum Beispiel ungefähr 40 μm betragen. In verschiedenen Ausführungsformen kann die zweite Tiefe im Bereich von ungefähr 50 μm bis ungefähr 500 μm liegen, zum Beispiel im Bereich von ungefähr 75 μm bis ungefähr 150 μm, zum Beispiel ungefähr 100 μm betragen.
  • In verschiedenen Ausführungsformen können die ersten Kontaktlöcher 310 und/oder die zweiten Kontaktlöcher 312 einen Durchmesser im Bereich von ungefähr 1 μm bis ungefähr 200 μm haben (zum Beispiel falls die Chips 304 als Logik-Chips 304 ausgebildet sind). In verschiedenen Ausführungsformen können die ersten Kontaktlöcher 310 und/oder die zweiten Kontaktlöcher 312 einen Durchmesser im Bereich von ungefähr 25 μm bis ungefähr 200 μm haben (zum Beispiel falls die Chips 304 als Leistungshalbleiter-Chips 304 ausgebildet sind).
  • Die Kontaktlöcher 310, 312 können in verschiedenen Ausführungsformen auf verschiedene Weisen gebildet werden, wie zum Beispiel durch Bohren (drilling), Lasern oder Fräsen (milling), wie gewünscht. Andere Arten des Bildens der Kontaktlöcher 310, 312 können in alternativen Ausführungsformen bereitgestellt sein.
  • In verschiedenen Ausführungsformen kann der Chip 304 als ein Leistungshalbleiterchip 304 mit drei Kontaktanschlüssen (zum Beispiel einem Drain-Anschluss, einem Source-Anschluss und einem Gate-Anschluss für einen Leistungs-(zum Beispiel MOS)Feldeffekttransistor; oder zum Beispiel einem Emitter-Anschluss, einem Kollektor-Anschluss und einem Basis-Anschluss für eine Leistungsbipolartransistor) ausgeführt sein. Jedoch können gemäß alternativen Ausführungsformen zwei oder sogar mehr als drei Kontaktanschlüsse für einen Chip bereitgestellt sein. In verschiedenen Ausführungsformen kann die Anzahl von Kontaktlöchern der Anzahl von Kontaktanschlüssen, die einzeln kontaktiert werden sollen, entsprechen. Darüber hinaus können in verschiedenen Ausführungsformen ein oder mehrere der Kontaktanschlüsse eine Mehrzahl von jeweils separaten Teilkontaktanschlüssen (partial contact terminals) aufweisen. Die Teilkontaktanschlüsse können als Draht-Arrays aufgefasst werden. Dies kann eine zuverlässigere Verbindung ergeben.
  • Zusätzlich kann in verschiedenen Ausführungsformen eine Metallisierungsschicht 314 (zum Beispiel hergestellt aus elektrisch leitfähigem Material wie zum Beispiel einem Metall, zum Beispiel Kupfer), welche in einer vordefinierten Weise strukturiert sein kann, auf oder über der oberen Oberfläche des Chip-Gehäuses 308 bereitgestellt sein. Die Metallisierungsschicht 314 kann so bereitgestellt sein, dass sie eine Schichtdicke im Bereich von ungefähr 5 μm bis ungefähr 40 μm hat, zum Beispiel eine Schichtdicke im Bereich von ungefähr 5 μm bis ungefähr 20 μm.
  • 4 zeigt eine Mehrzahl von Beispielen von Chip-Gehäuse-Anordnungen in einem zweiten Diagramm 400 vor einer Singulierung in einem zweiten Stadium ihrer Herstellung gemäß einer Ausführungsform.
  • Wie in 4 gezeigt, können elektrisch leitfähige diskrete Partikel 402, wie zum Beispiel jene, die oben beschrieben wurden, in die Kontaktlöcher 310, 312 eingebracht werden. Wie oben beschrieben, können die elektrisch leitfähigen diskreten Partikel 402 elektrisch leitfähige diskrete Kugeln 402 sein, welche einen Durchmesser von zum Beispiel einigen Mikrometern bis hinunter zu einigen Nanometern haben können.
  • 5 zeigt eine Mehrzahl von Beispielen von Chip-Gehäuse-Anordnungen in einem dritten Diagramm 500 vor einer Singulierung in einem dritten Stadium ihrer Herstellung gemäß einer Ausführungsform.
  • In verschiedenen Ausführungsformen können dann, wie in 5 gezeigt, die Kontaktlöcher 310, 312 vollständig galvanisch aufgefüllt werden, zum Beispiel nach einer chemischen Aktivierung der Kontaktlöcher 310, 312, wodurch eine galvanische Restfüllung 502 gebildet wird.
  • 6 zeigt eine Mehrzahl von Beispielen von Chip-Gehäuse-Anordnungen in einem zweiten Diagramm 600 vor einer Singulierung in einem zweiten Stadium ihrer Herstellung gemäß einer weiteren Ausführungsform.
  • In diesen Ausführungsformen kann vorgesehen sein, elektrisch leitfähige diskrete Partikel 602 zu verwenden, wobei zumindest einige der elektrisch leitfähigen diskreten Partikel 602 jeweils einen Partikelkern 604 und eine Partikelbeschichtung 606, die die Oberfläche des Partikelkerns 604 zumindest teilweise oder vollständig bedeckt, aufweisen. Der Partikelkern 604 kann aufweisen oder hergestellt sein aus elektrisch leitfähigem Material und/oder elektrisch nicht-leitfähigem Material wie zum Beispiel Keramik. Die Partikelbeschichtung 606 kann aufweisen oder hergestellt sein aus elektrisch leitfähigem Material. In verschiedenen Ausführungsformen kann die Partikelbeschichtung 606 aufweisen oder hergestellt sein aus einem intrinsisch leitfähigen Polymer (ICP). In diesen Ausführungsformen kann erreicht werden, dass elektrische Kontakte zwischen den elektrisch leitfähigen diskreten Partikeln 602 einerseits und den Kontaktlochwänden und dem Boden der Kontaktlöcher 310, 312 andererseits gebildet werden können aufgrund der elastischen Deformation der Polymerpartikelbeschichtung 606. Somit kann in diesen Ausführungsformen auf eine zusätzliche galvanische (Rest-)Auffüllung der Kontaktlöcher 310, 312 komplett verzichtet werden. Ferner können diese Ausführungsformen eine verstärkte Entkopplung zwischen dem elektrisch leitfähigen Material (zum Beispiel Metall) des Chip-Trägers 302 und dem Chip-Gehäuse 308 mittels der Kontaktlochfüllung bereitstellen aufgrund der Verwendung einer weichen (zum Beispiel elastischen) Partikelbeschichtung 606 wie zum Beispiel einer polymerbasierten Partikelbeschichtung 606.
  • In verschiedenen Ausführungsformen kann, nachdem die elektrisch leitfähigen diskreten Partikel 602 in die Kontaktlöcher 310, 312 gefüllt worden sind, die polymerbasierte Partikelbeschichtung 606 aufgeschmolzen und wieder abgekühlt werden, wodurch eine Klebeverbindung (adhesion bonding) zwischen den Kontaktlochwänden und dem Boden der Kontaktlöcher 310, 312 einerseits und den elektrisch leitfähigen diskreten Partikeln 602 andererseits gebildet wird.
  • In verschiedenen Ausführungsformen können, als Alternative zu den rein metallischen Füllkugeln, zum Beispiel metallisierte Keramikpartikel oder Keramikpartikel, die mit einem intrinsisch leitfähigen Polymer (ICP) beschichtet sind, verwendet werden. Diese Ausführungsformen können den Effekt haben, dass der Unterschied zwischen dem thermischen Ausdehnungskoeffizienten (coefficient of thermal expansion, CTE) der metallisierten Keramikpartikel oder der mit einem intrinsisch leitfähigen Polymer (ICP) beschichteten Keramikpartikel einerseits und dem thermischen Ausdehnungskoeffizienten (CTE) des Materials des Chips (zum Beispiel Silizium (Si)) andererseits ziemlich gering sein kann. Dies kann gemäß verschiedenen Ausführungsformen zu einer deutlichen Verbesserung der Zuverlässigkeit der Chip-Gehäuse-Anordnung führen.
  • 7 zeigt eine Mehrzahl von Beispielen von Chip-Gehäuse-Anordnungen in einem zweiten Diagramm 700 vor einer Singulierung in einem zweiten Stadium ihrer Herstellung gemäß noch einer weiteren Ausführungsform.
  • In diesen Ausführungsformen kann vorgesehen sein, elektrisch leitfähige diskrete Partikel 702 zu verwenden, wobei zumindest einige der elektrisch leitfähigen diskreten Partikel 702 jeweils einen Partikelkern 704 und eine Partikelbeschichtung, die die Oberfläche des Partikelkerns 704 zumindest teilweise oder vollständig bedeckt, aufweisen. Der Partikelkern 704 kann aufweisen oder hergestellt sein aus elektrisch leitfähigem Material wie zum einem ersten Metall oder einem ersten Metallsystem. Die Partikelbeschichtung 706 kann aufweisen oder hergestellt sein aus elektrisch leitfähigem Material wie zum Beispiel einem zweiten Metall oder einem zweiten Metallsystem. In verschiedenen Ausführungsformen kann das erste Metall oder erste Metallsystem Kupfer (Cu) aufweisen. Ferner kann in verschiedenen Ausführungsformen das zweite Metall oder zweite Metallsystem Zinn (Sn) aufweisen.
  • In verschiedenen Ausführungsformen kann, nachdem die elektrisch leitfähigen diskreten Partikel 702 in die Kontaktlöcher 310, 312 gefüllt worden sind, ein Ausheizprozess (Anneal-Prozess) bei einer Temperatur von ungefähr 231°C oder mehr durchgeführt werden, welcher zum Beispiel lokal durch Verwendung eines oder mehrerer Laser realisiert werden kann. In dem Ausheizprozess kann die Partikelbeschichtung 706, zum Beispiel das zweite Metall oder zweite Metallsystem, aufgeschmolzen werden, wodurch zum Beispiel (zumindest teilweise) thermodynamisch stabiles Cu3Sn gebildet wird, wobei thermodynamisch instabiles Cu6Sn5 als Zwischenprodukt ebenfalls gebildet wird. Das thermodynamisch stabile Cu3Sn hat einen Schmelzpunkt von über 600°C.
  • In verschiedenen Ausführungsformen können, als Alternative zu den rein metallischen Füllkugeln, zum Beispiel metallisierte Keramikpartikel oder Keramikpartikel, die mit einem intrinsisch leitfähigen Polymer (ICP) beschichtet sind, verwendet werden. Diese Ausführungsformen können den Effekt haben, dass der Unterschied zwischen dem thermischen Ausdehnungskoeffizienten (CTE: coefficient of thermal expansion) der metallisierten Keramikpartikel oder der mit einem intrinsisch leitfähigen Polymer (ICP) beschichteten Keramikpartikel einerseits und dem thermischen Ausdehnungskoeffizienten (CTE) des Materials des Chips (zum Beispiel Silizium (Si)) andererseits ziemlich gering sein kann. Dies kann gemäß verschiedenen Ausführungsformen zu einer deutlichen Verbesserung der Zuverlässigkeit der Chip-Gehäuse-Anordnung führen.
  • In verschiedenen Ausführungsformen kann durch Zumischen von (elastischen) (zum Beispiel nicht-leitfähigen) Polymerpartikeln (zum Beispiel ungefähr 5 bis 20 Volumen-% des Gesamtkugelvolumens) zu den elektrisch leitfähigen diskreten Partikeln gezielt Material zum Kompensieren oder Beheben von Bruchstellen oder Rissen in der Füllung eingefügt werden.
  • Dies kann zur Erhöhung der Zuverlässigkeit der Chip-Gehäuse-Anordnung führen. Dies kann anschaulich als Analogon zu z. B. sogenannten beschichteten Polymerkernkugeln (SOL-Kugeln) bei Lotkugeln eines Ball-Grid-Arrays (BGA) verstanden werden.
  • In verschiedenen Ausführungsformen, wie zum Beispiel in den oben beschriebenen Ausführungsformen, wird ein paralleles, d. h. gleichzeitiges Einhäusen (Packaging) für eine Mehrzahl oder Vielzahl von Chips, welche alle von einem einzigen Chip-Träger getragen werden können, bereitgestellt, gefolgt von einer Singulierung der Chip-Gehäuse-Anordnungen am Ende des Einhausprozesses (Packaging-Prozesses).
  • In verschiedenen Ausführungsformen kann vorgesehen sein, bei dem Einhausprozess (Packaging-Prozess) Partikel aus unterschiedlichen Materialien zum Füllen verschiedener Löcher zu verwenden. Dies kann sogar das parallele bzw. gleichzeitige Einhäusen (Packaging) von unterschiedlichen Chip-Typen, zum Beispiel Logik-Chips zusammen mit Halbleiterleistungschips oder Speicher-Chips, und dergleichen, ermöglichen.
  • In verschiedenen Ausführungsformen werden, nachdem die Kontaktlöcher 310, 312 gefüllt und kontaktiert sind, die jeweiligen Chip-Gehäuse-Anordnungen singuliert (zum Beispiel durch Sägen, Brechen, mittels chemischer Mittel, mittels Laser, durch Einwirkung eines Plasmas oder auf irgendeine andere geeignete Weise), zum Beispiel entlang von Schnittlinien (cutting lines) 504, 608, 708, wie in 5, 6 und 7 angedeutet.
  • In verschiedenen Ausführungsformen können Kontaktlöcher bzw. Vias so gefüllt werden, dass elektrische Kontakte mittels eines zweistufigen Prozesses realisiert werden, um größere Hohlräume (voids) in der Kontaktloch- bzw. Via-Metallisierung zu vermeiden:
    • – In einem ersten Stadium des Prozesses können Partikel wie zum Beispiel Kugeln (zum Beispiel Metallkugeln), welche einen Durchmesser von zum Beispiel einigen Mikrometern bis hinunter zu einigen Nanometern haben können, in die zu füllenden Kontaktlöcher bzw. Vias eingefügt bzw. eingebracht werden.
    • – In einem zweiten Stadium des Prozesses können dann die Kontaktlöcher bzw. Vias vollständig galvanisch gefüllt werden, zum Beispiel nach einer chemischen Aktivierung.
  • In verschiedenen Ausführungsformen kann vorgesehen sein, dass eine Mischung aus unterschiedlichen Partikeln wie zum Beispiel wie oben beschriebenen Partikeln, zum Beispiel metallischen Mikropartikeln auf der Basis von Kupfer oder Silber, in die Kontaktlöcher (auch als Kontaktvias bezeichnet) eingebracht werden und anschließend ausgeheizt (annealed) bzw. getempert werden, derart, dass die Kontaktlöcher (vollständig) gefüllt werden. In verschiedenen Ausführungsformen kann das Ausheizen (Annealing) bzw. Tempern lokal bzw. örtlich begrenzt erfolgen zum Beispiel mit Hilfe eines oder mehrerer Laser oder mittels Plasmabestrahlung.
  • Ein Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung gemäß verschiedenen Ausführungsformen weist auf: Einbringen elektrisch leitfähiger diskreter Partikel in ein Kontaktloch eines Chip-Gehäuses; und Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und einem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.
  • Gemäß einer Ausführungsform sind die elektrisch leitfähigen diskreten Partikel mit elektrisch leitfähigem Material beschichtet.
  • Gemäß einer weiteren Ausführungsform sind die elektrisch leitfähigen diskreten Partikel mit einem Metall und/oder einem intrinsisch leitfähigen Polymermaterial beschichtet.
  • Gemäß einer weiteren Ausführungsform sind die elektrisch leitfähigen diskreten Partikel Metallpartikel.
  • Gemäß einer weiteren Ausführungsform liegt der Durchmesser der elektrisch leitfähigen diskreten Partikel im Bereich von ungefähr 1 nm bis ungefähr 50 μm.
  • Gemäß einer weiteren Ausführungsform weist das Verfahren ferner auf: Bilden einer Metallisierungsschicht auf der oberen Oberfläche des Chip-Gehäuses, derart, dass sich die Metallisierungsschicht in elektrischem Kontakt mit den elektrisch leitfähigen diskreten Partikeln in dem Kontaktloch befindet, um dadurch mittels der elektrisch leitfähigen diskreten Partikel einen elektrischen Kontakt zwischen der Metallisierungsschicht und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips zu bilden.
  • Gemäß einer weiteren Ausführungsform weist das Verfahren ferner auf: teilweises Aufschmelzen oder Sintern oder Einbrennen der elektrisch leitfähigen diskreten Partikel auf solche Weise, dass das Kontaktloch im Wesentlichen vollständig gefüllt wird.
  • Gemäß einer weiteren Ausführungsform weist das Verfahren ferner auf: galvanisches Auffüllen des Kontaktlochs des Chip-Gehäuses nach dem Einbringen der elektrisch leitfähigen diskreten Partikel in das Kontaktloch.
  • Gemäß einer weiteren Ausführungsform liegt der Durchmesser/Radius des Kontaktlochs im Bereich von ungefähr 1 μm bis ungefähr 500 μm.
  • Gemäß einer weiteren Ausführungsform weist das Kontaktloch eine Mehrzahl von Kontaktlöchern auf.
  • Gemäß einer weiteren Ausführungsform haben zumindest einige der Kontaktlöcher der Mehrzahl von Kontaktlöchern unterschiedliche Tiefen.
  • Gemäß einer weiteren Ausführungsform weist das Verfahren ferner auf: Bilden eines Chip-Trägers; Bilden eines Chip-Gehäuses über dem Chip-Träger; Bilden des Kontaktlochs in dem Chip-Gehäuse, derart, dass das Kontaktloch zumindest einen Teilbereich des Chip-Trägers freilegt.
  • Ein Verfahren zum Bilden eines Kontakts zu einem Chip in einer Chip-Gehäuse-Anordnung gemäß verschiedenen Ausführungsformen weist auf: Bilden eines Chip-Gehäuses, so dass es zumindest teilweise über einem Chip angeordnet ist, wobei der Chip einen Kontaktanschluss aufweist; Bilden eines Kontaktlochs in dem Chip-Gehäuse; Einbringen von elektrisch leitfähigen diskreten Partikeln in das Kontaktloch; und Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.
  • Gemäß einer Ausführungsform weist das Verfahren ferner auf: teilweises Aufschmelzen oder Sintern oder Einbrennen der elektrisch leitfähigen diskreten Partikel auf solche Weise, dass das Kontaktloch im Wesentlichen vollständig gefüllt wird.
  • Gemäß einer weiteren Ausführungsform weist das Verfahren ferner auf: galvanisches Auffüllen des Kontaktlochs des Chip-Gehäuses nach dem Einbringen der elektrisch leitfähigen diskreten Partikel in das Kontaktloch.
  • Gemäß einer weiteren Ausführungsform weist das Verfahren ferner auf: chemisches Aktivieren der elektrisch leitfähigen diskreten Partikel in dem Kontaktloch vor dem galvanischen Auffüllen des Kontaktlochs.
  • Gemäß einer weiteren Ausführungsform liegt der Durchmesser/Radius des Kontaktlochs im Bereich von ungefähr 1 μm bis ungefähr 500 μm.
  • Gemäß einer weiteren Ausführungsform weist das Verfahren ferner auf: Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und einem Kontaktanschluss eines weiteren in dem Chip-Gehäuse bereitgestellten Chips.
  • Eine Chip-Gehäuse-Anordnung gemäß verschiedenen Ausführungsformen weist auf: einen Chip, der einen Kontaktanschluss aufweist; ein Chip-Gehäuse, das zumindest teilweise über dem Chip angeordnet ist, wobei das Chip-Gehäuse ein Kontaktloch aufweist; elektrisch leitfähige diskrete Partikel in dem Kontaktloch; und wobei die elektrisch leitfähigen diskreten Partikel in dem Kontaktloch derart ausgebildet sind, dass ein elektrischer Kontakt zwischen den elektrisch leitfähigen diskreten Partikeln und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips bereitgestellt ist.
  • Gemäß einer Ausführungsform sind die elektrisch leitfähigen diskreten Partikel mit elektrisch leitfähigem Material beschichtet.
  • Gemäß einer weiteren Ausführungsform sind die elektrisch leitfähigen diskreten Partikel mit einem Metall und/oder einem intrinsisch leitfähigen Polymermaterial beschichtet.
  • Gemäß einer weiteren Ausführungsform liegt der Durchmesser der elektrisch leitfähigen diskreten Partikel im Bereich von ungefähr 1 nm bis ungefähr 50 μm.
  • Gemäß einer weiteren Ausführungsform weist die Chip-Gehäuse-Anordnung ferner auf: einen Chip-Träger; wobei der Chip von dem Chip-Träger getragen wird.
  • Eine Chip-Gehäuse-Anordnung gemäß verschiedenen Ausführungsformen weist auf: einen Chip, der ein Pad aufweist; ein Chip-Gehäuse, das zumindest teilweise über dem Chip angeordnet ist, wobei das Chip-Gehäuse ein Via aufweist zum elektrischen Kontaktieren des Pads; elektrisch leitfähige diskrete Partikel in dem Via; und wobei die elektrisch leitfähigen diskreten Partikel in dem Via derart ausgebildet sind, dass ein elektrischer Kontakt zwischen den elektrisch leitfähigen diskreten Partikeln und dem Pad der Vorderseite und/oder der Rückseite des Chips bereitgestellt ist.
  • Gemäß einer Ausführungsform sind die elektrisch leitfähigen diskreten Partikel mit einem Metall und/oder einem intrinsisch leitfähigen Polymermaterial beschichtet.
  • Gemäß einer weiteren Ausführungsform weist das Via eine Mehrzahl von Vias auf; wobei zumindest einige der Vias der Mehrzahl von Vias unterschiedliche Tiefen haben.
  • Obwohl die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben worden ist, sollte von denjenigen, die mit dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Änderungen bezüglich Ausgestaltung und Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie durch die angefügten Ansprüche definiert, abzuweichen. Der Bereich der Erfindung wird somit durch die angefügten Ansprüche bestimmt, und es ist daher beabsichtigt, dass sämtliche Änderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, umfasst werden.

Claims (26)

  1. Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung, das Verfahren aufweisend: Einbringen elektrisch leitfähiger diskreter Partikel in ein Kontaktloch eines Chip-Gehäuses; und Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und einem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.
  2. Verfahren gemäß Anspruch 1, wobei die elektrisch leitfähigen diskreten Partikel mit elektrisch leitfähigem Material beschichtet sind.
  3. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei die elektrisch leitfähigen diskreten Partikel mit einem Metall und/oder einem intrinsisch leitfähigen Polymermaterial beschichtet sind.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei die elektrisch leitfähigen diskreten Partikel Metallpartikel sind.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei der Durchmesser der elektrisch leitfähigen diskreten Partikel im Bereich von ungefähr 1 nm bis ungefähr 50 μm liegt.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, ferner aufweisend: Bilden einer Metallisierungsschicht auf der oberen Oberfläche des Chip-Gehäuses, derart, dass sich die Metallisierungsschicht in elektrischem Kontakt mit den elektrisch leitfähigen diskreten Partikeln in dem Kontaktloch befindet, um dadurch mittels der elektrisch leitfähigen diskreten Partikel einen elektrischen Kontakt zwischen der Metallisierungsschicht und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips zu bilden.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, ferner aufweisend: teilweises Aufschmelzen oder Sintern oder Einbrennen der elektrisch leitfähigen diskreten Partikel auf solche Weise, dass das Kontaktloch im Wesentlichen vollständig gefüllt wird.
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, ferner aufweisend: galvanisches Auffüllen des Kontaktlochs des Chip-Gehäuses nach dem Einbringen der elektrisch leitfähigen diskreten Partikel in das Kontaktloch.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei der Durchmesser/Radius des Kontaktlochs im Bereich von ungefähr 1 μm bis ungefähr 500 μm liegt.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Kontaktloch eine Mehrzahl von Kontaktlöchern aufweist.
  11. Verfahren gemäß Anspruch 10, wobei zumindest einige der Kontaktlöcher der Mehrzahl von Kontaktlöchern unterschiedliche Tiefen haben.
  12. Verfahren gemäß einem der Ansprüche 1 bis 11, ferner aufweisen: Bilden eines Chip-Trägers; Bilden eines Chip-Gehäuses über dem Chip-Träger, Bilden des Kontaktlochs in dem Chip-Gehäuse, derart, dass das Kontaktloch zumindest einen Teilbereich des Chip-Trägers freilegt.
  13. Verfahren zum Bilden eines Kontakts zu einem Chip in einer Chip-Gehäuse-Anordnung, das Verfahren aufweisend: Bilden eines Chip-Gehäuses, so dass es zumindest teilweise über einem Chip angeordnet ist, wobei der Chip einen Kontaktanschluss aufweist; Bilden eines Kontaktlochs in dem Chip-Gehäuse; Einbringen von elektrisch leitfähigen diskreten Partikeln in das Kontaktloch; und Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips.
  14. Verfahren gemäß Anspruch 13, ferner aufweisend: teilweises Aufschmelzen oder Sintern oder Einbrennen der elektrisch leitfähigen diskreten Partikel auf solche Weise, dass das Kontaktloch im Wesentlichen vollständig gefüllt wird.
  15. Verfahren gemäß Anspruch 13 oder 14, ferner aufweisend: galvanisches Auffüllen des Kontaktlochs des Chip-Gehäuses nach dem Einbringen der elektrisch leitfähigen diskreten Partikel in das Kontaktloch.
  16. Verfahren gemäß Anspruch 15, ferner aufweisend: chemisches Aktivieren der elektrisch leitfähigen diskreten Partikel in dem Kontaktloch vor dem galvanischen Auffüllen des Kontaktlochs.
  17. Verfahren gemäß einem der Ansprüche 13 bis 16, wobei der Durchmesser/Radius des Kontaktlochs im Bereich von ungefähr 1 μm bis ungefähr 500 μm liegt.
  18. Verfahren gemäß einem der Ansprüche 13 bis 17, ferner aufweisend: Bilden eines elektrischen Kontakts zwischen den elektrisch leitfähigen diskreten Partikeln und einem Kontaktanschluss eines weiteren in dem Chip-Gehäuse bereitgestellten Chips.
  19. Chip-Gehäuse-Anordnung, aufweisend: einen Chip, der einen Kontaktanschluss aufweist; ein Chip-Gehäuse, das zumindest teilweise über dem Chip angeordnet ist, wobei das Chip-Gehäuse ein Kontaktloch aufweist; elektrisch leitfähige diskrete Partikel in dem Kontaktloch; und wobei die elektrisch leitfähigen diskreten Partikel in dem Kontaktloch derart ausgebildet sind, dass ein elektrischer Kontakt zwischen den elektrisch leitfähigen diskreten Partikeln und dem Kontaktanschluss der Vorderseite und/oder der Rückseite des Chips bereitgestellt ist.
  20. Chip-Gehäuse-Anordnung gemäß Anspruch 19, wobei die elektrisch leitfähigen diskreten Partikel mit elektrisch leitfähigem Material beschichtet sind.
  21. Chip-Gehäuse-Anordnung gemäß Anspruch 19 oder 20, wobei die elektrisch leitfähigen diskreten Partikel mit einem Metall und/oder einem intrinsisch leitfähigen Polymermaterial beschichtet sind.
  22. Chip-Gehäuse-Anordnung gemäß einem der Ansprüche 19 bis 21, wobei der Durchmesser der elektrisch leitfähigen diskreten Partikel im Bereich von ungefähr 1 nm bis ungefähr 50 μm liegt.
  23. Chip-Gehäuse-Anordnung gemäß einem der Ansprüche 19 bis 22, ferner aufweisend: einen Chip-Träger; wobei der Chip von dem Chip-Träger getragen wird.
  24. Chip-Gehäuse-Anordnung, aufweisend: einen Chip, der ein Pad aufweist; ein Chip-Gehäuse, das zumindest teilweise über dem Chip angeordnet ist, wobei das Chip-Gehäuse ein Via aufweist zum elektrischen Kontaktieren des Pads; elektrisch leitfähige diskrete Partikel in dem Via; und wobei die elektrisch leitfähigen diskreten Partikel in dem Via derart ausgebildet sind, dass ein elektrischer Kontakt zwischen den elektrisch leitfähigen diskreten Partikeln und dem Pad der Vorderseite und/oder der Rückseite des Chips bereitgestellt ist.
  25. Chip-Gehäuse-Anordnung gemäß Anspruch 24, wobei die elektrisch leitfähigen diskreten Partikel mit einem Metall und/oder einem intrinsisch leitfähigen Polymermaterial beschichtet sind.
  26. Chip-Gehäuse-Anordnung gemäß Anspruch 24 oder 25, wobei das Via eine Mehrzahl von Vias aufweist; wobei zumindest einige der Vias der Mehrzahl von Vias unterschiedliche Tiefen haben.
DE102011053099A 2010-09-10 2011-08-30 Verfahren zum Füllen eines Kontaktlochs in einer Chip-Gehäuse-Anordnung und Chip-Gehäuse-Anordnungen Withdrawn DE102011053099A1 (de)

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