DE102009007708A1 - Elektronikeinrichtung - Google Patents

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Abstract

Eine Ausführungsform liefert ein Verfahren zum Herstellen von Halbleiterbauelementen (140). Beispielsweise wird ein gesägter und expandierter Wafer genutzt, der zwischen den zerlegten und abgeschiedenen Chips (100) abgeschiedenes dielektrisches Material (110) besitzt. Das Verfahren beinhaltet: Platzieren von mindestens zwei Chips auf einer metallischen Schicht (102), Abscheiden von Formmaterial (110) auf der metallischen Schicht (102) und zwischen den Chips (100) und selektives Entfernen eines Abschnitts des Formmaterials (110) von der metallischen Schicht, um einen Abschnitt der metallischen Schicht (102) selektiv zu exponieren. Das Verfahren beinhaltet zusätzlich: Bedecken des selektiv exponierten Abschnitts (120) der metallischen Schicht (102) mit einem leitfähigen Material (130) und Vereinzeln der mindestens zwei Chips (100).

Description

  • Die Marktnachfrage nach kleineren und funktionaleren Elektronikeinrichtungen hat die Entwicklung von Halbleiterbauelementen einschließlich Halbleitergehäusen und ganzen, auf einem Chip angeordneten Systemen angetrieben. Einige Elektronikeinrichtungen, wie etwa Mobiltelefone, verwenden eine Vielzahl von designspezifischen Elektronikkomponenten. Der innerhalb der Elektronikeinrichtungen verfügbare Platz ist insbesondere deshalb begrenzt, weil die Elektronikeinrichtungen kleiner gemacht werden. Andere Elektronikeinrichtungen, wie sie in der Kraftfahrzeugindustrie verwendet werden, sind Leistungseinrichtungen, die in anspruchsvollen Umgebungen arbeiten.
  • Einige bekannte Halbleitergehäuse enthalten einen an einen substantiellen (d. h. stabilen) Interposer (Verdrahtungsstruktur) gekoppelten Chip und besitzen einen drahtgebondeten First-Level-Interconnect (Zwischenverdrahtung auf erster Ebene), der zwischen dem Chip/Interposer und der Außenwelt kommuniziert. Das herkömmliche interposerbasierte Halbleitergehäuse besitzt eine relativ geringe Eingangs-/Ausgangsdichte. Außerdem vergrößert der Interposer die Größe des Halbleitergehäuses und besitzt in einigen Fällen das Potential, die elektrische und thermische Leistung des Halbleitergehäuses auf unerwünschte Weise zu beeinflussen.
  • Sowohl die Hersteller als auch die Verbraucher von Elektronikeinrichtungen wünschen sich Einrichtungen, die hinsichtlich der Größe reduziert sind und dennoch eine vergrößerte Einrichtungsfunktionalität besitzen.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Eine Aufgabe der Erfindung ist es unter anderem, Vorrichtungen mit Chips, welche einen hohen Miniaturisierungsgrad aufweisen und/oder in einfacher Weise hergestellt werden können, sowie Verfahren zur Herstellung derselben anzugeben.
  • Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Ansprüche. Weiterbildungen finden sich in den abhängigen Ansprüchen.
  • Ein Aspekt stellt ein Verfahren zum Herstellen von Halbleiterbauelementen bereit, das folgendes beinhaltet: Platzieren von mindestens zwei Chips auf einer metallischen Schicht, Abscheiden von Formmaterial auf der metallischen Schicht und zwischen den Chips und selektives Entfernen eines Abschnitts des Formmaterials von der metallischen Schicht, um einen Abschnitt der metallischen Schicht selektiv zu exponieren bzw. freizulegen. Das Verfahren beinhaltet zusätzlich: Bedecken des selektiv exponierten Abschnitts der metallischen Schicht mit einem leitfähigen Material und Vereinzeln der mindestens zwei Chips.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn in Bezug zu der folgenden ausführlichen Beschreibung gesetzt werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt ein Diagramm eines Flussdiagramms für ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 2A–2E zeigen Querschnittsansichten, die die Fabrikation eines Halbleiterbauelements gemäß dem in 1 gezeigten Flussdiagramm zeigen.
  • 3 zeigt eine Querschnittsansicht von auf einem Wafer-Level strukturierten Kontakten, relativ zu von dem Wafer gelieferten Chips, gemäß einer Ausführungsform.
  • 4 zeigt eine Querschnittsansicht von auf Wafer-Level-Gehäusen strukturierten Source-, Gate- und Drain-Kontakten gemäß einer Ausführungsform.
  • 5A zeigt eine Querschnittsansicht, die von dem in 4 gezeigten Wafer vereinzelte Halbleitergehäuse gemäß einer Ausführungsform zeigt.
  • 5B zeigt eine Draufsicht auf eines der in 5A gezeigten vereinzelten Halbleitergehäuse.
  • 5C zeigt eine Seitenansicht eines der in 5A gezeigten Halbleitergehäuse nach dem Vereinzeln von dem Wafer.
  • 6A–6B zeigen Querschnittsansichten von Wafer-Level-Gehäusen mit einem auf einer Seite jedes Chips abgeschiedenen dielektrischen Material gemäß einer Ausführungsform.
  • 7A zeigt eine Querschnittsansicht von Chips und umgebendem, von einem Träger delaminierten Formmaterial gemäß einer Ausführungsform.
  • 7B zeigt eine Querschnittsansicht der Chips und des umgebenden, an einer Umverteilungsschicht angebrachten Formmaterials gemäß einer Ausführungsform.
  • 8A–8E zeigen Querschnittsansichten der Fabrikation von Wafer-Level-Gehäusen gemäß einer weiteren Ausführungsform.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht werden Richtungsbegriffe wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” und so weiter unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, werden die Richtungsbegriffe zu Zwecken der Darstellung verwendet und sind in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” sollen, wie sie in dieser Beschreibung verwendet werden, nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen; dazwischenliegende Elemente können zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
  • Ausführungsformen liefern ein Verfahren zum Herstellen eines vollständigen Halbleitergehäuses ganz in einem vollständigen Wafer-Level-Prozess. Beispielsweise wird ein gesägter und expandierter Wafer genutzt, bei dem dielektrisches Material zwischen den zerlegten und abgestellten Chips abgeschieden ist. Die Halbleitergehäuse werden schließlich von dem Wafer zur nachfolgenden Verwendung mit anderen Einrichtungen vereinzelt. Bei einer Ausführungsform wird ein eine Metallisierungsschicht und an die Metallisierungsschicht gekoppelte Chips enthaltender Wafer mit einem polymeren dielektrischen Formmaterial bedeckt, und ein Abschnitt des polymeren dielektrischen Formmaterials wird selektiv entfernt, um einen Abschnitt der Metallisierungsschicht zu exponieren bzw. freizulegen. Danach wird leitfähiges Material auf dem selektiv exponierten Abschnitt der Metallisierungsschicht abgeschieden. Das leitfähige Material wird schließlich strukturiert, um separate Gate-, Source- und Drain-Kontakte für jeden von dem Wafer getragenen Chip bereitzustellen. Nach der Vereinzelung von dem Wafer sind vollständige Halbleitergehäuse bereitgestellt, die sich für die Montage und/oder Anbringung an gedruckte Leiterplatten oder andere Elektronikeinrichtungen eignen.
  • Ausführungsformen liefern für bestromte (d. h. mit Leistung versorgte) Einrichtungen geeignete vorgeformte Wafer-Level-Gehäuse. Einige Ausführungsformen liefern für dünne bestromte Einrichtungen geeignete Wafer-Level-Gehäuse. Bei einer Ausführungsform sind die hergestellten Wafer-Level-Gehäuse an eine Umverteilungsschicht gekoppelt, die Interconnects zu aktiven Bereichen auf jedem Chip bereitstellt.
  • Ausführungsformen liefern eine geformte (vergossene) und vereinzelte Halbleitergehäuseeinrichtung, die auf dem Wafer-Level ausgebildet ist und einen Chip mit einer ersten Elektrode auf einer ersten Oberfläche, zweite und dritte Elektroden auf einer gegenüberliegenden zweiten Oberfläche und diskrete Interconnect-Elemente (Zwischenverbindungs-Elemente), die von den Elektroden auf der zweiten Oberfläche zur ersten Oberfläche verlaufen, enthält. Die vereinzelte Halbleiterbausteineinrichtung ist konfiguriert, elektrisch an andere Elektronikeinrichtungen gekoppelt zu werden, und die Interconnect-Elemente liefern einen Kommunikationsweg zwischen der ersten Elektrode und den zweiten/dritten Elektroden.
  • Bei einer Ausführungsform wird ein Verfahren bereitgestellt zum Vereinzeln von Wafer-Level-Gehäusen von einer gemeinsamen metallischen Schicht, wobei die Gehäuse durch Sägen oder Schneiden durch ein zwischen auf der gemeinsamen metallischen Schicht platzierten Chips angeordnetes Polymerdielektrikum vereinzelt werden. Das Vereinzeln durch ein Polymerdielektrikum ist leichter (schneller und billiger) als das Vereinzeln durch eine Metallschicht.
  • 1 zeigt ein Diagramm eines Flussdiagramms 20, das ein Verfahren zum Herstellen eines oder mehrerer Halbleiterbauelemente bereitstellt. Das Fabrikations-Flussdiagramm 20 beinhaltet das Bereitstellen von Chips auf einer metallischen Schicht bei 30 und Bedecken der metallischen Schicht 30 mit einem dielektrischen Formmaterial (z. B. Gussmaterial) bei 40. Die metallische Schicht 30 ist Teil eines gesägten und expandierten Wafers, und das dielektrische Formmaterial bei 40 wird zwischen bereits auf dem Wafer abgeschiedenen zerlegten Chips abgeschieden. Das Fabrikations-Flussdiagramm 20 liefert eine Fabrikation von mehreren Gehäusen auf dem Wafer-Level, und es versteht sich, dass mindestens zwei Chips auf einer metallischen Schicht wie etwa einer me tallisierten Keimschicht, einem metallisierten Substrat, einem Träger oder einer anderen geeigneten metallischen Schicht beim Ausbilden des Wafers bereitgestellt werden. Bei einer Ausführungsform wird der Wafer so rekonfiguriert, dass er Chips enthält, die beabstandet sind, um einen „Auffächerungs”-Bereich auf dem Wafer zu definieren, und eine metallisierte Keimschicht wird auf einer Hauptoberfläche eines rekonfigurierten Wafers durch chemische Abscheidung, stromlose Abscheidung oder Sputtern abgeschieden. Bei einer anderen Ausführungsform werden die Chips auf einem Träger einschließlich einer metallischen Schicht abgeschieden. Das dielektrische Formmaterial (z. B. Gussmaterial) enthält polymere und andere formende Materialien und bedeckt mindestens die metallische Schicht zwischen den Chips.
  • Das Fabrikations-Flussdiagramm 20 sorgt für selektives Entfernen eines Abschnitts des Formmaterials von der metallischen Schicht, um einen Abschnitt der metallischen Schicht bei 50 selektiv zu exponieren bzw. freizulegen. Leitfähiges Material wird auf dem selektiv exponierten Abschnitt der metallischen Schicht bei 60 abgeschieden. Letztendlich beinhaltet das Fabrikations-Flussdiagramm 20 eine Vereinzelung von Chips bei 70, bei der Halbleitergehäuse individuell ausgebildet/von dem Wafer entfernt werden. Dazu werden somit mehrere vollständige Halbleitergehäuse ganz auf dem Wafer-Level hergestellt.
  • 2A–2B zeigen Querschnittsansichten von Ausführungsformen zum Herstellen von Wafer-Level-Halbleitergehäusen.
  • 2A zeigt eine Querschnittsansicht des Prozesses 30 (1), die einen Wafer 90 zeigt, der mehrere an einer metallischen Schicht 102 angebrachte Chips 100 enthält. Bei einer Ausführungsform ist der Wafer 90 ein rekonfigurierter Wafer, der gesägte Chips 100 enthält, die in einem Auffächerungsformat verteilt sind, und die metallische Schicht 102 enthält eine über einer Seite des Wafers 90 abgeschiedene metallisierte Keimschicht. Bei einer anderen Ausführungsform sind die Chips 100 auf einem Metallträger 102 abgeschieden.
  • Bei einer Ausführungsform beinhalten die Chips 100 Steuerchips, Logikchips, vertikale Hochspannungschips, Leistungstransistorchips, Metalloxidhalbleiter-Feldeffekttransistor-Chips oder andere geeignete Halbleiter-Dies. Bei einer Ausführungsform enthält die metallisierte Schicht/metallische Schicht 102 eine zum galvanischen Aufwachsen einer Metallschicht und/oder Füllen von Durchgangslöchern konfigurierte metallisierte Keimschicht. Bei einer weiteren Ausführungsform enthält die metallisierte Schicht/metallische Schicht 102 ein metallisiertes Substrat, und Chips 100 sind an das metallisierte Substrat 102 gekoppelt. Die metallisierte Keimschicht und das metallisierte Substrat werden im Folgenden als metallische Schicht 102 bezeichnet.
  • Bei einer Ausführungsform enthält jeder Chip 100 eine erste Hauptoberfläche 104 gegenüber einer zweiten Hauptoberfläche 106. Bei einer Ausführungsform ist die erste Hauptoberfläche 104 eine aktive Oberfläche des Chips 100, die mindestens eine Elektrode 107 enthält beispielsweise eine Drain-Elektrode in einem Feldeffekttransistor (FET), und die zweite Hauptoberfläche 106 ist an der metallischen Schicht 102 derart angebracht, dass die aktive Oberfläche 104 von der metallischen Schicht 102 abgewandt ist. Bei einer Ausführungsform ist die zweite Hauptoberfläche 106 eine aktive Oberfläche des Chips 100, die eine zweite Elektrode 108 und eine dritte Elektrode 109 enthält, und ist an die metallische Schicht 102 derart gekoppelt, dass die aktive Oberfläche 106 die metallische Schicht 102 kontaktiert. Bei einer Ausführungsform ist wie unten beschrieben letztendlich ein Interconnect zwischen der Oberfläche 106 und der Oberfläche 104 so vorgesehen, dass die zweite Elektrode 108 eine Source-Elektrode ist und die dritte Elektrode 109 eine Gate-Elektrode ist, beispielsweise in einem FET, die mit der Drain-Elektrode 107 kommunizieren.
  • Bei einer Ausführungsform sind die Chips 100 zur Verwendung in Leistungseinrichtungen konfiguriert und enthalten eine Dicke zwischen den Oberflächen 104, 106 von mehr als 60 Mikrometern. Bei einer anderen Ausführungsform sind die Chips 100 zur Verwendung in dünnen Leistungseinrichtungen konfiguriert und enthalten eine Dicke zwischen Oberflächen 104, 106 von 5–60 Mikrometern. Es sind auch andere Dicken für die Chips 100 akzeptabel.
  • 2B zeigt eine Querschnittsansicht des Prozesses 40 (1), die den Wafer 90 einschließlich einer metallischen Schicht 102 und Chips 100 zeigt, mit Formmaterial 110 bedeckt. Bei einer Ausführungsform enthält das Formmaterial bzw. Gussmaterial 110 Kunststoff, Polymerdielektrikum, Epoxid, Silikon oder irgendeines dieser Materialien einschließlich eines Füllmaterials wie etwa Siliziumoxid- oder Aluminiumoxidfüllmaterialien, oder ein anderes geeignetes Formmaterial. Bei einer Ausführungsform wird das dielektrische Material 110 auf die metallische Schicht 102 zwischen den Chips 100 formgepresst. Bei einer anderen Ausführungsform wird dielektrisches Material 110 auf die metallische Schicht 102 zwischen den Chips 100 spritzgepresst. Andere Abscheidungsprozesse zum Bedecken der metallischen Schicht 102 und der Chips 100 mit einem dielektrischen Material 110 (oder Formmaterial 110) sind ebenfalls akzeptabel, wie etwa Flüssigkeitsbedeckung, Aufschleudern oder Gießen eines Silikonmaterials über die Chips 100.
  • 2C zeigt eine Querschnittsansicht des Prozesses 50 (1), bei der ein Abschnitt aus Formmaterial 110 selektiv von der metallischen Schicht 102 entfernt wird, um die metallische Schicht 102 innerhalb von Zwischenräumen 120 zu exponieren. Bei einer Ausführungsform beinhaltet das selektive Entfernen eines Abschnitts des Formmaterials 110 von der metallischen Schicht 102 Ätzen, Bohren, Sägen, elektromagnetische Bestrahlung eines Abschnitts des Formmaterials 110 gefolgt von dem Entfernen des bestrahlten Materials oder photolithographisches Entfernen eines Abschnitts des Formmaterials 110. Der Chip 100 grenzt an den Seiten an Formmaterial 110 und an die metallische Schicht 102 entlang der zweiten Hauptoberfläche 106. Die metallische Schicht 102 ist innerhalb von Zwischenräumen 120 entlang des Wafers 90 exponiert.
  • 2D zeigt eine Querschnittsansicht des Prozesses 60 (1), bei dem ein leitfähiges Material 130 in Zwi schenräumen 120 (2C) und in elektrischem Kontakt mit exponierten Abschnitten der metallischen Schicht 102 abgeschieden wird. Leitfähiges Material 130 beinhaltet Kupfer, Kupferlegierungen, Silber, Silberlegierungen, Aluminium, Aluminiumlegierungen, Titan oder andere Materialien mit einer geeigneten hohen thermischen und elektrischen Leitfähigkeit, welche auf dem Wafer 90 abgeschieden werden.
  • Bei einer Ausführungsform wird das leitfähige Material 130 in Zwischenräumen 120 (2C) zwischen jedem Chip 100 abgeschieden. Bei einer anderen Ausführungsform wird leitfähiges Material 130 in Zwischenräumen 120 zwischen jedem Chip 100 und über jedem Chip 100 abgeschieden. Leitfähiges Material wird mit einem beliebigen geeigneten Abscheidungsprozess abgeschieden. Zu geeigneten Abscheidungsprozessen gehören chemische Abscheidung, galvanische Abscheidung, Dampfabscheidung, Sputtern oder anderweitiges Aufbringen eines leitfähigen Materials von geeignet hoher thermischer und elektrischer Leitfähigkeit mindestens in Zwischenräumen 120 über der metallischen Schicht 102.
  • 2E zeigt eine Querschnittsansicht des Prozesses 70 (1), bei dem die metallische Schicht 102 und das leitende Material 130 zwischen den Chips 100 getrennt sind, um vollständige, auf dem Wafer 90 hergestellte individualisierte Halbleitergehäuse 140 gemäß einer Ausführungsform zu definieren. Bei einer Ausführungsform werden die Gehäuse 140 durch Sägen, Schneiden, Laserschneiden oder Ätzen durch das leitende Material 130 zwischen jedem Chip 100 vereinzelt. Es sind auch andere geeignete Prozesse zum Vereinzeln von Gehäusen 140 akzeptabel.
  • 3 zeigt eine Querschnittsansicht, die leitfähiges Material 130 zeigt, das selektiv strukturiert ist, um Kontakte 150 zu definieren. Bei einer Ausführungsform wird das leitfähige Material 130 geöffnet (zum Beispiel wird ein Abschnitt des leitfähigen Materials 130 selektiv entfernt), um Kontakte 150 zu definieren. Bei einer Ausführungsform liefern die Kontakte 150 Interconnects auf jeder Seite des Chips 100, wo sich Kontakte 150 von der Oberfläche 106 erstrecken, so dass sie koplanar zur Oberfläche 104 sind.
  • Das selektive Entfernen eines Abschnitts des leitfähigen Materials 130 wird in einem geeigneten Entfernungsprozess bewerkstelligt. Zu geeigneten Entfernungsprozessen zählen Ätzen (chemisches oder energetisches), Photolithographie oder Laserätzen. Beispielsweise wird bei einer Ausführungsform ein Abschnitt des leitfähigen Materials 130 selektiv geätzt, um die Kontakte 150 zu definieren. Bei einer anderen Ausführungsform wird das leitfähige Material 130 photolithographisch maskiert, photoaktiviert und geätzt und danach geöffnet, um die Kontakte 150 zu definieren. Andere geeignete Prozesse zum Strukturieren des leitfähigen Materials 130, um die Kontakte 150 zu definieren, sind ebenfalls akzeptabel.
  • 4 zeigt eine Querschnittsansicht, die das zum Definieren der Kontakte 160 optional geöffnete leitende Material 130 zeigt. Bei einer Ausführungsform sind Interconnect-Kontakte 150 strukturiert, die von der metalli schen Schicht 102 vorstehen, und Kontakte 160 sind entlang der metallischen Schicht 102 in Kommunikation mit Source-Elektroden 108 und Gate-Elektroden 109 strukturiert. Jeder Chip 100 enthält einen Rahmenverbindungskontakt 150, Zwischenverbindungskontakte 160 und eine Begrenzung aus Formmaterial 110. Bei einer Ausführungsform ist jeder Chip 100 durch leitfähiges Material 130 von einem benachbarten Chip 100 getrennt.
  • 5A zeigt eine Querschnittsansicht von vom Wafer 90 vereinzelten Gehäusen 140. Jedes Gehäuse 140 enthält mindestens einen Chip 100 und bei einigen Ausführungsformen mindestens zwei Chips 100. Bei einer Ausführungsform werden die Gehäuse 140 durch Sägen oder Schneiden durch das leitfähige Material 130 (4) zwischen Chips 100 und metallischer Schicht 102 vereinzelt, um auf dem Wafer-Level hergestellte diskrete Halbleitergehäuse 140 zu definieren.
  • 5B zeigt eine Draufsicht auf eines der in 5A gezeigten vereinzelten Halbleitergehäuse 140. Die Kontakte 150 sind durch Formmaterial 110 vom Chip 100 getrennt (in dieser Ansicht nicht sichtbar, doch unter dem Kontakt 130). Bei einer Ausführungsform ist das Gehäuse 140 symmetrisch und enthält Kontakte 150 auf allen vier Seiten, durch Formmaterial 110 vom Chip 100 getrennt (5A).
  • 5C ist eine Seitenansicht eines der auf dem Wafer-Level hergestellten Halbleitergehäuse 140 nach der Vereinzelung vom Wafer 90. Das auf dem Wafer-Level hergestellte Halbleitergehäuse 140 ist für eine Verbindung zu einer gedruckten Leiterplatte oder einer anderen Elektronikeinrichtung ausgelegt. Das leitfähige Material 130 ist für eine Rahmenzwischenverbindung oder Rahmenverbindung zu Platinen oder dergleichen geeignet und definiert einen Drain relativ zu Source- und Gate-Elektroden 108, 109. Interconnects 150 verlaufen von einer koplanaren Ebene mit dem leitfähigen Material 130/Drain 130 zu Elektroden 108, 109.
  • Bei einer Ausführungsform definiert das leitfähige Material 130 eine die Elektrode 107 bedeckende erste Metallschicht, und Kontakte 150, 160 definieren in Kombination erste bzw. zweite Interconnects 170, 171. Bei einer Ausführungsform enthält der erste Interconnect 170 ein erstes Metallschichtsegment 172 in Kontakt mit der Elektrode 108 und ein Interconnect-Element 174, das integral mit dem ersten Metallschichtsegment 172 ausgebildet ist und sich zur ersten Oberfläche 104 erstreckt. Das Interconnect-Element 174 ist durch Formmaterial 110 vom Chip 100 beabstandet und definiert eine Seitenfläche des Halbleiterbauelements 140. Bei einer Ausführungsform enthält der zweite Interconnect 171 ein zweites Metallschichtsegment 176 in Kontakt mit der Elektrode 109 und ein Interconnect-Element 178, das integral mit dem zweiten Metallschichtsegment 176 ausgebildet ist und sich zur ersten Oberfläche 104 erstreckt. Das Interconnect-Element 178 ist durch Formmaterial 110 vom Chip 100 beabstandet und definiert eine Seitenfläche des Halbleiterbauelements 140. Bei einer Ausführungsform sind ein Ende 177 des Interconnect-Elements 174 und ein Ende 179 des Interconnects 178 von Kontakten 150 koplanar mit dem leitfähigen Material 130.
  • 6A zeigt eine Querschnittsansicht von Gehäusen 140a einschließlich strukturierter Kontakte 150 und optionalem Kapselungsmaterial 180, das eine Rückseite von Chips 100 zwischen Kontakten 160 bedeckt. Die Chips 100 sind wie oben beschrieben. Bei einer Ausführungsform sind die Rückseiten der Chips 100 in einem Formmaterial 180 gekapselt, um eine Rückseite des Chips 100 schützend zu umhüllen. Bei einer Ausführungsform ist das Kapselungsmaterial 180 ein Wärmeisolator, so dass die Chips 100 unidirektional kühlen (d. h., das Kapselungsmaterial 180 ist kein Kühlkörper).
  • 6B zeigt eine Querschnittsansicht von vereinzelten Halbleitergehäusen 140a einschließlich Rückseitenkapselungsmaterial 180. Bei einer Ausführungsform liefern die Metallkontakte 150 eine Sägestraße herunter für eine Säge zum Vereinzeln individueller Halbleitergehäuse 140a von dem Wafer-Level. Exponierte Abschnitte der Kontakte 150 definieren Seiten des Halbleitergehäuses 140a, und es versteht sich, dass diese Metalloberflächen Beschichtungen enthalten können, um eine unerwünschte Oxidation des Metalls zu hemmen oder um elektrische Eigenschaften zu verbessern.
  • 7A zeigt eine Querschnittsansicht der Chips 100 und des die Chips 100 bedeckenden Formmaterials 110, wie durch einen expandierten Wafer gemäß einer Ausführungsform bereitgestellt. Bei einer Ausführungsform werden die Chips 100 gesägt und auf expandierte Weise auf einem Wafer abgeschieden, wobei ein dielektrisches Formmaterial 110 zwischen den gesägten und expandierten Chips 100 abgeschieden ist. 7A liefert einen Startpunkt für die Wafer-Level-Verarbeitung nach dem Trennen der Chips 100 und des Formmaterials 110 von einem Träger 102 zum Exponieren einer aktiven Oberfläche 106 der Chips 100 vor dem Verbinden der aktiven Oberflächen 106 der Chips 100 mit einer unten beschriebenen Umverteilungsschicht.
  • 7B zeigt eine Querschnittsansicht der Chips 100 und des Formmaterials 110, die an eine Schicht 190 gemäß einer Ausführungsform gekoppelt sind. Die Schicht 190 enthält durch Kontakte 192 gebildete leitende Bereiche und mit den Kontakten 192 in Kontakt stehende Lötkugeln 194. Die Kontakte 192 sind an aktive Oberflächen jedes Chips 100 gekoppelt. Bei einer Ausführungsform enthält die Schicht 190 eine für das Aufbringen auf einen oder mehrere Chips eines rekonfigurierten Wafers konfigurierte Umverteilungsschicht, wo die Umverteilungsschicht eine zweite Schichtzwischenverbindung zu anderen Elektronikeinrichtungen liefert. Die Chips 100 sind konfiguriert, durch Kontakte 192 elektrisch mit anderen Einrichtungen zu kommunizieren, an denen Lötkugeln 194 angebracht sind. Bei einer Ausführungsform sind die Lötkugeln 194 der Schicht 190 an gedruckten Leiterplatten oder anderen Einrichtungen angebracht, um eine elektrische Kommunikation zwischen den Chips 100 und der gedruckten Leiterplatte zu ermöglichen.
  • 8A–8E zeigen Querschnittsansichten der Fabrikation von Wafer-Level-Gehäusen für dünne bestromte Einrichtungen gemäß einer weiteren Ausführungsform.
  • 8A zeigt eine Querschnittsansicht von Chips 200, die auf einer metallischen Schicht 202 angeordnet sind, und mit Formmaterial 210, das die Chips 200 und die metallische Schicht 202 bedeckt. Die Chips 200 sind ähnlich den Chips 100 (2A), aber als dünne Leistungschips konfiguriert, die metallische Schicht 202 ist ähnlich der metallischen Schicht 102 (2A), und das Formmaterial 210 ist ähnlich dem oben beschriebenen Formmaterial 110 (2B).
  • 8B zeigt eine Querschnittsansicht eines Abschnitts des Formmaterials 210 und der Chips 200, die planarisiert sind, um an der metallischen Schicht 202 angebrachte dünne Chips 200a bereitzustellen. Die Chips 200 werden mit einem geeigneten Schleifprozess wie in der Technik bekannt planarisiert, wie etwa Schleifen. Planarisierte Chips 200a sind durch Formmaterial 210 getrennt und enthalten eine an die metallische Schicht 202 gekoppelte Oberfläche 204. Bei einer Ausführungsform werden die Chips 200a planarisiert und enthalten einen Abschnitt des Formmaterials 210 entlang einer oberen Oberfläche (wie orientiert) des Wafers. Bei einer Ausführungsform ist die Oberfläche 204 der Chips 200a eine aktive Oberfläche, die so orientiert ist, dass sie zur metallischen Schicht 202 gewandt ist.
  • Bei einer Ausführungsform sind die Chips 200a dünne Chips, die zur Verwendung in Leistungseinrichtungen konfiguriert sind, und enthalten eine Dicke zwischen den Hauptoberflächen von kleiner als 60 Mikrometern. Bei einer Ausführungsform besitzen die Chips 200a eine Dicke von etwa zwischen 5–60 Mikrometern. Es sind auch andere Dicken für die Chips 200a akzeptabel.
  • Bei einer Ausführungsform werden die planarisierten Chips 200a auf einem Wafer bereitgestellt, und der Wafer kann wegen der dünnen planarisierten Dicke der Chips 200a einen hohen Grad an Biegevermögen besitzen. Dazu liefern bei einer Ausführungsform die metallische Schicht 204 und das Formmaterial 210 zusammen einen Träger zum Unterstützen des Wafers/der Chips 200 während der Verarbeitung und Fabrikation.
  • 8C zeigt eine Querschnittsansicht, die einen Abschnitt des Formmaterials 210 darstellt, der selektiv von zwischen den Chips 200a entfernt ist, um einen Abschnitt der metallischen Schicht 202 zu exponieren, und mit leitfähigem Material 230, das zwischen verbleibenden Abschnitten des Formmaterials 210 abgeschieden ist und mit der metallischen Schicht 202 in Kontakt steht. Beispielsweise wird der zentrale Abschnitt des Formmaterials 210 auf beiden Seiten von leitfähigem Material 230 flankiert, und das verbleibende Formmaterial 210 ist zwischen dem leitfähigen Material 230 und den Chips 200a angeordnet. Bei einer Ausführungsform sind diese abwechselnden Säulen aus Formmaterial 210 und leitfähigem Material 230 zwischen benachbarten Chips 200a derart angeordnet, dass eine Lage aus Formmaterial 210/leitfähigem Material 230/Formmaterial 210/leitfähigem Material 230/Formmaterial 210 zwischen den Chips 200a abgeschieden ist. Danach wird mindestens eines des Formmaterials 210 und des leitfähigen Materials 230 gemustert/strukturiert, um Merkmale/Kontakte eines Halbleitergehäuses zu definieren.
  • 8D zeigt eine Querschnittsansicht des leitfähigen Materials 230 zwischen Chips 200a, das selektiv strukturiert ist, um Kontakte zu definieren. Bei einer Ausführungsform ist die metallische Schicht 202 an Orten 222 unter jedem Chip 200a geöffnet worden. Die metallische Schicht 202 und das leitfähige Material 230 definieren zusammen Interconnects, die von unteren Elektroden auf den Chips 200a verlaufen und nach oben zu auf Chips 200a ausgebildeten oberen Elektroden vorstehen. Beispielsweise definiert bei einer Ausführungsform die metallische Schicht 202 ein horizontales Metallschichtsegment in Kontakt mit einer unteren Hauptoberfläche des Chips 200a und das leitfähige Material 230 ein Interconnect-Element, das von dem horizontalen Metallschichtsegment zu einer gegenüberliegenden Hauptoberfläche des Chips 200a verläuft.
  • 8E zeigt eine Querschnittsansicht von Wafer-Level-Halbleitergehäusen 240, entlang Sägelinien 225 vereinzelt, die das Formmaterial 210 durchschneiden. Bei einer Ausführungsform enthält das zentrale Formmaterial 210 Kunststoff oder ein Polymerdielektrikum, und die Gehäuse 240 werden vereinzelt, indem durch das relativ weiche Formmaterial 210 geschnitten wird, um die Gehäuse 240 zu trennen. Leitfähiges Material 230 und Abschnitte der metallischen Schicht 202 liefern Kontakte für jedes Gehäuse 240, wie oben beschrieben. Nach dem Vereinzeln ist das leitfähige Material 230 durch das Formmaterial 210 vom Chip 200a getrennt und definiert eine Seitenfläche des vereinzelten Gehäuses 240.
  • Es werden Wafer-Level-Halbleitergehäuse bereitgestellt, die vollständig auf dem Wafer-Level ausgebildet werden und danach vereinzelt werden, um diskrete Halbleitergehäuse bereitzustellen. Bei einer Ausführungsform werden die Halbleitergehäuse vereinzelt durch Durchsägen von leitfähigem Material, das zwischen Chips innerhalb jedes Gehäuses abgeschieden ist. Bei einer anderen Ausführungsform werden die Halbleitergehäuse vereinzelt, indem ein innerhalb jedes Gehäuses abgeschiedenes weiches Polymerdielektrikum durchgesägt wird.
  • Ausführungsformen liefern Wafer-Level-Gehäuse für bestromte Einrichtungen einschließlich dünner Wafer-Level-Gehäuse für bestromte Einrichtungen. Bei einigen Ausführungsformen werden die Wafer-Level-Gehäuse anschließend an eine Umverteilungsschicht gekoppelt, die sich zur Anbringung an gedruckten Leiterplatten und anderen Elektronikeinrichtungen eignet.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Modifikationen oder Variationen der spezifischen Ausführungsformen eines vorgeformten Wafer-Level-Gehäuses wie hierin erörtert abdecken.

Claims (25)

  1. Verfahren zum Herstellen von Halbleiterbauelementen (140), umfassend: Bereitstellen von mindestens zwei Chips (100) auf einer metallischen Schicht (102); Abscheiden von Formmaterial (110) auf der metallischen Schicht (102) und zwischen den Chips (100); selektives Entfernen eines Abschnitts (120) des Formmaterials (110) von der metallischen Schicht (102), um einen Abschnitt (120) der metallischen Schicht (102) selektiv zu exponieren; Bedecken des selektiv exponierten Abschnitts (120) der metallischen Schicht (102) mit einem leitfähigen Material (130); und Vereinzeln der mindestens zwei Chips (100).
  2. Verfahren nach Anspruch 1, wobei das Bereitstellen von mindestens zwei Chips (100) auf einer metallischen Schicht (102) das Bereitstellen mehrerer Chips (100) umfasst, wobei jeder Chip (100) eine aktive Oberfläche (106) in Kontakt mit der metallischen Schicht (102) enthält.
  3. Verfahren nach einem der Ansprüche 1 oder 2, wobei das Abscheiden von Formmaterial (110) das Spritzpressen oder Formpressen eines polymeren dielektrischen Materials über den mindestens zwei Chips (100) und der metallischen Schicht (102) umfasst.
  4. Verfahren nach einem der Ansprüche 1 oder 2, wobei das Abscheiden von Formmaterial (110) das Flüssigkeits formen, das Aufschleudern oder das Gießen eines polymeren dielektrischen Materials über den mindestens zwei Chips (100) und der metallischen Schicht (102) umfasst.
  5. Verfahren nach einem der vorangegangenen Ansprüche, wobei das selektive Entfernen eines Abschnitts (120) des Formmaterials (110) von der metallischen Schicht (102) das Ätzen, Bohren, Sägen oder elektromagnetische Bestrahlen eines Abschnitts (120) des Formmaterials (110) von der metallischen Schicht (102) weg umfasst.
  6. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Bedecken des selektiv exponierten Abschnitts (120) der metallischen Schicht (102) mit einem leitfähigen Material (130) das Bedecken des selektiv exponierten Abschnitts (120) der metallischen Schicht (102) und der mindestens zwei Chips (100) mit einem leitfähigen Material (130) umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Bedecken des selektiv exponierten Abschnitts (120) der metallischen Schicht (102) mit einem leitfähigen Material (130) das chemische Abscheiden von leitfähigem Material (130), das Dampfabscheiden von leitfähigem Material (130) oder das Aufsputtern von leitfähigem Material (130) auf den selektiv exponierten Abschnitt (120) der metallischen Schicht (102) umfasst.
  8. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin umfassend: Strukturieren des leitfähigen Materials (130) durch selektives Ätzen des leitfähigen Materials (130).
  9. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin umfassend: schützendes Bedecken von Rückseiten (106) jedes Chips (100) mit einem elektrisch nicht leitenden Material (180).
  10. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin umfassend: Strukturieren der metallischen Schicht (102) durch selektives Ätzen der metallischen Schicht (102).
  11. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin umfassend: Entfernen des Formmaterials (110) von der metallischen Schicht (102).
  12. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin umfassend: Aufbringen einer leitfähigen Schicht (190) über dem Chip (100) und dem Formmaterial (110).
  13. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Vereinzeln der mindestens zwei Chips (100) das Sägen des Formmaterials (110), das Schneiden des Formmaterials (110), das Ätzen des Formmaterials (110) oder das Bestrahlen des Formmaterials (110) mit elektromagnetischer Strahlung umfasst.
  14. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Vereinzeln der mindestens zwei Chips (100) das Sägen des leitfähigen Materials (130), das Schneiden des leitfähigen Materials (130), das Ätzen des leitfähigen Materials (130) oder das Bestrahlen des leitfähigen Materials (130) mit elektromagnetischer Strahlung umfasst.
  15. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Vereinzeln der mindestens zwei Chips (100) das Sägen der metallischen Schicht (102), das Schneiden der metallischen Schicht (102), das Ätzen der metallischen Schicht (102) oder das Bestrahlen der metallischen Schicht (102) mit elektromagnetischer Strahlung umfasst.
  16. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Bereitstellen von mindestens zwei Chips (100) auf einer metallischen Schicht (102) das Bereitstellen eines rekonfigurierten Wafers (90) einschließlich mehrerer auf einer metallisierten Keimschicht angeordneter Chips (100) umfasst.
  17. Halbleiterbauelement (140), umfassend: einen Chip (100), der eine erste Elektrode (107) auf einer ersten Oberfläche (104) und zweite (108) und dritte (109) Elektroden auf einer gegenüberliegenden zweiten Oberfläche (106) umfasst; eine erste Metallschicht (130), die die erste Elektrode (107) bedeckt; eine zweite Metallschicht (160), die ein die zweite Elektrode (108) bedeckendes erstes Metallschichtsegment (172) und ein die dritte Elektrode (109) bedeckendes zweites Metallschichtsegment (176) umfasst; ein erstes Interconnect-Element (174) integral mit dem ersten Metallschichtsegment (172), wobei das erste Interconnect-Element (174) von dem ersten Metallschichtsegment (172) zur ersten Oberfläche (104) verläuft; und ein zweites Interconnect-Element (178) integral mit dem zweiten Metallschichtsegment (176), wobei das zweite Interconnect-Element (178) von dem zweiten Metallschichtsegment (176) zur ersten Oberfläche (104) verläuft.
  18. Halbleiterbauelement (140) nach Anspruch 17, weiterhin umfassend: zwischen dem ersten Interconnect-Element (174) und dem Chip (100) angeordnetes Formmaterial (110).
  19. Halbleiterbauelement (140) nach einem der Ansprüche 17 und 18, weiterhin umfassend: zwischen dem zweiten Interconnect-Element (178) und dem Chip angeordnetes Formmaterial (110).
  20. Halbleiterbauelement (140) nach einem der Ansprüche 17 bis 19, wobei mindestens eines des ersten (174) und zweiten (178) Interconnect-Elements ein Ende (177, 179) definiert, das koplanar mit der ersten Metallschicht (130) ist.
  21. Halbleiterbauelement (140) nach einem der Ansprüche 17 bis 20, wobei mindestens eines des ersten (174) und zweiten (178) Interconnect-Elements eine Seitenfläche des Halbleiterbauelements (140) definiert.
  22. Halbleiterbauelement (140) nach einem der Ansprüche 17 bis 21, weiterhin umfassend: ein die zweite Metallschicht (160) bedeckendes Formmaterial (110).
  23. Halbleiterbauelement (140), umfassend: einen Chip (100), der eine erste Elektrode (107) auf einer ersten Oberfläche (104) und zweite (108) und dritte (109) Elektroden auf einer gegenüberliegenden zweiten Oberfläche (106) umfasst; eine erste Metallschicht (130), die die erste Elektrode (107) bedeckt; ein die zweite Elektrode (108) bedeckendes erstes Metallsegment (172) und ein die dritte Elektrode (109) bedeckendes zweites Metallsegment (176), wobei das erste Metallsegment (172) von dem zweiten Metallsegment (176) getrennt ist; Mittel (174) zum elektrischen Erweitern des ersten Metallsegments (172) von der zweiten Oberfläche (106) zu der ersten Oberfläche (104); und Mittel (178) zum elektrischen Erweitern des zweiten Metallsegments (176) von der zweiten Oberfläche (106) zu der ersten Oberfläche (104).
  24. Halbleiterbauelement (140) nach Anspruch 23, wobei das Mittel (174) zum elektrischen Erweitern des ersten Metallsegments (172) von der zweiten Oberfläche (106) zu der ersten Oberfläche (104) ein erstes Interconnect-Element (174) umfasst, das zwischen der ersten (104) und zweiten (106) Oberfläche verläuft, wobei das erste Interconnect-Element (174) durch Formmaterial (110) von dem Chip (100) beabstandet ist.
  25. Halbleiterbauelement (140) nach Anspruch 24, wobei das Mittel (178) zum elektrischen Erweitern des zweiten Metallsegments (176) von der zweiten Oberfläche (106) zu der ersten Oberfläche (104) ein zweites Interconnect-Element (178) umfasst, das zwischen der ersten (104) und zweiten (106) Oberfläche verläuft, wobei das zweite Interconnect-Element (178) von dem ersten Interconnect-Element (176) getrennt und durch Formmaterial (110) von dem Chip (100) beabstandet ist.
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