DE102010000518B4 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

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Abstract

Verfahren (20) zur Herstellung einer Halbleiteranordnung, mit den folgenden Schritten: • Anbririgen (22) einer Rückseite eines ersten Halbleitersubstrats an einem Trägersubstrat; • Dünnen (24) des ersten Halbleitersubstrats von einer Vorderseite, welche der Rückseite gegenüber liegt, nach dem Anbringen der Rückseite an das Trägersubstrat, so dass eine gedünnte Halbleiterschicht gebildet wird; • Integrieren (26) eines Funktionschips mit der gedünnten Halbleiterschicht; und • Bilden (28) mindestens einer Durchgangsverbindung durch die gedünnte Halbleiterschicht, wobei die mindestens eine Durchgangsverbindung elektrisch mit dem Trägersubstrat verbunden wird.

Description

  • Die Marktnachfrage nach kleineren und funktionsfähigeren elektronischen Anordnungen hat die Entwicklung von Halbleiterkomponenten, darunter Halbleiterkapselungen und gesamte auf einem Halbleiterchip angeordnete Systeme, angetrieben. Der in den elektronischen Anordnungen verfügbare Platz ist insbesondere mit kleiner werdenden elektronischen Anordnungen begrenzt.
  • Bestimmte elektronische Anordnungen, wie Mobiltelefone, verwenden vielfältige entwurfsspezifische Halbleiterchips, und es ist wünschenswert, die Größe dieser Halbleiterchips zu minimieren. Zu anderen elektronischen Anordnungen gehören Leistungstransistoren und Leistungsdioden, die in der Automobil-Industrie verwendet werden und anspruchsvollen Temperatur- und Vibrationsumgebungen ausgesetzt sind. Es ist wünschenswert, Leistungshalbleiteranordnungen mit dünnen Chips, die verbesserte Wärmeableitung aufweisen, bereitzustellen.
  • Dünne Halbleiterchips sind in vielfältigen Anwendungen nützlich; die Schwierigkeit bei der Handhabung solcher dünnen Anordnungen bleibt jedoch ein ungelöstes Problem.
  • Aus diesen und anderen Gründen wird die vorliegende Erfindung benötigt. Derartige Verfahren zur Handhabung dünner Halbleiterchips sind beispielsweise aus der WO 01/06546 A2 bekannt. Die Verfahren der Ansprüche 1, 16, 20 und 22 lösen diese Aufgabe.
  • Ein Aspekt stellt ein Verfahren zur Herstellung einer Halbleiteranordnung bereit. Das Verfahren weist auf das Anbringen eines ersten Halbleitersubstrats an einem Trägersubstrat und das Dünnen des ersten Halbleitersubstrats, so dass eine gedünnte Halbleiterschicht gebildet wird. Das Verfahren weist zusätzlich das Integrieren eines Funktionselements mit der gedünnten Halbleiterschicht und das Bilden mindestens einer Durchgangsverbindung durch die gedünnte Halbleiterschicht auf.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie mit Bezug auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 ist ein Flussdiagramm eines Prozesses zum Herstellen einer Halbleiteranordnung gemäß einer Ausführungsform.
  • 2A bis 2C sind schematische Querschnittsansichten des in 1 dargestellten Prozesses gemäß einer Ausführungsform.
  • 3A ist eine schematische Querschnittsansicht eines Halbleitersubstrats mit einer elektrisch leitfähigen Rückseite.
  • 3B ist eine schematische Querschnittsansicht eines an dem in 3A dargestellten Halbleitersubstrat angebrachten Trägersubstrats.
  • 3C ist eine schematische Querschnittsansicht des in 3A dargestellten Halbleitersubstrats, das gedünnt wird, um eine durch das Trägersubstrat getragene gedünnte Halbleiterschicht gemäß einer Ausführungsform bereitzustellen.
  • 3D ist eine schematische Querschnittsansicht der in 3C dargestellten gedünnten Halbleiterschicht mit mit der gedünnten Halbleiterschicht integrierten Funktionselementen gemäß einer Ausführungsform.
  • 3E ist eine schematische Querschnittsansicht der in 3D dargestellten gedünnten Halbleiterschicht mit durch die gedünnte Halbleiterschicht hindurch gebildeten Durchgangsverbindungen gemäß einer Ausführungsform.
  • 3F ist eine schematische Querschnittsansicht der in 3E dargestellten Komponenten, die vereinzelt werden, um mehrere Halbleiterchips bereitzustellen.
  • 4 ist eine schematische Querschnittsansicht eines gemäß dem in 1 dargestellten Prozess hergestellten Leistungshalbleitertransistorchips gemäß einer Ausführungsform.
  • 5 ist eine schematische Querschnittsansicht eines gemäß dem in 1 dargestellten Prozess hergestellten Halbleiterchips mit externen Lotkugelelementen gemäß einer Ausführungsform.
  • 6 ist eine schematische Querschnittsansicht eines gemäß dem in 1 dargestellten Prozess hergestellten Halbleiterchips mit einer mit einem gedünnten Halbleitersubstrat verbundenen elektrischen Umverdrahtungsschicht gemäß einer Ausführungsform.
  • 7 ist eine schematische Querschnittsansicht eines gemäß dem in 1 dargestellten Prozess hergestellten Halbleiterchips mit mehreren Eingängen/Ausgängen gemäß einer Ausführungsform.
  • 8 ist eine schematische Querschnittsansicht einer Ausführungsform einer gemäß dem in 1 dargestellten Prozess hergestellten Leuchtdiode.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, dass die Ausdrücke ”enthalten”, ”haben”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”aufweisen” einschließend sein. Die Ausdrücke ”gekoppelt” und ”verbunden” können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt miteinander stehen oder sie nicht in direktem Kontakt miteinander stehen. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Die folgende ausführliche Beschreibung ist deshalb nicht im einschränkenden Sinne aufzufassen und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
  • Die Ausführungsformen eines Verfahrens zur Herstellung einer Halbleiteranordnung können verschiedene Arten von Halbleiterchips oder Halbleitersubstraten verwenden, darunter integrierte Logikschaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, MEMS (mikroelektromechanische Systeme), integrierte Leistungsschaltungen, Chips mit integrierten passiven Bauelementen, diskreten passiven Bauelementen, und so weiter. Im Allgemeinen kann der in der vorliegenden Anmeldung verwendete Ausdruck „Halbleiterchip” verschiedene Bedeutungen aufweisen, darunter ein Halbleiter-Die oder Halbleitersubstrat mit einer elektrischen Schaltung.
  • Bei mehreren Ausführungsformen werden Schichten aufeinander aufgebracht oder Materialien auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass alle solchen Ausdrücke wie „aufgebracht” oder „abgeschieden” praktisch alle Arten von Techniken zum Aufbringen von Schichten aufeinander abdecken sollen. Bei einer Ausführungsform sollen sie Techniken abdecken, bei denen Schichten auf einmal als Ganzes aufgebracht werden, wie zum Beispiel Laminierungstechniken, sowie Techniken, bei denen Schichten auf sequentielle Weise abgeschieden werden, wie zum Beispiel Sputtern, Plattieren, Gießen, chemische Aufdampfung (CVD) und so weiter. Ein Beispiel für eine aufzubringende Schicht ist die Umverdrahtungsschicht (RDL). Die Umverdrahtungsschicht kann in Form einer mehrere Teil-Schichten aufweisende Schicht, insbesondere einer mehrere Teil-Schichten aufweisende Schicht, die eine sich wiederholende Schichtsequenz von Teil-Schichten aufweist, vorliegen.
  • Die Halbleiterchips können Kontaktelemente oder Kontaktstellen auf einer oder mehreren ihrer äußeren Oberflächen aufweisen, wobei die Kontaktelemente zur elektrischen Kontaktierung der Halbleiterchips dienen. Die Kontaktelemente können aus einem beliebigen elektrisch leitenden Material hergestellt werden, z. B. aus einem Metall wie Aluminium, Gold oder Kupfer, oder einer Metalllegierung, zum Beispiel einer Lotlegierung, oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial.
  • Bei bestimmten Ausführungsformen werden die Halbleiterchips' mit einem Einkapselungsmaterial überdeckt. Das Einkapselungsmaterial weist auf jedes elektrisch isolierende Material, wie zum Beispiel eine beliebige Art von Gussmaterial, eine beliebige Art von Epoxidmaterial oder eine beliebige Art von Harzmaterial, mit oder ohne einer beliebigen Art von Füllmaterialien. In Spezialfällen könnte es vorteilhaft sein, ein leitfähiges Einkapselungsmaterial zu verwenden. Bei dem Prozess des Überdeckens der Halbleiterchips oder -Dies mit Einkapselungsmaterial wird ein Fan-out von eingebetteten Dies hergestellt. Das Fan-out eingebetteter Dies wird in einem Array mit der Form eines Wafers angeordnet und wird als ein „rekonfigurierter Wafer” bezeichnet. Es versteht sich jedoch, dass das Fan-out eingebetteter Dies nicht auf die Form und Gestalt eines Wafers beschränkt ist, sondern eine beliebige Größe und Gestalt und ein beliebiges darin eingebettetes Array von Halbleiterchips aufweisen kann.
  • In den Ansprüchen und in der folgenden Beschreibung werden verschiedene Ausführungsformen eines Verfahrens zur Herstellung einer Halbleiteranordnung, als eine konkrete Sequenz von Prozessen oder Maßnahmen, insbesondere in den Flussdiagrammen, beschrieben. Es ist anzumerken, dass die Ausführungsformen nicht auf die konkrete beschriebene Sequenz beschränkt werden sollen. Bestimmte oder alle verschiedenen Prozesse oder Maßnahmen können auch gleichzeitig oder in einer beliebigen anderen nützlichen und geeigneten Sequenz durchgeführt werden.
  • Ausführungsformen stellen ein Verfahren zur Herstellung eines Halbleiterchips bereit, der eine ultradünne Halbleiterschicht umfasst, die leicht zu handhaben ist, und der direkt so hergestellt wird, dass er einen funktionalen Kühlkörper aufweist. Ein Trägersubstrat wird verwendet, um einen Halt für die ultradünne Halbleiterschicht bereitzustellen, um effiziente Herstellung und Verarbeitung kommerziell erhältlicher ultradünner Halbleiterchips zu ermöglichen. Die ultradünne Halbleiterschicht ermöglicht die Bildung von Durchgangsverbindungen auf direkte und einfache Weise, da das Ultradünne leicht ein Bohren oder Ätzen zur Bildung der Durchgangsverbindung ermöglicht.
  • Ausführungsformen stellen eine gedünnte Halbleiterschicht mit einer sehr dünnen Z-Richtung bereit, die für hohe Wärmeableitung und ausgezeichneten vertikalen Stromfluss ausgelegt ist. Bei einer Ausführungsform ist das Trägersubstrat als ein Kühlkörper ausgelegt, der dafür ausgelegt ist, wärme von einem in die gedünnte Halbleiterschicht integrierten Funktionschip wegzuleiten. Ausführungsformen stellen eine einfache Realisierung von plattierten Durchgangslöchern in der Halbleiterschicht bereit, da die dünne Dicke in der Z-Richtung leicht durchverbunden werden kann.
  • 1 ist ein Flussdiagramm eines Prozesses 20 zur Herstellung einer Halbleiteranordnung gemäß einer Ausführungsform. Der Prozess 20 weist auf das Anbringen eines Halbleitersubstrats an einem Trägersubstrat bei 22. Bei 24 wird das Halbleitersubstrat gedünnt, um eine dünne Halbleiterschicht zu bilden. Bei 26 wird ein Funktionselement mit der gedünnten Halbleiterschicht integriert. Bei 28 wird mindestens eine Durchgangsverbindung durch die gedünnte Halbleiterschicht gebildet. Bei einer Ausführungsform wird die dünne Halbleiterschicht als eine ultradünne Schicht bereitgestellt.
  • In der vorliegenden Beschreibung bedeutet ultradünn eine Schicht mit einer Dicke von weniger als siebzig Mikrometern, bevorzugt weniger als fünfzig Mikrometern und besonders bevorzugt weniger als etwa fünfundzwanzig Mikrometern. Bei einer Ausführungsform wird eine ultradünne Halbleiterschicht bereitgestellt, die eine Dicke zwischen etwa 5–50 Mikrometer aufweist.
  • Ausführungsformen und Realisierungen der Bereitstellung eines kommerziell erhältlichen Halbleiterchips, der eine ultradünne Halbleiterschicht aufweist, werden mit Bezug auf die folgenden Zeichnungen besser verständlich.
  • 2A bis 2C sind schematische Querschnittsansichten einer gemäß dem in 1 dargestellten Prozess 20 hergestellten Halbleiteranordnung.
  • 2A ist eine schematische Querschnittsansicht eines an einem Trägersubstrat 32 angebrachten Halbleitersubstrats 30 über eine Grenzfläche 34. Bei einer Ausführungsform wird das Halbleitersubstrat 30 als ein Halbleiterwafer mit einer Waferdicke von zwischen 250–750 Mikrometern bereitgestellt.
  • Zum Beispiel wird das Halbleitersubstrat 30 bei einer Ausführungsform als ein Wafer von Chips mit einem Durchmesser von 300 mm bereitgestellt und wird an einem geeignet bemessenen Trägersubstrat 32 angebracht.
  • Bei einer Ausführungsform wird das Trägersubstrat 32 als ein Halbleitersubstrat mit einer Dicke von zwischen etwa 250–750 Mikrometern bereitgestellt und dafür ausgelegt, in nachfolgenden Verarbeitungsschritten das Halbleitersubstrat 30 zu tragen. Bei einer Ausführungsform wird das Trägersubstrat 32 als eine Metallschicht mit einer Dicke von zwischen etwa 250–750 Mikrometern bereitgestellt und dafür ausgelegt, Wärmeleitfähigkeit und/oder einen Kühlkörper für das Halbleitersubstrat 30 bereitzustellen. Bei einer Ausführungsform ist das Trägersubstrat 32 als eine Kupferschicht vorgesehen, so dass die nachfolgende Verarbeitung das Halbleitersubstrat 30 zu einem ultradünnen Halbleiterleistungschip verarbeitet, der einen Kupferkühlkörper aufweist. Bei einer Ausführungsform ist das Trägersubstrat 32 ein Keramiksubstrat oder ein Glassubstrat oder ein anderes geeignetes Trägersubstrat, das dafür ausgelegt ist, eine Handhabung des Halbleitersubstrats 30 durch Dünnungsprozesse zu ermöglichen.
  • Bei einer Ausführungsform weist die Grenzfläche 34 ein Bondmaterial auf, das dafür eingerichtet ist, das Halbleitersubstrat 30 an dem Trägersubstrat 32 anzubringen. Zu geeigneten Bondmaterialien gehören Kleber, Pasten, leitfähige Kleber/Pasten, Lot, metallisierte Rückseiten, die erhitzt werden, um eine Bondung zu bilden, oder andere Materialien, die eine Anbringungsgrenzfläche für die Substrate 30, 32 erzeugen. Bei einer Ausführungsform wird die Grenzfläche 34 als eine elektrisch leitfähige metallisierte Rückseite bereitgestellt, die für eine Lötanbringung der Halbleiterschicht 30 an dem Trägersubstrat 32 ausgelegt ist.
  • Bei einer Ausführungsform ist die Grenzfläche 34 eine Bondschicht 34, die elektrisch leitend ist und in einem geeigneten Abscheidungsprozess abgeschieden wird, wie zum Beispiel Verdampfungsabscheidung, Druckabscheidung, Sputtern, Laminieren oder andere geeignete Prozesse zur Ermöglichung einer Bondung zwischen dem Trägersubstrat 32 und dem Halbleitersubstrat 30. Zu geeigneten Grenzflächenmaterialien gehören Gold, Zinn, Silber, Kupfer, Legierungen von Gold und Zinn, Legierungen von Zinn und Silber, Legierungen von Zinn und Blei, Legierungen von Kupfer und Zinn und andere geeignete Metalle oder Metalllegierungen.
  • 2B ist eine schematische Querschnittsansicht des Halbleitersubstrats 30, das gedünnt wird, um eine gedünnte Halbleiterschicht 36 (TSL 36) bereitzustellen. Bei einer Ausführungsform wird das Halbleitersubstrat 30 in einem Planarisierungsprozess dergestalt gedünnt, dass die TSL 36 eine Dicke T von weniger als etwa siebzig Mikrometern, bevorzugt weniger als etwa fünfzig Mikrometern und besonders bevorzugt weniger als etwa fünfundzwanzig Mikrometern aufweist. Bei einer Ausführungsform liegt die Dicke T von TSL 36 zwischen etwa 5–50 Mikrometern, so dass die TSL 36 eine ultradünne Schicht ist.
  • Bei einer Ausführungsform wird der größte Teil des Halbleitersubstrats 30 durch einen geeigneten Dünnungsprozess entfernt, um einen verbleibenden Teil der TSL 36 zurückzulassen. Bei einer Ausführungsform werden zwischen etwa 50–80% des Halbleitersubstrats 30 durch einen geeigneten Dünnungsprozess entfernt, um den dargestellten verbleibenden Teil der TSL 36 zurückzulassen.
  • 2C ist eine schematische Querschnittsansicht einer durch die TSL 36 gebildeten Durchgangsverbindung 38. Bei einer Ausführungsform wird die Durchgangsverbindung 38 als ein Kontaktloch durch Silizium bereitgestellt, das sich durch die Dicke T der TSL 36 erstreckt. Bei einer Ausführungsform ist die Durchgangsverbindung 38 elektrisch an die elektrisch leitende Schicht 34 angeschlossen. Bei einer Ausführungsform kommuniziert die Durchgangsverbindung 38 elektrisch mit dem Trägersubstrat 32, so dass das Trägersubstrat 32 als eine elektrische Kontaktschicht ausgelegt ist.
  • Bei einer Ausführungsform wird die Durchgangsverbindung 38 durch die TSL 36 gebohrt, um ein Öffnung zu bilden, die danach mit Metall oder einem geeigneten elektrisch leitenden Material gefüllt wird. Bei einer Ausführungsform wird die TSL 36 als eine ultradünne Halbleiterschicht bereitgestellt, und die Durchgangsverbindung 38 wird durch die TSL 36 hindurch grabengeätzt.
  • 3A bis 3F sind schematische Querschnittsansichten der Bildung eines an dem Trägersubstrat 32 angebrachten ultradünnen geschichteten Halbleiterchips.
  • 3A ist eine schematische Querschnittsansicht des Halbleitersubstrats 30 einschließlich einer metallisierten Rückseite 34. Wie oben erwähnt, weist die metallisierte Rückseite 34 geeigneterweise andere Anbringungsschichten auf, die dafür eingerichtet sind, das Halbleitersubstrat 30 an dem Trägersubstrat 32 anzubringen.
  • 3B ist eine schematische Querschnittsansicht des Trägersubstrats 32, das durch die metallisierte Rückseite 34 an dem Halbleitersubstrat 30 angebracht wird. Es ist wünschenswert, dass das Trägersubstrat 32 auf das Halbleitersubstrat 30 gerichtete Biegungs- oder Torsionskräfte minimiert oder beseitigt. Bei einer Ausführungsform wird das Trägersubstrat 32 als ein Kühlkörper für die TSL 36 vorgesehen und weist einen Wärmeausdehnungskoeffizienten (CTE) auf, der so ausgewählt wird, dass er ungefähr gleich einem CTE des Halbleitersubstrats 30 ist, (d. h. an diesen „angepasst” ist). Auf diese Weise führt das Trägersubstrat 32, wenn die Anordnung als Leistungshalbleiterchip verwendet wird, effektiv durch die Leistungshalbleiterchips erzeugte wärme ab und expandiert bzw. bewegt sich aufgrund der thermischen Erhitzung um einen ähnlichen oder gleichen Betrag wie die TSL 36.
  • 3D ist eine schematische Querschnittsansicht der TSL 36, die verarbeitet oder weiter integriert wird, um Komponenten von Funktionselementen 40 zu umfassen. Bei einer Ausführungsform wird die TSL 36 verarbeitet, um zum Beispiel einen über die TSL 36 verteilten Dioden-pn-Übergang 40 zu enthalten.
  • 3E ist eine schematische Querschnittsansicht der TSL 36, die geöffnet wird, so dass sie Durchgangsverbindungen 38 enthält. Bei einer Ausführungsform wird ein externes Verbindungselement 42 mit der Durchgangsverbindung 38 verbunden, und ein separates externes Verbindungselement 44 wird mit einer externen Seite der TSL 36 verbunden und mit dem Dioden-pn-Übergang 40 verbunden. Bei einer Ausführungsform werden die externen Verbindungselemente 42', 44 als eine elektrisch leitende Schicht abgeschieden, die selektiv geöffnet wird, um die Kontaktelemente 42, 44 zu definieren. Zum Beispiel wird bei einer ersten Ausführungsform eine elektrisch leitfähige Schicht über der Seite 41 der TSL 36 abgeschieden und durch einen Ätzprozess oder einen fotolithografischen Prozess selektiv geöffnet/entfernt, um die Verbindungselemente 42, 44 zu definieren.
  • 3F ist eine schematische Querschnittsansicht der in 3E dargestellten Substrate 32, 36, die gemäß einer Ausführungsform vereinzelt werden, um einzelne Halbleiterchips 50 bereitzustellen. Der Halbleiterchip 50 weist die ultradünne TSL 36 auf, die durch eine elektrisch leitfähige Schicht 34 an dem Trägersubstrat 32 angebracht ist. Bei einer Ausführungsform wird die Durchgangsverbindung 38 elektrisch mit der Schicht 34 und dem Trägersubstrat 32 verbunden und wird in einem externen Verbindungselement 42 abgeschlossen. Bei einer Ausführungsform wird das externe Verbindungselement 44 mit der TSL 36 verbunden und kommuniziert elektrisch mit Komponenten der Diode 40.
  • Ausführungsformen von Halbleiterchips, die so hergestellt werden, dass sie eine ultradünne TSL 36 aufweisen, die durch eine elektrisch leitfähige Schicht 34 an dem Trägersubstrat 32 angebracht wird, eignen sich für vielfältige elektronische Anwendungen, von denen einige nachfolgend aufgeführt werden.
  • 4 ist eine schematische Querschnittsansicht des Halbleiterchips 50, der als ein Leistungschip mit einem Metallkühlkörper 32 vorgesehen ist. Bei einer Ausführungsform ist die TSL 36 so integriert, dass sie einen Transistor mit Drain/Kollektor 52 auf einer dem Trägersubstrat 32 zugewandt orientierten Seite der TSL 36 und Source/Emitter 54 auf einer Seite der TSL 36 gegenüber dem Trägersubstrat 32 aufweist. Bei einer Ausführungsform wird das externe Verbindungselement 42 elektrisch mit Source/Emitter 54 des Transistors und das externe Verbindungselement 44 elektrisch mit Drain/Kollektor 52 des Transistors verbunden. Eine Ausführungsform des Chips 50 weist somit einen Leistungstransistor-Halbleiterchip mit einer ultradünnen TSL 36 auf, die durch das Kühlkörper-Trägersubstrat 32 mit ausgezeichneter Wärmeleitung ausgestattet ist.
  • Bei einer Ausführungsform besitzt die TSL 36 etwa ein Zehntel der Dicke des Trägersubstrats 32, so dass das Trägersubstrat 32 dafür eingerichtet ist, durch Halbleiterteile der TSL 36 erzeugte Wärme schnell abzuführen.
  • Bei einer Ausführungsform wird der Chip 50 weiter verarbeitet, um die Anbringung einer für Dünnfilmfabrikation geeigneten Umverdrahtung zu umfassen.
  • 5 ist eine schematische Querschnittsansicht des Halbleiterchips 50 mit Lotkugeln 60. Bei einer Ausführungsform wird eine der Lotkugeln 60 mit dem externen Verbindungselement 42 und eine andere der Lotkugeln 60 mit dem externen Verbindungselement 44 verbunden. Die Lotkugeln 60 sind dafür eingerichtet, den Chip 50 an einer Leiterplatte oder einer anderen elektronischen Anordnung anzubringen.
  • 6 ist eine schematische Querschnittsansicht des Halbleiterchips 50, der verarbeitet wird, so dass er eine Umverdrahtungsschicht 70 aufweist, die vertikalen Stromfluss zu dem Trägersubstrat 32 bereitstellt. Bei einer Ausführungsform weist die Umverdrahtungsschicht 70 eine Schicht aus elektrisch leitendem Material auf, das auf einer Seite der TSL 36 gegenüber dem Trägersubstrat 32 abgeschieden wird. Bei einer Ausführungsform wird die elektrisch leitende Schicht zum Beispiel durch einen fotolithografischen Prozess selektiv strukturiert, so dass eine strukturierte Umverdrahtungsschicht 70 bereitgestellt wird. Bei einer Ausführungsform wird ein erster Teil der Umverdrahtungsschicht 70 mit der Durchgangsverbindung 38 und durch das elektrisch leitende Bondmaterial 34 elektrisch mit einer Rückseite der TSL 36 verbunden. Bei einer Ausführungsform wird ein Teil der Umverdrahtungsschicht 70 mit einer Seite der TSL 36 verbunden, die dem Trägersubstrat 32 gegenüberliegt. Auf diese Weise wird durch die Durchgangsverbindung 38 zum Stromfluss in der Z-Richtung eine vertikale elektrische Verbindung zu dem Halbleiterchip 50 bereitgestellt.
  • 7 ist eine schematische Querschnittsansicht einer gemäß dem in 1 dargestellten Prozess hergestellten Halbleiteranordnung 80 mit mehreren Eingängen/Ausgängen gemäß einer Ausführungsform. Die Halbleiteranordnung 80 ist für lateralen Stromfluss ausgelegt und gewährleistet vertikalen Stromfluss in der Z-Richtung zu dem Trägersubstrat 32. Bei einer Ausführungsform werden eine oder mehrere laterale Verteilerschichten 82 selektiv auf eine Seite der TSL 36 aufstrukturiert, um mehrere Eingänge und Ausgänge für den Chip 50 bereitzustellen. In dieser Hinsicht versteht sich, dass vertikaler Stromfluss durch den Chip 50 (6) optional ist, so dass einige Ausführungsformen eine laterale Verbindung und keine vertikalen Durchgangsverbindungen aufweisen.
  • Bei anderen Ausführungsformen wird der Halbleiterchip 80 so hergestellt, dass er eine Verschiebung erfassende bewegliche Membran aufweist, die dafür ausgelegt ist, Druck oder Beschleunigung zu erfassen.
  • 8 ist eine schematische Querschnittsansicht eines durch den in 1 dargestellten Prozess hergestellten und als Leuchtdiode 90 ausgelegten Halbleiterchips 90 gemäß einer Ausführungsform. Bei einer Ausführungsform ist die Grenzfläche 34 als ein metallisierter Reflektor ausgelegt, der zum Beispiel aus Silber gebildet wird. Die Leuchtdiode 90 weist das Trägersubstrat 32 auf, das wie oben die TSL 36 trägt, wobei die TSL 36 geöffnet wurde, so dass ein Fenster 92 bereitgestellt wird, das mit dem metallisierten Reflektor 34 kommuniziert. Bei einer Ausführungsform werden geeignete Verbindungen zu der Rückseite der mit dem metallisierten Reflektor 34 kommunizierenden TSL 36 hergestellt, die mindestens eine durch die TSL 36 hindurch gebildete Durchgangsverbindung 38 aufweisen.
  • Die oben beschriebenen Ausführungsformen der Halbleiterchips und Halbleiteranordnungen weisen eine ultradünne Halbleiterschicht auf, die auf eine Weise hergestellt wird, die sich für kommerzielle Produktion eignet. Die oben beschriebenen Ausführungsformen des Prozesses zur Handhabung von ultradünnen Halbleiterschichten ermöglichen die Handhabung von Scheiben, die sogar nur 5 Mikrometer dünn sind, in einem hocheffizienten kommerziellen Produktionsprozess. Ausführungsformen beschreiben die Handhabung von mechanisch zerbrechlichen ultradünnen Substraten auf kommerziell durchführbare Weise. Zu diesen ultradünnen Siliziumsubstraten gehören Bor-, InP-, polykristalline oder halbkristalline Substrate.
  • Bei einer Ausführungsform wird die ultradünne Halbleiterschicht mit einem relativ dicken (mindestens eine Größenordnung dickeren) Kühlkörper gekoppelt, der für ausgezeichnete Wärmeabführung der Halbleiterschicht ausgelegt ist.
  • Bei einer Ausführungsform werden optische Anwendungen durch Herstellen einer Leuchtdiode in der dünnen Halbleiterschicht realisiert. Falls die dünne Halbleiterschicht durch einen geeigneten metallisierten Reflektor, zum Beispiel Silber, mit der Trägerschicht gekoppelt wird, werden die oben beschriebenen Chips so hergestellt, dass sie ausgezeichnete Leuchteffizienz aufweisen.
  • Bei einer Ausführungsform eignen sich individuelle Komponenten über die TSL 36 hinweg für selektive Isolierung zur Bereitstellung selektiver Herstellung mehrerer Chips mit mehreren Funktionalitäten. Bei einer Ausführungsform wird durch die selektive Anbringung von externen Verbindungselementen 42, 44 an dem Chip 50 oder den oben beschriebenen Anordnungen Prozessflexibilität gewährleistet.
  • Die oben beschriebene gedünnte Halbleiterschicht wird so erstellt/verarbeitet, dass geeignete Halbleiterchips bereitgestellt werden, darunter integrierte Schaltungen, die als Logikschaltungen, Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten ausgelegt sind, oder Leistungshalbleiterchips wie Leistungstransistoren, Leistungsdioden, Bipolartransistoren mit isoliertem Gate oder andere solche Leistungsanordnungen. Zu anderen geeigneten Chips gehören Chips mit Vertikalstruktur, die so ausgelegt sind, dass elektrischer Strom in der Z-Richtung senkrecht zu dem tragenden Substrat fließt. Zum Beispiel wird bei einer Ausführungsform die gedünnte Halbleiterschicht so hergestellt, dass sie einen Transistor mit einer ersten Elektrode auf einer ersten Hauptseite und einer zweiten Elektrode auf einer zweiten Hauptseite gegenüber der ersten Hauptseite wie oben beschrieben aufweist.

Claims (23)

  1. Verfahren (20) zur Herstellung einer Halbleiteranordnung, mit den folgenden Schritten: • Anbririgen (22) einer Rückseite eines ersten Halbleitersubstrats an einem Trägersubstrat; • Dünnen (24) des ersten Halbleitersubstrats von einer Vorderseite, welche der Rückseite gegenüber liegt, nach dem Anbringen der Rückseite an das Trägersubstrat, so dass eine gedünnte Halbleiterschicht gebildet wird; • Integrieren (26) eines Funktionschips mit der gedünnten Halbleiterschicht; und • Bilden (28) mindestens einer Durchgangsverbindung durch die gedünnte Halbleiterschicht, wobei die mindestens eine Durchgangsverbindung elektrisch mit dem Trägersubstrat verbunden wird.
  2. Verfahren gemäß Anspruch 1, mit dem Schritt des Anbringens des ersten Halbleitersubstrats an dem Trägersubstrat mit einem elektrisch leitfähigen Bondmaterial.
  3. Verfahren gemäß Anspruch 1 oder 2, ferner mit dem folgenden Schritt: Zerteilen der gedünnten Halbleiterschicht und des Trägersubstrats, so dass mehrere Halbleiterchips vereinzelt werden.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Trägersubstrat eine Dicke aufweist, die dafür ausgelegt ist, das erste Halbleitersubstrat zu tragen, während das erste Halbleitersubstrat planarisiert/gedünnt wird, wobei die gedünnte Halbleiterschicht etwa ein Zehntel der Dicke des Trägersubstrats besitzt.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei der Funktionschip eines der Folgenden umfasst: eine Diode, eine Leuchtdiode, einen Transistor, einen Vertikaltransistor, einen Drucksensor, einen Beschleunigungssensor und eine Verschiebung erfassende bewegliche Membran.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, ferner mit dem folgenden Schritt: Aufbringen einer elektrisch leitenden Schicht auf eine Oberfläche dergedünnten Halbleiterschicht, die dem Trägersubstrat gegenüberliegt.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, ferner mit dem folgenden Schritt: Anbringen von externen Verbindungselementen an einer Oberfläche der gedünnten Halbleiterschicht, die dem Trägersubstrat gegenüberliegt.
  8. Verfahren gemäß Anspruch 7, wobei mindestens eines der externen Verbindungselemente elektrisch mit einem der mindestens einen Durchgangsverbindungen verbunden wird.
  9. Verfahren gemäß Anspruch 8, bei dem ein externes Verbindungselement elektrisch mit einer der Durchgangsverbindungen und mit zwischen der gedünnten Halbleiterschicht und dem Trägersubstrat angeordnetem elektrisch leitendem Material verbunden wird.
  10. Verfahren gemäß einem der Ansprüche 7 bis 9, wobei die gedünnte Halbleiterschicht einen Transistor aufweist, der Folgendes aufweist: • Drain/Kollektor auf einer ersten Seite, wobei die erste Seite dem Trägersubstrat zugewandt orientiert ist; und • Source/Emitter auf einer zweiten Seite, die der ersten Seite der gedünnten Halbleiterschicht gegenüberliegt.
  11. Verfahren gemäß Anspruch 10, wobei mindestens eines der externen Verbindungselemente elektrisch mit Drain/Kollektor des Transistors verbunden wird und mindestens eines der externen Verbindungselemente elektrisch mit Source/Emitter des Transistors verbunden wird.
  12. Verfahren gemäß Anspruch 10 oder 11, wobei der Transistor einen Leistungstransistor aufweist.
  13. Verfahren gemäß Anspruch 12, wobei das Trägersubstrat eine der folgenden Alternativen aufweist: einen Metallkühlkörper, eine anorganische Schicht, eine Glasschicht und ein mit der gedünnten Halbleiterschicht verbundenes Siliziumhalbleitersubstrat mit einem elektrisch und thermisch leitenden Material.
  14. Verfahren gemäß einem der Ansprüche 1 bis 13, wobei das Trägersubstrat einen Wärmeausdehnungskoeffizienten aufweist, der im Wesentlichen mit einem Wärmeausdehnungskoeffizienten der gedünnten Halbleiterschicht übereinstimmt.
  15. Verfahren gemäß einem der Ansprüche 1 bis 14, wobei der Funktionschip eine Leuchtdiode aufweist und das erste Halbleitersubstrat mit einer Metallisierungsschicht an dem Trägersubstrat angebracht wird, die einen Reflektor für die Leuchtdiode aufweist.
  16. Verfahren zur Herstellung einer Halbleiteranordnung, mit den folgenden Schritten: • Bereitstellen einer Halbleiterschicht mit einer Dicke von weniger als 80 Mikrometern, die an einem Kühlkörpersubstrat mit einem elektrisch leitfähigen Material angebracht wird; • Strukturieren der Halbleiterschicht, so dass eine elektronische Architektur gebildet wird; und • Anbringen mindestens eines Verbindungselements an der elektronischen Architektur.
  17. Verfahren gemäß Anspruch 16, wobei das mindestens eine Verbindungselement eine Kontaktstelle aufweist, die mit der Halbleiterschicht verbunden wird und mit einer sich durch die Halbleiterschicht erstreckende Durchgangsverbindung mit dem elektrisch leitfähigen Material kommuniziert.
  18. Verfahren gemäß Anspruch 16 oder 17, wobei die elektronische Architektur einen Leistungstransistor mit Drain/Kollektor auf einer ersten Seite der Halbleiterschicht, die dem Kühlkörpersubstrat zugewandt orientiert ist, und Source/Emitter auf einer gegenüberliegenden zweiten Seite der Halbleiterschicht aufweist; und das mindestens eine Verbindungselement ein mit Drain/Kollektor verbundenes erstes Verbindungselement und ein mit Source/Emitter verbundenes zweites Verbindungselement aufweist.
  19. Verfahren gemäß einem der Ansprüche 16 bis 18, wobei die elektronische Architektur eine Leuchtdiode aufweist und das elektrisch leitfähige Material einen Reflektor für die Leuchtdiode aufweist.
  20. Verfahren zur Herstellung einer lichtemittierenden Halbleiteranordnung, mit den folgenden Schritten: • Bereitstellen eines Trägersubstrats; • Anbringen eines Halbleitersubstrats an dem Trägersubstrat mit Bondmaterial, das als ein Reflektor ausgelegt ist; • Entfernen des größten Teils des Halbleitersubstrats und Zurücklassen einer verbleibenden gedünnten Halbleiterschicht; und • Bilden von Verbindungen zu der gedünnten Halbleiterschicht; und • Bilden mindestens einer Durchgangsverbindung durch die gedünnte Halbleiterschicht, wobei die mindestens eine Durchgangsverbindung elektrisch mit dem Trägersubstrat verbunden wird.
  21. Verfahren gemäß Anspruch 20, mit dem Schritt des Entfernens von zwischen etwa 50–80% des Halbleitersubstrats.
  22. Verfahren zur Herstellung einer Leistungs-Transistorhalbleiteranordnung, mit den folgenden Schritten: • Bereitstellen eines Kühlkörpersubstrats; • Anbringen eines Halbleitersubstrats an dem Kühlkörpersubstrat; • Entfernen des größten Teils des Halbleitersubstrats und Zurücklassen einer verbleibenden gedünnten Halbleiterschicht; • Herstellen von Drain/Kollektor auf einer ersten Seite der gedünnten Halbleiterschicht, die dem Kühlkörpersubstrat zugewandt orientiert ist, und Source/Emitter auf einer gegenüberliegenden zweiten Seite der gedünnten Halbleiterschicht; und • Verbinden eines ersten Verbindungselements mit Drain/Kollektor und Verbinden eines zweiten Verbindungselements mit Source/Emitter.
  23. Verfahren gemäß Anspruch 22, mit dem Schritt des Anbringens des Halbleitersubstrats an dem Kühlkörpersubstrat mit einer elektrisch leitenden Schicht und des Bildens mindestens einer Durchgangsverbindung durch die gedünnte Halbleiterschicht, die mit der elektrisch leitenden Schicht kommuniziert.
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