DE102008045735A1 - Gestapelte Halbleiterchips - Google Patents

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Abstract

Es werden gestapelte Halbleiterchips offenbart. Eine Ausführungsform liefert ein Verfahren einschließlich einem ersten Substrat mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche. Das erste Substrat enthält ein Array aus ersten Verbindungselementen auf der ersten Oberfläche des ersten Substrats. Ein zweites Substrat besitzt eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche. Das zweite Substrat enthält ein Array aus zweiten Verbindungselementen auf der ersten Oberfläche des zweiten Substrats. Die ersten Verbindungselemente werden an den zweiten Verbindungselementen angebracht; und Dünnen mindestens eines des ersten Substrats und des zweiten Substrats nach dem Anbringen der ersten Verbindungselemente an den zweiten Verbindungselementen.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft Bauelemente mit gestapelten Halbleiterchips und Verfahren zum Herstellen eines Bauelements mit gestapelten Halbleiterchips.
  • Für eine hohe Systemintegration ist es nützlich, integrierte Schaltungen, Sensoren, mikromechanische Vorrichtungen oder andere Komponenten aufeinander zu stapeln. Je mehr Komponenten aufeinandergestapelt werden, um so mehr nimmt die Dicke des Stapels zu. Bei einigen Anwendungen kann die maximale Dicke des Stapels beschränkt sein.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation integriert und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen werden ohne weiteres erkannt, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A bis 1C veranschaulichen schematisch ein Verfahren zum Herstellen eines Bauelements 100 als ein Ausführungsbeispiel.
  • 2A bis 2D veranschaulichen schematisch ein Verfahren zum Herstellen von Bauelementen 200 als ein weiteres Ausführungsbeispiel.
  • 3A bis 3F veranschaulichen schematisch ein Verfahren zum Herstellen von Bauelementen 300 als ein weiteres Ausführungsbeispiel.
  • 4A bis 4H veranschaulichen schematisch ein Verfahren zum Herstellen eines Bauelements 400 als ein weiteres Ausführungsbeispiel.
  • 5 veranschaulicht schematisch ein Bauelement 500 als ein weiteres Ausführungsbeispiel.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer", „hinterer" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Bauelemente mit Halbleiterchips sind unten beschrieben. Die Halbleiterchips können von extrem unterschiedlichen Arten sein, können über verschiedene Technologien hergestellt werden und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen oder passive Elemente enthalten. Die integrierten Schaltungen können beispielsweise als integrierte Logikschaltungen, integrierte analoge Schaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Elemente ausgelegt sein. Weiterhin können die Halbleiterchips als MEMS (micro-electro mechanical systems – mikroelektromechanische Systeme) konfiguriert sein und können mikromechanische Strukturen wie etwa Brücken, Membranen oder Zungenstrukturen enthalten. Die Halbleiterchips können als Sensoren oder Aktuatoren konfiguriert sein, beispielsweise Drucksensoren, Beschleunigungssensoren, Rotationssensoren, Mikrofone usw. Die Halbleiterchips können als Antennen und/oder diskrete passive Elemente konfiguriert sein. Die Halbleiterchips können auch Antennen und/oder diskrete passive Elemente enthalten. Halbleiterchips, in die solche funktionalen Elemente eingebettet sind, enthalten im allgemeinen Elektronikschaltungen, die zum Ansteuern der funktionalen Elemente oder zum weiteren Verarbeiten von von den funktionalen Elementen erzeugten Signalen dienen. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise diskrete passive Elemente, Antennen, Isolatoren, Kunststoffe oder Metalle. Zudem können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips besitzen Verbindungselemente, die das Herstellen eines elektrischen Kontakts mit den Halbleiter chips gestatten. Die Verbindungselemente können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise einem Metall wie etwa Aluminium, Nickel, Palladium, Gold oder Kupfer, einer Metalllegierung, einem Metallstapel oder einem elektrisch leitenden organischen Material. Die Verbindungselemente können als Kontaktpads implementiert sein. Die Verbindungselemente können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden. Die aktiven oder passiven Strukturen der Halbleiterchips sind üblicherweise unter den aktiven Hauptoberflächen angeordnet und können über die Verbindungselemente elektrisch kontaktiert sein.
  • Eine oder mehrere elektrisch leitende Schichten können auf die Halbleiterchips aufgebracht werden. Die elektrisch leitenden Schichten können als Verdrahtungsschichten verwendet werden, um einen elektrischen Kontakt mit den Halbleiterchips von außerhalb der Bauelemente herzustellen oder um einen elektrischen Kontakt mit anderen Halbleiterchips und/oder Komponenten, die in den Bauelementen enthalten sind, herzustellen. Die elektrisch leitenden Schichten können mit beliebiger gewünschter geometrischer Gestalt und beliebiger gewünschter Materialzusammensetzung hergestellt werden. Die elektrisch leitenden Schichten können beispielsweise aus Leiterbahnen bestehen, können aber auch in Form einer eine Fläche bedeckenden Schicht vorliegen. Alle gewünschten elektrisch leitenden Materialien wie etwa Metalle, beispielsweise Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, Metalllegierungen, Metallstapel oder organische Leiter, können als das Material verwendet werden. Die elektrisch leitenden Schichten brauchen nicht homogen oder nur aus einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den elektrisch leitenden Schichten enthaltenen Materialien sind möglich. Weiterhin können die elektrisch leitenden Schichten über oder unter oder zwischen dielektrischen Schichten angeordnet sein.
  • Die nachfolgend beschriebenen Bauelemente können ein Formmaterial (Moldmaterial) enthalten, das mindestens Teile der Halbleiterchips bedeckt. Das Formmaterial kann irgendein angemessenes duroplastisches, thermoplastisches, Laminat(Prepreg) oder wärmehärtendes Material sein und kann Füllmaterialien enthalten. Zum Bedecken der Halbleiterchips mit dem Formmaterial können verschiedene Techniken eingesetzt werden, beispielsweise Formpressen, Laminierung oder Spritzgießen.
  • Die 1A bis 1C veranschaulichen schematisch ein Verfahren zur Produktion eines Bauelements 100, das in 1C im Querschnitt dargestellt ist. Wie in 1A dargestellt, werden ein erstes Substrat 1 und ein zweites Substrat 2 bereitgestellt. Das erste Substrat 1 besitzt eine erste Oberfläche 3 und eine gegenüberliegende zweite Oberfläche 4. Ein Array (Anordnung) aus ersten Verbindungselementen 5 ist auf der ersten Oberfläche 3 des ersten Substrats 1 angeordnet. Das zweite Substrat 2 besitzt eine erste Oberfläche 6 und eine gegenüberliegende zweite Oberfläche 7. Ein Array aus zweiten Verbindungselementen 8 ist auf der ersten Oberfläche 6 des zweiten Substrats 2 angeordnet. Wenngleich in 1A drei der ersten Verbindungselemente 5 und drei der zweiten Verbindungselemente 8 dargestellt sind, können die Arrays aus den ersten und zweiten Verbindungselementen 5 und 8 eine beliebige Anzahl von Verbindungselementen 5 und 8 enthalten.
  • Das erste Substrat 1 und das zweite Substrat 2 sind aufeinander gestapelt, wie in 1B zu sehen ist. Dadurch werden die ersten Verbindungselemente 5 an den zweiten Verbindungselementen 8 angebracht. Danach werden das erste Substrat 1 und/oder das zweite Substrat 2 beispielsweise durch Schleifen gedünnt. Bei der in 1C dargestellten Ausführungsform ist nur die Dicke des zweiten Substrats 2 reduziert.
  • Es kann vorgesehen werden, dass das erste Substrat 1 ein Halbleiter-Wafer oder ein Teil eines Halbleiter-Wafers ist, der mehrere integrierte Schaltungen enthält und der noch nicht zu individuellen Halbleiterchips vereinzelt worden ist. Weiterhin kann das zweite Substrat 2 ein Halbleiterchip sein, der von einem Halbleiter-Wafer vereinzelt worden ist. Diese Ausführungsform ist in 2A dargestellt, wo ein Teil eines Halbleiter-Wafers 1 und zwei Halbleiterchips 2 dargestellt sind.
  • Die Halbleiterchips 2 sind in einer Flip-Chip-Weise auf dem Halbleiter-Wafer 1 montiert, so dass die ersten Verbindungselemente 5 des Halbleiter-Wafers 1 an den zweiten Verbindungselementen 8 der Halbleiterchips 2 angebracht sind (siehe 2B). Danach werden die Halbleiterchips 2 gedünnt (siehe 2C), und der Halbleiter-Wafer 1 wird zerlegt, wodurch individuelle Bauelemente 200 getrennt werden.
  • Jedes der Bauelemente 200 enthält einen ersten Halbleiterchip 9, der zuvor in dem Waferbond des Halbleiter-Wafers 1 gewesen ist, und einen zweiten Halbleiterchip 2. Die Verbindungselemente 5 und 8 beider Halbleiterchips 2 und 9 sind aneinander angebracht. Weiterhin kann der zweite Halbleiterchip 2 eine Dicke d1 von unter 100 μm und bei einer Ausführungsform von unter 50 μm aufweisen. Der erste Halbleiterchip 9 kann eine Dicke von mehr als 200 μm aufweisen.
  • Gemäß einer weiteren Ausführungsform enthält das erste Substrat 1 nicht nur Halbleitermaterial, sondern enthält auch andere Materialien. Das erste Substrat 1 kann beispielsweise eine Schicht aus Formmaterial enthalten, in die Halbleiterchips eingebettet sind.
  • Wie in 3A dargestellt, sind Halbleiterchips 10 und 11 sowie möglicherweise weitere Halbleiterchips über einem Träger 12 platziert. Der Träger 12 kann eine Platte sein, die aus einem starren Material hergestellt ist, beispielsweise einem Metall wie etwa Nickel, Stahl oder rostfreiem Stahl, Laminat, Film oder einem Materialstapel. Der Träger 12 besitzt eine flache Oberfläche, auf der die Halbleiterchips 10 und 11 platziert sind. Die Gestalt des Trägers 12 ist nicht auf irgendeine geometrische Gestalt begrenzt, beispielsweise kann der Träger 12 rund oder quadratisch sein. Weiterhin kann der Träger 12 eine beliebige Größe aufweisen, und ein beliebiges geeignetes Array aus Halbleiterchips kann auf dem Träger 12 platziert sein (in 3A sind nur zwei der Halbleiterchips dargestellt).
  • Die Halbleiterchips 10 und 11 können auf einem aus Halbleitermaterial hergestellten Wafer produziert werden. Nach dem Zerlegen des Halbleiter-Wafers und infolgedessen Trennen der individuellen Halbleiterchips 10 und 11 werden die Halbleiterchips 10 und 11 auf den Träger 12 mit einem größeren Abstand umgesetzt, als sie sich in dem Waferverbund befanden. Die Halbleiterchips 10 und 11 können auf dem gleichen Wafer hergestellt worden sein, können aber auch auf verschiedenen Wafern hergestellt worden sein. Weiterhin können die Halbleiterchips 10 und 11 physikalisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten. Jeder der Halbleiterchips 10 und 11 besitzt Verbindungselemente 5 auf einer Hauptoberfläche und kann mit seinen Verbindungselementen 5 dem Träger 12 zugewandt über dem Träger 12 angeordnet sein.
  • Bevor die Halbleiterchips 10 und 11 über dem Träger 12 platziert werden, kann ein Klebeband 13, beispielsweise ein doppelseitiges Klebeband, auf den Träger 12 laminiert werden. Die Halbleiterchips 10 und 11 können auf dem Klebeband 13 fixiert werden. Für das Anbringen der Halbleiterchips 10 und 11 an dem Träger 12 können andere Arten von Anbringungsmaterialien verwendet werden.
  • Nachdem die Halbleiterchips 10 und 11 auf dem Träger 12 montiert worden sind, werden sie über beispielsweise Ausformen unter Verwendung eines duroplastischen oder wärmehärtenden Formmaterials 14 gekapselt, wodurch eine Schicht aus Formmaterial gebildet wird (siehe 3B). Die Spalte zwischen den Halbleiterchips 10 und 11 werden ebenfalls mit dem Formmaterial 14 gefüllt. Das Formmaterial 14 kann auf einem Epoxidmaterial basieren und kann ein füllendes Material enthalten, das aus kleinen Glasteilchen (SiO2) oder anderen elektrisch isolierenden mineralischen Füllmaterialien wie Al2O3 oder organischen Füllmaterialien besteht. Die Dicke der Schicht des Formmaterials 14 kann im Bereich von 300 bis 1500 μm liegen.
  • Die mit dem Formmaterial 14 bedeckten Halbleiterchips 10 und 11 werden von dem Träger 12 gelöst und das Klebeband 13 wird von den Halbleiterchips 10 und 11 sowie von dem Formmaterial 14 abgezogen (siehe 3C). Das Klebeband 13 kann Thermotrenneigenschaften aufweisen, die das Entfernen des Klebebandes 13 während einer Wärmebehandlung gestatten. Das Entfernen des Klebebandes 13 wird bei einer entsprechenden Temperatur durchgeführt, die von den Thermotrenneigenschaften des Klebebandes 13 abhängt und üblicherweise über 150°C liegt.
  • Nach dem Trennen des Trägers 12 und des Klebebandes 13 sind die aktiven Hauptoberflächen 3 der Halbleiterchips 10 und 11 exponiert, so dass die Verbindungselemente 8 der Halbleiterchips 2 an den Verbindungselementen 5 der Halbleiterchips 10 und 11 angebracht werden können (siehe 3D). Danach werden die Halbleiterchips 2 gedünnt (siehe 3E), und die Bauelemente 300 werden vereinzelt, indem das Formmaterial 14 unterteilt wird (siehe 3F).
  • In den 4A bis 4H sind verschiedene Stadien der Fabrikation eines Bauelements 400, das in 4H im Querschnitt dargestellt ist, beispielhaft veranschaulicht. Das Bauelement 400 ist eine Implementierung der in 1 bis 3 dargestellten Bauelemente 100, 200 und 300. Die Einzelheiten des Fabrikationsverfahrens sowie der Strukturmerkmale des Bauelements 400, die unten beschrieben werden, können deshalb gleichermaßen auf die Bauelemente 100, 200 und 300 angewendet werden.
  • In 4A ist das Substrat 1 dargestellt, bei dem es sich um einen individuellen Halbleiterchip oder einen Halbleiter-Wafer wie in 2A dargestellt oder einen Teil eines Halbleiter-Wafers oder eine Schicht aus Formmaterial, in die Halbleiterchips eingebettet sind, handeln kann, wie in 3C dargestellt. Weiterhin kann das Substrat 1 andere Materialien und andere aktive oder passive Komponenten enthalten, die über die Verbindungselemente 5, die in der vorliegenden Ausführungsform die Form von Kontaktpads (Kontaktflächen) aufweisen, elektrisch kontaktiert werden können.
  • In 4A ist auch der Halbleiterchip 2, der auf dem Substrat 1 montiert werden soll, dargestellt. Sacklöcher 15 können im Halbleiterchip 2 ausgebildet sein. Die Sacklöcher 15 können von der ersten Hauptoberfläche 6 in das Halbleitermaterial verlaufen. Die Produktion der Sacklöcher 15 kann auf viele unterschiedliche Weisen bewirkt werden. Elektrochemisches Ätzen stellt eine mögliche Produktionsvariante dar. Um auf das elektrochemische Ätzen vorzubereiten, wird die Hauptoberfläche 6 des Halbleiterchips 2 anfänglich selektiv bezüglich einer Maske geätzt, wobei beispielsweise eine Kaliumhydroxidlösung verwendet wird. Danach wird die Hauptoberfläche 6 mit einem Elektrolyten bedeckt, beispielsweise HF-Säure, und eine Spannung wird zwischen der zweiten Hauptoberfläche 7 und dem Elektrolyten angelegt. Die Hauptoberfläche 7 wird gleichzeitig bestrahlt, wobei eine Lichtquelle beispielsweise mit einer Wellenlänge von 800 nm verwendet wird. Die Intensität der Lichtquelle ist derart eingestellt, dass eine vorbestimmte Stromdichte von beispielsweise 10 nA pro Sackloch 15 zwischen dem Halbleiterchip 2 und dem Elektrolyten fließt. Infolge des Stromes zwischen der anfänglich geätzten Hauptoberfläche 6 und dem Elektrolyten entstehen Poren an den anfänglich geätzten Stellen, die in den Halbleiterchip 2 hineinwachsen und die Sacklöcher 15 bilden. Die Form, der Durchmesser, die Tiefe und Dichte der erzeugten Sacklöcher 15 hängen stark von der Stromdichte, der Dotierung des Halblei terchips 2, der Säurestärke und der Ätzzeit ab und müssen dementsprechend für jede neue Anwendung von neuem bestimmt werden.
  • Anstelle des elektrochemischen Ätzens können andere Ätztechniken für die Produktion der Sacklöcher 15 verwendet werden. Prinzipiell können für diesen Zweck in der Mikromechanik bekannte Ätzverfahren verwendet werden, wie etwa RIE-Verfahren (reaktives Ionenätzen), Laserbohren, Sandstrahlen oder Ultraschallbohren.
  • Die Sacklöcher 15 können bis zu mehreren 100 μm in den Halbleiterchip 2 verlaufen. Die Breiten der Sacklöcher 15 können im Bereich von 50 bis 200 μm liegen. Die Sacklöcher 15 können voneinander im Bereich von 100 bis 600 μm beabstandet sein, doch sind auch andere Abstände möglich.
  • Die Wände der Sacklöcher 15 können mit einer Schicht 16 aus einem elektrisch leitenden Material beschichtet sein, um Durchgangsverbindungen durch den Halbleiterchip 2 zu bilden, wie weiter unten dargestellt. Beispielsweise wird zuerst eine Keimschicht, die aus Palladium- oder Metallkomplexen bestehen kann, auf den Oberflächen der Sacklöcher 15 abgeschieden. Dann kann eine Schicht aus Kupfer stromlos auf der Keimschicht abgeschieden werden. Diese Kupferschicht kann eine Dicke von unter 1 μm aufweisen. Danach wird eine andere Schicht aus Kupfer galvanisch abgeschieden, die eine Dicke von mehr als 5 μm besitzen kann. Die stromlose Kupferabscheidung kann auch entfallen. Bei einer Ausführungsform kann das elektrisch leitende Material auf die Oberflächen der Sacklöcher 15 gesputtert werden. Beispielsweise werden eine erste Schicht aus Titan mit einer Dicke von beispielsweise etwa 50 nm und danach eine Schicht aus Kupfer mit einer Dicke von beispielsweise etwa 200 nm gesputtert. Die Kupferschicht kann dann als Keimschicht zum galvanischen Abscheiden einer weiteren Kupferschicht mit einer Dicke von beispielsweise über 5 μm verwendet werden.
  • Es kann vorgesehen sein, dass ein elektrisch isolierendes Material wie etwa Epoxid in die mit den elektrisch leitenden Schichten 16 beschichteten Sacklöcher 15 gefüllt wird. Das elektrisch isolierende Material kann die elektrisch leitenden Schichten 16 vor Korrosion schützen.
  • Bei einer Ausführungsform kann vorgesehen sein, dass die Sacklöcher 15 vollständig mit einem elektrisch leitenden Material gefüllt werden, beispielsweise Kupfer oder irgendeinem anderen Metall oder irgendeiner Metalllegierung.
  • Die Hauptoberfläche 6 des Halbleiterchips 2 kann eine aktive Hauptoberfläche sein. Die sich auf der Hauptoberfläche 6 befindenden Verbindungselemente 8 können die Form von Kontaktpads besitzen. Um elektrische Verbindungen zwischen dem Substrat 1 und dem Halbleiterchip 2 herzustellen, können Lötabscheidungen 17 an den Verbindungselementen 8 angeordnet sein. Die Lötabscheidungen 17 können beispielsweise Lötkugeln mit einem Durchmesser im Bereich zwischen 30 und 80 μm sein. Das Lötmaterial kann aus Metalllegierungen ausgebildet sein, die beispielsweise aus den folgenden Materialien bestehen: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi.
  • Wie in 4B zu sehen ist, sind das Substrat 1 und der Halbleiterchip 2 so angeordnet, dass das Array aus den Verbindungselementen 5 und das Array aus den Verbindungselementen 8 aufeinander positioniert sind. Danach wird Aufschmelzlöten angewendet, um die Lötabscheidungen 17 zu schmelzen und die Oberflächen der jeweiligen Verbindungselemente 5 und 8 miteinander zu verbinden (siehe 4C). Das Aufschmelzlöten wird bei einer entsprechenden Temperatur durchgeführt, die üblicherweise über 150°C liegt und beispielsweise im Bereich von 200°C bis 280°C liegen kann.
  • Es kann vorgesehen werden, dass vor dem Aufschmelzlötprozess eine elektrisch isolierende Schicht 18 auf der Oberfläche 3 des Substrats 1 abgeschieden wird (siehe 4A). Die elektrisch isolierende Schicht 18 kann als ein Film, eine Folie oder ein Blatt oder aus einer Lösung oder einer Gasphase abgeschieden werden und kann beispielsweise reaktive Harze enthalten, die optional Füllmaterialien enthalten, Novolak, Polyimide, Epoxide, Acrylate und/oder Mischungen aus diesen Substanzen. Mehrere Ausschnitte oder Durchgangslöcher können in der elektrisch isolierenden Schicht 18 erzeugt werden, um die Verbindungselemente 5 des Substrats 1 zu exponieren. Die elektrisch isolierende Schicht 18 kann nach ihrer Abscheidung möglicherweise nur teilweise gehärtet werden und kann adhäsive Eigenschaften besitzen. Während des Aufschmelzlötprozesses kann die elektrisch isolierende Schicht 18 vollständig gehärtet werden. Wenn die elektrisch isolierende Schicht 18 ganz gehärtet ist, sind das Substrat 1 und der Halbleiterchip 2 fest aneinander angebracht.
  • Anstatt Aufschmelzlöten können andere Techniken eingesetzt werden, um die Verbindungselemente 5 elektrisch mit den Verbindungselementen 8 zu verbinden. Beispielsweise können die elektrischen Verbindungen durch Diffusionslöten oder adhäsives Verbinden durch Einsatz eines elektrisch leitenden Klebers hergestellt werden.
  • Wenn Diffusionslöten als Verbindungstechnik verwendet wird, ist es möglich, Lotmaterialien zu verwenden, die nach dem Ende der Lötoperation an der Grenzfläche zwischen den Verbindungselementen 5 und den Verbindungselementen 8 wegen der Schnittstellendiffusionsprozesse zu intermetallischen Phasen führen. In diesem Fall ist die Verwendung von AuSn-, AgSn-, CuSn-, AgIn-, AuIn- oder CuIn-Loten denkbar. Wenn der Halbleiterchip 2 adhäsiv an das Substrat 1 gebondet wird, ist es möglich, leitende Kleber zu verwenden, die auf Epoxidharzen basieren können und mit Gold, Silber, Nickel oder Kupfer angereichert sein können, um die elektrische Leitfähigkeit zu erhalten.
  • Wie in 4D dargestellt, können die seitlichen Oberflächen des Halbleiterchips 2 mit einem Formmaterial 19 bedeckt sein. Wenn mehrere Halbleiterchips 2 auf dem Substrat 1 montiert werden, können die Spalte zwischen den einzelnen Halbleiterchips 2 mit dem Formmaterial 19 gefüllt werden.
  • Der Halbleiterchip 2 wird dann gedünnt (siehe 4E). Schleifmaschinen können verwendet werden, die den Maschinen ähnlich oder identisch sind, die für das Halbleiter-Waferschleifen verwendet werden. Bei einer Ausführungsform kann Ätzen verwendet werden, um die Dicke des Halbleiterchips 2 zu reduzieren. Während des Dünnens des Halbleiterchips 2 wird auch die Dicke der Schicht aus Formmaterial 19 reduziert. Wenn weiter mehrere Halbleiterchips 2 auf dem Substrat 1 montiert sind, können diese Halbleiterchips 2 gleichzeitig gedünnt werden. Nach dem Schleifen kann ein Schadensätzprozess durchgeführt werden, um durch das Schleifen verursachte Übergangs- und Risszonen zu beseitigen. Alternativ oder zusätzlich zu dem Schadensätzen kann ein chemisch-mechanischer Polierprozess durchgeführt werden.
  • Als ein Effekt des Dünnens können die Bodenseiten der Sacklöcher 15 geöffnet werden, wodurch Durchgangslöcher innerhalb des Halbleiterchips 2 erzeugt werden. Die die Wände der erzeugten Durchgangslöcher 15 bedeckenden elektrisch leitenden Schichten 16 sind nun von der Bodenseite des Halbleiterchips 2 aus zugänglich. Falls die Sacklöcher 15 vollständig mit einem elektrisch leitenden Material gefüllt wurden, können diese Stopfen auch von der Bodenseite des Halbleiterchips 2 aus kontaktiert werden.
  • Vor dem Dünnen kann der Halbleiterchip 2 eine Dicke d2 von mehreren hundert Mikrometern aufweisen, beispielsweise im Bereich zwischen 700 und 800 μm. Nach dem Dünnen kann der Halbleiterchip 2 (und die auf dem Substrat 1 montierten weiteren Halbleiterchips) eine Dicke d3 von unter 200 μm oder unter 100 μm oder unter 50 μm aufweisen.
  • Nach dem Dünnen des Halbleiterchips 2 kann das Formmaterial 19 unter Verwendung eines entsprechenden Lösemittels entfernt werden (siehe 4F). Bei einer Ausführungsform kann das Formmaterial 19 auch auf dem Substrat 1 verbleiben.
  • Wie in 4G dargestellt, kann eine Umverteilungsschicht (Umverdrahtungsschicht) 20 auf der Oberfläche des Halbleiterchips 2 aufgebracht werden, der zuvor gedünnt worden ist. Bei der vorliegenden Ausführungsform enthält die Umverteilungsschicht 20 zwei Dielektrikumsschichten 21 und 22 sowie eine elektrisch leitende Schicht 23 in Form einer Verdrahtungsschicht. Die Dielektrikumsschicht 21 wird auf der planaren Oberfläche des nach dem Dünnen ausgebildeten Halbleiterchips 2 abgeschieden. Die Verdrahtungsschicht 23 wird auf der Dielektrikumsschicht 21 aufgebracht, wobei elektrische Kontakte zwischen den die Wände der Durchgangslöcher 15 beschichtenden elektrisch leitenden Schichten 16 und der Verdrahtungsschicht 23 hergestellt werden. Die Dielektrikumsschicht 21 besitzt Öffnungen, um diese Kontakte herzustellen.
  • Die Dielektrikumsschicht 22 wird danach auf der Dielektrikumsschicht 21 und der Verdrahtungsschicht 23 aufgebracht. Die Dielektrikumsschicht 22 wird in Bereichen geöffnet, wo Kontaktpads 24 angeordnet sind. Die Kontaktpads 24 können zum elektrischen Koppeln des Halbleiterchips 2 an andere Komponenten verwendet werden. Anstelle einer Verdrahtungsschicht können gegebenenfalls auch mehr als eine Verdrahtungsschicht verwendet werden.
  • Die Dielektrikumsschichten 21 und 22 können auf unterschiedliche Weisen hergestellt werden. Beispielsweise können die Dielektrikumsschichten 21 und 22 aus einer Gasphase oder aus einer Lösung abgeschieden werden oder können auf den Halbleiterchip 2 laminiert werden. Weiterhin können Dünnfilmtechnologieverfahren für das Aufbringen der Dielektrikumsschichten 21 und 22 verwendet werden. Jede der Dielektrikumsschichten 21 und 22 kann bis zu 10 μm dick sein. Zur Herstellung elektrischer Kontakte mit der Verdrahtungsschicht 23 können die Dielektrikumsschichten 21 und 22 beispielsweise unter Verwendung von fotolithographischen Verfahren und/oder Ätzverfahren geöffnet werden. Die Verdrahtungsschicht 23 kann beispielsweise unter Verwendung einer Metallisierung gefolgt von einer Strukturierung der Metallisierungsschicht hergestellt werden, um die Leiterbahnen der Verdrahtungsschicht 23 auszubilden.
  • Die Verdrahtungsschicht 23 kann auch galvanisch hergestellt werden. Dazu wird üblicherweise eine Keimschicht, beispielsweise eine Palladiumschicht, zuerst abgeschieden, was stromlos oder durch Verwendung einer Tintenstrahldrucktechnik durchgeführt werden kann. Die Keimschicht kann dann als eine Elektrode für die galvanische Abscheidung einer weiteren elektrisch leitenden Schicht verwendet werden. Weiterhin können die Verdrahtungsschicht 23 und die elektrisch leitenden Schichten 16 der Durchgangslöcher 15 zur gleichen Zeit hergestellt werden.
  • Durch die elektrisch leitenden Schichten 16 kann die aktive Hauptoberfläche 6 des Halbleiterchips 2 elektrisch von der gegenüberliegenden Hauptoberfläche 7 des Halbleiterchips 2, wo sich die Umverteilungsschicht 20 befindet, kontaktiert werden.
  • Danach können Lötabscheidungen 25 auf den Kontaktpads 24 der Umverteilungsschicht 20 platziert werden. Die Lötabscheidungen 25 können durch „Kugelplatzierung" auf der Umverteilungsschicht 20 aufgebracht werden, bei der vorgeformte Kugeln 25 aus Lotmaterial auf den externen Kontaktpads 24 aufgebracht werden. Als Alternative zur „Kugelplatzierung" können die Lötabscheidungen 25 beispielsweise unter Verwendung von Siebdruck mit einer Lötpaste gefolgt von einem Wärmebehandlungsprozess aufgebracht werden. Die Lötabscheidungen 25 können verwendet werden, um das Bauelement 400 elektrisch mit ande ren Komponenten zu koppeln, beispielsweise einer PCB (Printed Circuit Board – gedruckte Leiterplatte).
  • Wenn mehrere Halbleiterchips 2 auf dem Substrat 1 montiert wurden, werden die Bauelemente 400 voneinander durch die Trennung des Substrats 1 beispielsweise durch Sägen oder einen Laserstrahl getrennt.
  • Das in 4A bis 4H dargestellte Herstellungsverfahren kann sicherstellen, dass der Halbleiterchip 2 während des Dünnens nicht gebogen oder verdreht wird. Der Grund dafür ist, dass der Halbleiterchip 2 zuerst auf Flip-Chip-Weise auf dem Substrat 1 montiert wird und dann gedünnt wird. Weiterhin führt das Dünnen des Halbleiterchips 2 zu einer reduzierten Gesamtdicke des Bauelements 400. Dies ermöglicht die Verwendung des Bauelements 400 für Anwendungen, wo reduzierte Abmessungen erforderlich sind.
  • Für einen Fachmann ist es offensichtlich, dass das in 4H dargestellte Bauelement 400 nur ein Ausführungsbeispiel sein soll und dass viele Variationen möglich sind. Beispielsweise können weitere Halbleiterchips oder elektrische Komponenten in dem Bauelement 400 enthalten sein und können beispielsweise zwischen dem Halbleiterchip 2 und dem Substrat 1 angeordnet sein. Weiterhin kann vorgesehen werden, dass die Durchgangsverbindungen durch den Halbleiterchip 2 entfallen. In diesem Fall kann die Verdrahtungsschicht 23 zur Oberfläche 3 des Substrats 1 über die seitlichen Oberflächen des Halbleiterchips 2 verlaufen, wie in 5 dargestellt. Das Substrat 1 des in 5 dargestellten Bauelements 500 besitzt Verbindungselemente 26 auf seiner Oberfläche 3, die nicht von dem Halbleiterchip 2 bedeckt sind und die elektrisch mit der Verdrahtungsschicht 23 verbunden sind.
  • Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „enthalten", „haben", „mit" oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassend" einschließend sein. Die Ausdrücke „gekoppelt" und „verbunden" können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente miteinander kooperieren oder interagieren, unabhängig davon ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft" lediglich als ein Beispiel anstatt das beste oder optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll deshalb alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalenten davon beschränkt werden.

Claims (25)

  1. Verfahren, umfassend: Bereitstellen eines ersten Substrats mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei das erste Substrat ein Array aus ersten Verbindungselementen auf der ersten Oberfläche des ersten Substrats umfasst; Bereitstellen eines zweiten Substrats mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei das zweite Substrat ein Array aus zweiten Verbindungselementen auf der ersten Oberfläche des zweiten Substrats umfasst; Anbringen der ersten Verbindungselemente an den zweiten Verbindungselementen; und Dünnen mindestens eines des ersten Substrats und des zweiten Substrats nach dem Anbringen der ersten Verbindungselemente an den zweiten Verbindungselementen.
  2. Verfahren nach Anspruch 1, wobei mindestens eines der ersten Verbindungselemente und der zweiten Verbindungselemente ein Lotmaterial umfasst.
  3. Verfahren nach Anspruch 1, wobei mindestens eines des ersten Substrats und des zweiten Substrats ein Halbleitersubstrat ist.
  4. Verfahren nach Anspruch 1, wobei mindestens eines des ersten Substrats und des zweiten Substrats ein Halbleiter-Wafer ist.
  5. Verfahren nach Anspruch 1, wobei mindestens eines des ersten Substrats und des zweiten Substrats ein Halbleiterchip ist.
  6. Verfahren nach Anspruch 1, wobei das erste Substrat ein Halbleiter-Wafer ist und das zweite Substrat ein Halbleiterchip ist.
  7. Verfahren nach Anspruch 6, umfassend das Trennen des Halbleiter-Wafers nach dem Dünnen des Halbleiterchips.
  8. Verfahren nach Anspruch 6, umfassend das Bedecken des Halbleiterchips mit einem Formmaterial vor dem Dünnen des Halbleiterchips.
  9. Verfahren nach Anspruch 1, umfassend das Aufbringen einer ersten elektrisch leitenden Schicht auf der zweiten Oberfläche mindestens eines des ersten Substrats und des zweiten Substrats nach dem Dünnen.
  10. Verfahren nach Anspruch 1, umfassend das Aufbringen einer zweiten elektrisch leitenden Schicht auf mindestens einer seitlichen Oberfläche mindestens eines des ersten Substrats und des zweiten Substrats.
  11. Verfahren nach Anspruch 1, umfassend das Ausbilden von Durchgangsverbindungen in mindestens einem des ersten Substrats und des zweiten Substrats.
  12. Verfahren nach Anspruch 1, umfassend das Durchführen des Dünnens durch mindestens eines von Schleifen und Ätzen.
  13. Verfahren, umfassend: Bereitstellen eines Substrats mit einer aktiven Hauptoberfläche; Bereitstellen eines Halbleiterchips mit einer aktiven Hauptoberfläche; Montieren des Halbleiterchips auf dem Substrat, wobei die aktive Hauptoberfläche des Halbleiterchips der aktiven Hauptoberfläche des Substrats zugewandt ist; und Reduzieren der Dicke des Halbleiterchips nach dem Montieren des Halbleiterchips auf dem Substrat.
  14. Verfahren nach Anspruch 13, wobei das Substrat ein Halbleiter-Wafer ist.
  15. Verfahren nach Anspruch 13, wobei das Substrat eine Schicht aus Formmaterial umfasst, in die mindestens ein weiterer Halbleiterchip eingebettet ist.
  16. Verfahren nach Anspruch 13, wobei der Halbleiterchip mindestens ein Sackloch umfasst, bevor die Dicke des Halbleiterchips reduziert wird.
  17. Verfahren nach Anspruch 16, umfassend das Beschichten einer Seitenwand des mindestens einen Sacklochs mit einem elektrisch leitenden Material.
  18. Verfahren nach Anspruch 16, wobei das mindestens eine Sackloch zu einem Durchgangsloch umgewandelt wird, wenn die Dicke des Halbleiterchips reduziert wird.
  19. Verfahren nach Anspruch 13, umfassend das Aufbringen einer ersten elektrisch leitenden Schicht auf einer Hauptoberfläche des Halbleiterchips gegenüber der aktiven Hauptoberfläche des Halbleiterchips.
  20. Verfahren nach Anspruch 13, umfassend das Aufbringen einer zweiten elektrisch leitenden Schicht auf mindestens einer seitlichen Oberfläche des Halbleiterchips.
  21. Bauelement, umfassend: einen ersten Halbleiterchip mit einem Array aus ersten Verbindungselementen auf einer ersten Oberfläche des ersten Halbleiterchips; und einen zweiten Halbleiterchip mit einem Array aus zweiten Verbindungselementen auf einer ersten Oberfläche des zweiten Halbleiterchips, wobei die ersten Verbindungselemente an den zweiten Verbindungselementen angebracht sind und der zweite Halbleiterchip eine Dicke von unter 100 μm aufweist.
  22. Bauelement nach Anspruch 21, wobei der zweite Halbleiterchip eine zweite Oberfläche gegenüber der ersten Oberfläche des zweiten Halbleiterchips aufweist und eine erste elektrisch leitende Schicht auf der zweiten Oberfläche des zweiten Halbleiterchips aufgebracht ist.
  23. Bauelement nach Anspruch 21, wobei der zweite Halbleiterchip mindestens eine Durchgangsverbindung umfasst.
  24. Bauelement nach Anspruch 21, wobei eine zweite elektrisch leitende Schicht auf mindestens einer seitlichen Oberfläche des zweiten Halbleiterchips aufgebracht ist.
  25. Bauelement nach Anspruch 21, wobei der erste Halbleiterchip eine Dicke von über 200 μm aufwest.
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