DE102020206763A1 - Fügen und Isolieren von leistungselektronischen Halbleiterbauteilen - Google Patents

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Bernd Müller
Christian Schellenberg
Joerg Strogies
Klaus Wilke
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Siemens AG
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Abstract

Zusammenfassend betrifft die Erfindung ein Verfahren zum Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils (30) an ein Substrat (10). Um das Fügen und das Isolieren von leistungselektronischen Halbleiterbauteilen einfacher und effizienter zu gestalten werden folgende Schritte vorgeschlagen:- Bereitstellen des Substrats (10) mit einer Metallisierung (12), das einen Einbauplatz mit Fügematerial (14, 15) aufweist,- Anordnen einer elektrisch isolierenden Folie (20) und des Halbleiterbauteils (30) auf dem Substrat (10), sodass- die dem Substrat (10) zugewandten Kontaktflächen (34, 35) des Halbleiterbauteils (30) von der Folie (20) ausgespart sind und- von den Kontaktflächen (34, 35) freiliegende Bereiche (35) des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kontaktflächen (34, 35) isoliert werden, und- Fügen des Halbleiterbauteils (30) an das Substrat (10) und zumindest teilweises elektrisches Isolieren des Halbleiterbauteils (30) durch die Folie (20) in einem Arbeitsschritt. Die Erfindung betrifft weiterhin einen gefügten Verbund aus einem leistungselektronischen Halbleiterbauteil (30) und einem Substrat (10).

Description

  • Die Erfindung betrifft ein Verfahren zum simultanen Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils. Weiterhin betrifft die Erfindung einen Verbund aus einem leistungselektronischen Halbleiterbauteil und einem Substrat.
  • Ein derartiges Verfahren kommt z.B. bei der Herstellung von Leistungsmodulen für Umrichter oder weitere Leistungselektronische Schaltungen zum Einsatz. Der Verbund kann dabei Teil einer leistungselektronischen Schaltung sein und in einer entsprechenden leistungselektronischen Vorrichtung zum Einsatz kommen.
  • Leistungselektronische Halbleiterbauteile in Form von Direktmontierten Leistungschips benötigen für die Erreichung der konstruktiven Zielstellungen hinsichtlich thermomechanischer Beständigkeit, elektrischer Isolation sowie additiver Feuchtebeständigkeit einen hochleistungsfähige chipnahe Verkapsulierung. Dieses Problem tritt insbesondere bei der Montage der Chips in sogenannter Flip-Chip-Orientierung (mit der Chipoberseite zum Substrat hin) auf. Die Prozessierung dieser chipnahen Verkapsulierung gestaltet sich technologisch aufwendig und ist anfällig für Fehler in Folge von Material- und Prozess-Schwankungen.
  • Bisher wurde das Problem primär durch die Anwendung eines Capillary-Flow-Underfill zur chipnahen Verkapsulierung gelöst, wobei die Prozessierung entsprechend aufwendig und auch fehleranfällig ist.
  • Der Erfindung liegt die Aufgabe zugrunde, das Fügen und das Isolieren von leistungselektronischen Halbleiterbauteilen einfacher und effizienter zu gestalten.
  • Diese Aufgabe wird durch ein Verfahren mit den im Anspruch 1 angegebenen Merkmalen gelöst.
  • Zum Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils mit Kontaktflächen an ein Substrat werden die folgenden Schritte vorgeschlagen:
    • - Bereitstellen des Substrats mit einer Metallisierung, wobei das Substrat einen Einbauplatz mit Fügematerial aufweist,
    • - Anordnen einer elektrisch isolierenden Folie und des Halbleiterbauteils auf dem Substrat, sodass:
      • - die dem Substrat zugewandten Kontaktflächen des Halbleiterbauteils von der Folie ausgespart sind und
      • - von den Kontaktflächen freiliegende Bereiche des Halbleiterbauteils zumindest teilweise durch die Folie vom Substrat und von den Kontaktflächen isoliert werden, und
    • - Fügen des Halbleiterbauteils an das Substrat und zumindest teilweises Isolieren des Halbleiterbauteils durch die Folie in einem Arbeitsschritt.
  • Das Halbleiterbauteil kann dabei beispielsweise als ein Halbleiter-Schalter ausgebildet sein und weist dazu z.B. drei Kontakte bzw. Kontaktflächen auf, davon z. B. zwei Kontaktflächen auf der Chip-Unterseite. Das Substrat stellt mit seiner Metallisierung die elektrische Verbindung der Kontaktflächen für das Halbleiterbauteil zur Verfügung. Der Einbauplatz ist dabei entsprechend gemäß dem Halbleiterbauteil auszubilden. Das Fügematerial ist vorzugweise als Sinterpaste ausgestaltet.
  • Das Fügen ist dabei vorzugsweise als Sinterprozess ausgestaltet und wird durch Ausüben von Druck und Temperatur auf das Halbleiterbauteil und damit auf das Fügematerial und die Folie fertiggestellt. Das Halbleiterbauteil wird so auf die Folie gedrückt, dass unter die Ausübung von Druck und Temperatur die Fügeverbindung fertiggestellt wird und die Folie durch ihre inhärente Elastizität eine Spaltschließung bewirkt. Im gefügten, also bspw. im gesinterten Zustand ist die Folie so zwischen dem Substrat und dem Halbleiterbauteil angeordnet, bzw. geklemmt, dass eine zumindest teilweise Isolation des Halbleiterbauteils gegenüber dem Substrat und dessen Metallisierung eintritt. Die Isolationseigenschaften können hierbei vorteilhaft und bezüglich der Prozessführung sehr einfach durch die Materialeigenschaften sowie durch die geometrischen Dimensionen der Folie gesteuert werden.
  • Die Folie wird so auf dem Substrat angeordnet, dass das Fügematerial durch die Folie hindurchragt. Die Folie weist also Aussparungen an den Stellen auf, an denen das Fügematerial vorgesehen ist. Die Folie ist weiterhin so angeordnet, dass die von den Kontaktflächen freiliegende den Bereiche des Halbleiterbauteils zumindest teilweise von der Folie isoliert werden. Dies hat den großen Vorteil, dass bereits die Folie für einen Großteil der ist notwendigen Isolation sorgt und somit später auf eine weitere Isolation entweder vollständig verzichtet werden kann oder die nachfolgende Isolation durch weitere Isolationsmaterialien deutlich vereinfacht wird. Die Folie isoliert dabei sowohl das elektrisch leitende Fügematerial als auch das Halbleiterbauteil und die Metallisierung des Substrats.
  • In einer weiteren Ausführungsform liegt das Halbleiterbauteil auf dem Fügematerial und/oder der Folie auf. Es ist denkbar, dass das Halbleiterbauteil vor dem Fügen lediglich auf der Folie oder dem Fügematerial auf liegt. Durch das Fügen wird dann erreicht, dass das Halbleiterbauteil gefügt wird und mit der Folie abschließt. Es hat sich gezeigt, dass es möglich ist, dass das Halbleiterbauteil auf der Folie und auf dem Fügematerial aufliegen kann sowie ebenfalls nur auf dem Fügematerial bzw. nur auf der Folie aufliegen kann und dann erst durch das Fügen mit der Folie bzw. mit dem Fügematerial in Kontakt kommt.
  • In einer weiteren Ausführungsform umfasst das Verfahren den Schritt, Schließen eines verbleibenden Spalts zwischen Metallisierung, der Folie und dem Halbleiterbauteil durch ein Underfill-Material. Diese variable Kombination aus vorkonfektionierten Isolationslagen, bereitgestellt durch die Folie, und der zielgerichteten selektiven Anwendung von Underfill-Materialien, insbesondere von Capillary-Flow-Underfills ermöglicht, dass die jeweiligen Volumenanteile konstruktiv und technologisch optimal gestaltet werden können. Technologisch wird eine gute Adaptionsfähigkeit der einzelnen Regionen bei sehr guter Wahrung der Kontinuität zu nachfolgenden Prozess-Schritten erreicht.
  • In einer weiteren Ausführungsform isoliert die Folie das Fügematerial von den von den Kontaktflächen freiliegenden Bereichen des Halbleiterbauteils. Vorzugsweise isoliert die Folie auch die von der Fügeverbindung bzw. dem Fügematerial freiliegenden Bereiche der Metallisierung.
  • In einer weiteren Ausführungsform isoliert die Folie einen Guard-Ring-Bereich des Halbleiters. Manche Halbleiterbauteile weisen zur Verbesserung der Störfestigkeit und der EMV sogenannte Guard-Ringe auf. Diese sind elektrisch leitende Bereiche, die als nicht notwendigerweise runder „Ring“ am Rand des Halbleiters angeordnet sind. Oft ist es nötig diese besonders sorgfältig zu isolieren, um die guten Eigenschaften des Halbleiters nicht zu gefährden. Es hat sich gezeigt, dass sich das erfindungsgemäße Verfahren, insbesondere die Folie, dazu sehr gut eignet. Es hat sich weiterhin gezeigt, dass eine Folie hier die Korrosionseigenschaften des Guard-Rings im Vergleich zu einem Underfill erheblich verbessern kann.
  • In einer weiteren Ausführungsform ist die Folie so dimensioniert, dass die Folie nach dem Fügen aus einem Spalt zwischen Metallisierung des Substrats herausragt. Dies kann in den meisten Fällen dadurch erreicht werden, dass die Folie größere Maße aufweist als der Chip, also als das Halbleiterbauteil. Weiterhin kann die Folie auch so dimensioniert werden, dass sie durch das Komprimieren während des Fügevorgangs aus dem Spalt herausgedrückt wird. Dies ist insbesondere dann der Fall, wenn die Folie im ungefügen Zustand etwas höher ist als das Halbleiterbauteil. Alternativ oder ergänzend kann die Folie auch durch ihre Dicke so dimensioniert werden, dass beim Fügen eine gewisse Quetschung und ein Fließen der Folie in verbleibende Spalte auftritt. Dies tritt insbesondere dann auf, wenn die Folie zuerst mit dem Chip in Kontakt kommt.
  • In einer weiteren Ausführungsform weist die Folie ein Elastomer, insbesondere ein Silikon-Elastomer auf oder besteht daraus. Es hat sich als besonders vorteilhaft gezeigt derartige Materialien zu Isolation zu verwenden, da sie die geforderte elektrische Isolationswirkung mit hervorragenden Materialeigenschaften kombinieren. Die Folie kann alternativ weitere bekannte elektrisch isolierenden Kunststoffen aufweisen oder daraus bestehen.
  • In einer weiteren Ausführungsform weist die Folie einen insbesondere keramischen Füllstoff auf. Neben den Isolationseigenschaften der Folie können so auch weitere Eigenschaften wie Wärmeleitung und Ausdehnungskoeffizient angepasst werden. So können vorteilhaft optimierte Chip-Folien-Kombinationen erstellt werden. So kann beispielsweise eine Kunststofffolie mit einem Keramischen Füllstoff zum Einsatz kommen.
  • In einer weiteren Ausführungsform weist die Folie eine Haftschicht auf. Die Haftschicht kann dabei einseitig oder beidseitig auf der Folie angebracht sein. Die Haftschicht kann dabei zur Befestigung der Folie am Substrat dienen, die Haftschicht kann aber ebenso zur Befestigung der Folie am Halbleiterbauteil dienen. Die Haftschicht führt so zu einer erhöhten Robustheit des ungefügten Aufbaus. Dies erleichtert die Handhabung der ungefügten Aufbauten. Auch kann die Haftschicht zur Gestaltung des Fügeprozesses beitragen, da ein Herausquetschen der Folie durch das Fügematerial (z. B. Sintermaterial) so verringert werden kann, da die Folie einen gewissen Widerstand bietet.
  • In einer weiteren Ausführungsform weist die Folie eine Faserfüllung insbesondere eine Glasfaserfüllung auf. So können insbesondere die mechanischen Eigenschaften der Folie auf die Anforderungen des finalen Einsatzgebietes einer Schaltung, die den Verbund aufweist, angepasst werden.
  • Die Aufgabe wird weiterhin durch ein Verbund aus einem leistungselektronischen Halbleiterbauteil und einem Substrat gelöst. Das leistungselektronische Halbleiterbauteil weist dabei Kontaktflächen und das Substrat eine Metallisierung auf. Die Kontaktflächen sind dabei insbesondere durch eines der erfindungsgemäßen Verfahren im Bereich eines Einbauplatzes an die Metallisierung des Substrats gefügt. Der Verbund weist weiterhin eine elektrisch isolierende Folie auf, die so angeordnet ist, dass von den Kontaktflächen freiliegende Bereiche des Halbleiterbauteils zumindest teilweise durch die Folie von der Metallisierung des Substrats und von den Kontaktflächen isoliert sind. In anderen Worten ist die Folie so angeordnet, dass die Metallisierung des Substrats gegenüber den zu isolierenden Bereichen des Halbleiterbauteils elektrisch isoliert ist.
  • In einer weiteren Ausführungsform ragt die Folie unter dem Halbleiterbauteil heraus. Dadurch wird eine sichere Isolation der Guard-Ring-Bereiche und der direkten Chipkante durch die Folie erreicht. Ergänzend kann ein additiver Underfill vorgesehen sein, um Chipkanten weiter zu schützen.
  • In einer weiteren Ausführungsform ist die Folie vollständig vom Halbleiterbauteil abgedeckt. Auch diese Variante ermöglicht eine sichere Isolation der Guard-Ring-Bereiche durch die Folie und ermöglicht es weiterhin einen größeren Anteil von bereits erprobten und validierten Underfills zu verwenden.
  • In einer weiteren Ausführungsform ist die Folie so angeordnet, dass ein Guard-Ring-Bereich des Halbleiterbauteils von der Folie isoliert ist. So können die besonderen Anforderungen des Guard-Ring-Bereichs hinsichtlich einer Isolationsqualität durch die Folie erreicht werden.
  • Im Folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele näher beschrieben und erläutert. Es zeigen:
    • 1 schematisch einen Verbund aus einem leistungselektronischen Halbleiterbauteil auf einem Substrat,
    • 2 den Verbund aus 1 nach einem Underfill-Prozess,
    • 3 eine weitere Ausführungsform eines Verbunds und
    • 4 eine weitere Ausführungsform eines Verbunds.
  • 1 zeigt ein Ausführungsbeispiel eines bereits gefügten Verbunds aus einem leistungselektronischen Halbleiterbauteil 30 mit Kontaktflächen 34, 35 und einem Substrat 10 mit einer Metallisierung 12. Die Kontaktflächen 34, 35 sind bereits über ein jeweils zugeordnetes Fügematerial 14, 15 an die Metallisierung 12 gefügt. Eine elektrisch isolierende Folie 20 ist so angeordnet, dass von den Kontaktflächen 34, 35 freiliegende Bereiche des Halbleiterbauteils 30 zumindest teilweise durch die Folie 20 vom Substrat 10, vom Fügematerial 14, 15 und von den Kontaktflächen 34, 35 isoliert sind. Das Fügematerial 14, 15 ist dabei vorzugsweise als Sintermaterial ausgestaltet. Das leistungselektronischen Halbleiterbauteil 30 weist in diesem Fall einen Guard-Ring in einem Guard-Ring-Bereich 36 auf. Der Guard-Ring-Bereich 36 wird dabei von der Folie 20 vom Fügematerial 14, 15 sowie von der Metallisierung 12 elektrisch isoliert. Ein Spalt 40 verbleibt, da die Folie 20 nicht unter dem Halbleiterbauteil 30 herausragt. Die in 1-4 gezeigten Ausführungsformen sind ebenso auf Halbleiterbauteile anwendbar, die keinen Guard-Ring aufweisen.
  • 2 zeigt den aus 1 bekannten Verbund, wobei der Spalt 40 durch ein Underfill-Material 25 gefüllt wurde. Das Underfill-Material 25 sorgt so für eine vollständige Isolation und dichtet zusätzlich verbleibende Bereiche ab. Der sogenannte „Gate-Graben“ zwischen Metallisierung kann ebenso durch das Underfill-Material gefüllt sein.
  • 3 zeigt eine Ausführungsform in der die Folie 20 als unmittelbare Trennschicht zur porösen Sinterschicht, also dem Fügematerial 14, 15, eingesetzt wird. Der Guard-Ring-Bereich 36 und die Chipkante werden weiterhin über ein Underfill 25 isoliert und thermomechanisch stabilisiert. Dies hat vorteilhaft zur Folge, dass die Isolation des Guard-Ring-Bereichs 36 und der Chipkante mit einem erprobtem Underfill 25 durchgeführt werden kann. Der Einfluss des schon erprobten Underfill auf das thermomechanische Verhalten ist dementsprechend Gering.
  • 4 zeigt einen Verbund, bei dem die Folie 20 aus unter dem Chip hervorragt. Es kann sich also nicht wie in 1 gezeigt ein Spalt 40 an den Rändern des Halbleiterbauteils 30 bilden, sondern nur unterhalb des Halbleiterbauteils 30 bzw. in der Ebene der Metallisierung 12 (auch als „Gate-Graben“ bezeichnet). Diese Ausführungsform ermöglicht eine Sichere Isolation der Guard-Ring-Bereiche 36 und der unmittelbarer Chipkante mit einer insbesondere vorgeprüften Folie 20. Dies kann - je nach Einsatzgebiet - zu erheblichen Vorteilen hinsichtlich eines Verhinderns von Guard-Ring-Korrosion führen.
  • Bezüglich der in den Figuren gezeigten Ausführungsformen bietet die vorliegende Lösung eine hybride chipnahe Verkapsulierung durch eine Folie 20 und bei Bedarf vorteilhaft ergänzt durch ein Underfill-Material 25. Dabei kann eine Kombination aus Capillary-Flow-Underfill und während des Sinterns applizierter komprimierter elastischer Folien 20 zum Einsatz kommen. Die Folien 20 können entsprechend der Chip- und Sinterdepotkonturen ausgeschnitten und entsprechend vorkonfektioniert werden. Dieser variable Ansatz ermöglicht die Verbindung der Vorteile bzgl. der Anschlussfähigkeit an die herkömmliche Verkapsulierung ausschließlich durch Nutzung des Capillary-Flow-Underfill (hinsichtlich der bereits verstandenen Isolations- und thermomechanischen Eigenschaften) mit den Vorteilen der vorgefertigten Folien-/Prepregs hinsichtlich Defektfreiheit, besseren Isolationseigenschaften und Prozessvereinfachungen. Konstruktiv kann bei diesem Ansatz der jeweilige Anteil von Folie 20 und Underfill 25 entsprechend im Chipspalt 40 und Verkapsulierung um die Chips (Halbleiterbauteile 30) variiert werden. Ein großer Vorteil der Lösung besteht weiterhin durch die Beibehaltung der geometrischen Merkmale nach außen, was eine einfache Drop-In-Implementierung in bestehende Prozessabfolgen ermöglicht.
  • Zusammenfassend betrifft die Erfindung ein Verfahren zum Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils (30) an ein Substrat (10). Um das Fügen und das Isolieren von leistungselektronischen Halbleiterbauteilen einfacher und effizienter zu gestalten werden folgende Schritte vorgeschlagen:
    • - Bereitstellen des Substrats (10) mit einer Metallisierung (12), das einen Einbauplatz mit Fügematerial (14, 15) aufweist,
    • - Anordnen einer elektrisch isolierenden Folie (20) und des Halbleiterbauteils (30) auf dem Substrat (10), sodass
      • - die dem Substrat (10) zugewandten Kontaktflächen (34, 35) des Halbleiterbauteils (30) von der Folie (20) ausgespart sind und
      • - von den Kontaktflächen (34, 35) freiliegende Bereiche (35) des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kontaktflächen (34, 35) isoliert werden, und
    • - Fügen des Halbleiterbauteils (30) an das Substrat (10) und zumindest teilweises elektrisches Isolieren des Halbleiterbauteils (30) durch die Folie (20) in einem Arbeitsschritt. Die Erfindung betrifft weiterhin einen gefügten Verbund aus einem leistungselektronischen Halbleiterbauteil (30) und einem Substrat (10).
  • Bezugszeichenliste
    • 10
    Substrat
    12
    Metallisierung
    14, 15
    Fügematerial
    20
    elektrisch isolierende Folie
    25
    Underfill-Material
    30
    leistungselektronisches Halbleiterbauteil
    34, 35
    Kontaktflächen des Halbleiterbauteils
    36
    Guard-Ring-Bereich
    40
    Spalt

Claims (15)

  1. Verfahren zum Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils (30) mit Kontaktflächen (34, 35) an ein Substrat (10), umfassend die Schritte: - Bereitstellen des Substrats (10) mit einer Metallisierung (12), das einen Einbauplatz mit Fügematerial (14, 15) aufweist, - Anordnen einer elektrisch isolierenden Folie (20) und des Halbleiterbauteils (30) auf dem Substrat (10), sodass - die dem Substrat (10) zugewandten Kontaktflächen (34, 35) des Halbleiterbauteils (30) von der Folie (20) ausgespart sind und - von den Kontaktflächen (34, 35) freiliegende Bereiche (35) des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kontaktflächen (34, 35) isoliert werden, und - Fügen des Halbleiterbauteils (30) an das Substrat (10) und zumindest teilweises elektrisches Isolieren des Halbleiterbauteils (30) durch die Folie (20) in einem Arbeitsschritt.
  2. Verfahren nach Anspruch 1, wobei das Halbleiterbauteil (30) auf dem Fügematerial (14) und/oder der Folie (20) aufliegt.
  3. Verfahren nach Anspruch 1 oder 2, umfassend den Schritt: - Schließen eines verbleibenden Spalts (40) zwischen Metallisierung (12), Folie (20) und Halbleiterbauteil (30) durch ein Underfill-Material (25).
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) das Fügematerial (12) von den von den Kontaktflächen (34, 35) freiliegenden Bereichen (35) des Halbleiterbauteils (30) elektrisch isoliert.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) einen Guard-Ring-Bereich (36) des Halbleiterbauteils (30) isoliert.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) so dimensioniert ist, dass sie nach dem Fügen aus einem Spalt zwischen Metallisierung (12) des Substrats (10) und dem Halbleiterbauteil (30) herausragt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) ein Elastomer, insbesondere ein Silikon-Elastomer, aufweist oder daraus besteht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) einen Füllstoff, insbesondere einen keramischen Füllstoff, aufweist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) eine Haftschicht aufweist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) eine Faserfüllung, insbesondere eine Glasfaserfüllung aufweist.
  11. Verbund aus einem leistungselektronischen Halbleiterbauteil (30) mit Kontaktflächen (34, 35) und einem Substrat (10) mit einer Metallisierung (12), wobei die Kontaktflächen (34, 35) an die Metallisierung (12) gefügt sind, aufweisend eine elektrisch isolierende Folie (20), die so angeordnet ist, dass von den Kontaktflächen (34, 35) freiliegende Bereiche des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kontaktflächen (34, 35) isoliert sind.
  12. Verbund nach Anspruch 11, wobei die Folie (20) unter dem Halbleiterbauteil (30) herausragt.
  13. Verbund nach Anspruch 11 oder 12, wobei die Folie (20) vollständig vom Halbleiterbauteil (30) abgedeckt ist.
  14. Verbund nach einem der Ansprüche 11 bis 13, wobei die Folie (20) so angeordnet ist, dass ein Guard-Ring-Bereich des Halbleiterbauteils (30) von der Folie elektrisch isoliert ist.
  15. Verbund nach einem der Ansprüche 11 bis 14, aufweisend ein Underfill-Material (25), insbesondere in einem Spalt (40) zwischen Metallisierung (12), Folie (20) und Halbleiterbauteil (30).
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