WO2021239538A2 - Fügen und isolieren von leistungselektronischen halbleiterbauteilen - Google Patents

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Christian NACHTIGALL-SCHELLENBERG
Jörg Strogies
Klaus Wilke
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    • H01L2924/0715—Polysiloxane

Definitions

  • the invention relates to a method for the simultaneous joining and isolation of a power electronic semiconductor component on an organic and / or ceramic substrate.
  • the invention also relates to a composite of a power electronic semiconductor component and an organic and / or ceramic substrate.
  • Such a method comes e.g. B. in the production of power modules for converters or other power electronic circuits are used.
  • the composite can be part of an electronic power circuit and be used in a corresponding electronic power device.
  • DE 102006 013 853 A1 discloses a power semiconductor component that has an insulating adhesive layer and / or an insulating tion adhesive film material, which is arranged between a power semiconductor chip side and a flat conductor material sides.
  • the invention is based on the object of making the joining and insulation of power electronic semiconductor components on a ceramic and / or organic substrate simpler and more efficient.
  • the substrate has an installation location with joining material and wherein the substrate is an organic and / or a ceramic wiring carrier,
  • the contact surfaces of the semiconductor component facing the substrate are recessed from the film and
  • the metallization of the wiring carrier is already structured so that the installation locations for the semiconductor components are formed. Furthermore, the structured metallization forms space for possibly further components and conductor tracks.
  • Such wiring carriers are, for example, printed circuit boards (also PCBs) or metallized and structured ceramic substrates.
  • the semiconductor component can, for example, be designed as an unhoused semiconductor switch (for example bare die) and for this purpose has, for example, three contacts or contact areas, B. two contact surfaces on the underside of the chip. With its metallization, the substrate provides the electrical connection of the contact areas for the semiconductor component.
  • the installation location is to be designed accordingly in accordance with the semiconductor component.
  • the joining material is preferably designed as a sintering paste.
  • the joining is preferably configured as a sintering process and is completed by exerting pressure and temperature on the semiconductor component and thus on the joining material and the foil.
  • the semiconductor component is pressed onto the foil in such a way that the joint connection is completed when pressure and temperature are exerted and the foil closes the gap due to its inherent elasticity.
  • the film is arranged or clamped between the substrate and the semiconductor component in such a way that at least partial insulation of the semiconductor component from the substrate and its metallization occurs.
  • the insulation properties can be controlled advantageously and very easily with regard to the process management through the material properties and through the geometric dimensions of the film.
  • the film is arranged on the substrate in such a way that the joining material protrudes through the film.
  • the film thus has recesses at the points where the joining material is provided.
  • the film is furthermore arranged in such a way that the areas of the semiconductor component exposed by the contact surfaces are at least partially isolated by the film. This has the great advantage that the film already provides for a large part of the insulation that is required, so that further insulation can either be completely dispensed with later on or the subsequent insulation is significantly simplified by using further insulation materials.
  • the foil insulates both the electrically conductive joining material rial as well as the semiconductor component and the metallization of the substrate.
  • the semiconductor component rests on the joining material and / or the film. It is conceivable that the semiconductor component only rests on the film or the joining material before joining. By joining it is then achieved that the semiconductor component is joined and ends with the film. It has been shown that it is possible for the semiconductor component to rest on the film and on the joining material and also only to rest on the Fügema material or only on the film and only then by joining with the film or with comes into contact with the joining material.
  • the method comprises the step of closing a remaining gap between the metalization, the film and the semiconductor component by means of an underfill material.
  • This variable combination of prefabricated insulation layers, provided by the film, and the targeted selective use of underfill materials, in particular of capillary flow underfills enables the respective volume proportions to be optimally designed in terms of construction and technology. Technologically, a good adaptability of the individual regions is achieved with very good continuity to subsequent process steps.
  • the gap is preferably closed after the joining, since the capillary flow underfills in particular have a high creeping effect and can be easily introduced into the gap. It is also possible to dispense some underfill material at the expected points on the film or between the film and the joining material before joining, so that it is already pressed into the right place.
  • pressure is exerted on the semiconductor component in order to join the semiconductor component.
  • the pressure acts together with the film and the semiconductor component in such a way that the film is at least partially exposed to pressure during the joining between the substrate and the semiconductor component.
  • the pressure thus acts on the film between the substrate and the semiconductor component.
  • the film can be squeezed by the pressure and thus close the gap.
  • the film can also flow through the pressure.
  • elastic deformation of the film can also occur, which produces a particularly good seal. It has been found to be advantageous if a pressure of 10 MPa to 20 MPa is used when joining.
  • the film isolates the joining material from the areas of the semiconductor component that are exposed by the contact surfaces.
  • the foil preferably also insulates the areas of the metallization that are exposed by the joint connection or the joining material.
  • the film insulates a guard ring area of the semiconductor.
  • Some semiconductor components have so-called guard rings to improve interference immunity and EMC. These are electrically conductive areas that are not necessarily arranged as a round "ring" on the edge of the semiconductor. It is often necessary to isolate them particularly carefully so as not to endanger the good properties of the semiconductor. It has been shown that the method according to the invention, in particular the film, is very well suited for this purpose. It has furthermore been shown that a film here can considerably improve the corrosion properties of the guard ring in comparison to an underfill.
  • the film is dimensioned in such a way that, after joining, the film protrudes from a gap between the metallization of the substrate. In most cases, this can be achieved by the fact that the film has larger dimensions than the chip, that is to say part of the semiconductor component. Furthermore, the film can also be dimensioned so that it is pressed out of the gap by the compression during the joining process. This is particularly the case when the foil in the unmated state is somewhat higher than the semiconductor component. As an alternative or in addition, the foil can also be dimensioned by its thickness in such a way that a certain amount of squeezing and a flow of the foil into remaining gaps occurs during joining. This occurs in particular when the film first comes into contact with the chip.
  • the film has an elastomer, in particular a silicone elastomer, or consists of it. It has been shown to be particularly advantageous to use such materials for insulation, since they combine the required electrical insulation effect with excellent material properties.
  • the film can alternatively have or consist of other known electrically insulating plastics.
  • the film has a particularly ceramic filler.
  • other properties such as heat conduction and expansion coefficient can also be adjusted. In this way, optimized chip-foil combinations can be created in an advantageous manner.
  • a plastic film with a ceramic filler can be used.
  • the film has an adhesive layer.
  • the adhesive layer can be applied to one or both sides of the film.
  • the adhesive layer can serve to attach the film to the substrate, but the adhesive layer can also serve to attach the film to the semiconductor component.
  • the adhesive layer thus leads to increased robustness of the unjoined structure. This makes it easier to handle the unjoined structures.
  • the adhesive layer can also contribute to the design of the joining process, since squeezing out the film by the joining material (z. B. Sin termaterial) can be reduced because the film offers a certain resistance.
  • the film has a fiber filling, in particular a glass fiber filling.
  • the mechanical properties of the film can be adapted to the requirements of the final area of application of a circuit that has the composite.
  • the fiber filling is preferably designed as a fabric filling.
  • the fabric can act as a reinforcement, with the reinforcement being able to adapt the lateral thermal expansion coefficients (CTE) accordingly.
  • CTE lateral thermal expansion coefficients
  • the fabrics have proven to be advantageous.
  • Such foils with fiber filling can for example be purchased as prepreg who the.
  • Polysiloxane films with a fabric filling can also be purchased.
  • the task is also achieved by a combination of a power electronic semiconductor component and a substrate.
  • the power electronic semiconductor component has a metallization on the contact areas and the substrate.
  • the substrate is an organic and / or a ceramic wiring carrier.
  • the metallization is preferably already structured.
  • the contact surfaces are in particular joined to the metallization of the substrate by one of the methods according to the invention in the area of an installation location.
  • the composite furthermore has an electrically insulating film which is arranged such that regions of the semiconductor component that are exposed by the contact surfaces are at least partially isolated by the film from the metallization of the substrate and from the contact surfaces. In other words, the film is arranged in such a way that the metallization of the substrate is partially electrically isolated from the regions of the semiconductor component to be isolated.
  • the composite If pressure is exerted on the semiconductor component during joining, the composite exhibits a permanent elastic deformation of the foil or a foil deformed by flow processes, depending on the foil used. this has the great advantage that the Foil unfolds its insulating and sealing effect through the pressure exerted.
  • the film protrudes from under the semiconductor component. This ensures that the guard ring areas and the direct chip edge are reliably insulated by the film.
  • an additional underfill can be provided to further protect chip edges.
  • the film is completely covered by the semiconductor component. This variant also enables safe insulation of the guard ring areas through the film and enables a larger proportion of already tested and validated underfills to be used.
  • the film is arranged in such a way that a guard ring area of the semiconductor component is isolated from the film. In this way, the special requirements of the guard ring area with regard to insulation quality can be achieved through the film.
  • FIG. 1 schematically shows a composite of a power electronic semiconductor component on a substrate
  • FIG. 2 shows the composite from FIG. 1 after an underfill process
  • FIG. 4 shows a further embodiment of a composite.
  • FIG. 1 shows an embodiment of an already joined composite of a power electronic semiconductor component 30 with contact areas 34, 35 and a substrate 10 with a metallization 12.
  • the contact areas 34, 35 are already joined to the metalization 12 via an associated joining material 14, 15.
  • An electrically insulating film 20 is arranged such that areas of the semiconductor component 30 that are exposed from the contact areas 34, 35 are at least partially isolated by the film 20 from the substrate 10, from the joining material 14, 15 and from the contact areas 34, 35.
  • the joining material 14, 15 is preferably designed as a sintered material.
  • the power electronic semiconductor component 30 has a guard ring in a guard ring area 36.
  • the guard ring area 36 is electrically isolated by the film 20 from the joining material 14, 15 and from the metallization 12.
  • a gap 40 remains since the film 20 does not protrude below the semiconductor component 30.
  • the embodiments shown in FIG 1-4 are also applicable to semicon terbaumaschinemaschine that do not have a guard ring.
  • FIG. 2 shows the composite known from FIG. 1, the gap 40 being filled by an underfill material 25.
  • the underfill material 25 thus ensures complete insulation and additionally seals off remaining areas.
  • the so-called “gate trench” between the metallization can also be filled by the underfill material.
  • FIG. 3 shows an embodiment in which the film 20 is used as a direct separating layer for the porous sintered layer, that is to say the joining material 14, 15.
  • the guard ring area 36 and the chip edge are further isolated via an underfill 25 and thermomechanically stabilized. This advantageously has the consequence that the insulation of the guard ring area 36 and the chip edge can be carried out with a tried and tested underfill 25. The influence of the already tried and tested underfill on the thermomechanical behavior is correspondingly low.
  • FIG. 4 shows a composite in which the film 20 protrudes from under the chip.
  • a gap 40 cannot form at the edges of the semiconductor component 30, as shown in FIG. 1, but only below the semiconductor component 30 or in the plane of the metallization 12 (also referred to as "gate trench").
  • This embodiment enables a safe isolation the guard ring areas 36 and the immediate chip edge with a particularly pre-tested film 20. This can - depending on the area of application - lead to considerable advantages in terms of preventing guard ring corrosion.
  • the present solution offers hybrid encapsulation close to the chip by a film 20 and, if necessary, advantageously supplemented by an underfill material 25.
  • a combination of capillary flow underfill and applied during sintering can be used compressed elastic films 20 are used com men.
  • the foils 20 can be cut out according to the chip and sintered depot contours and prefabricated accordingly.
  • the respective proportion of film 20 and underfill 25 can be varied according to the chip gap 40 and encapsulation around the chips (semiconductor components 30).
  • a major advantage of the solution is that the geometrical features are retained on the outside, which enables simple drop-in implementation in existing process sequences.
  • the invention relates to a method for joining and isolating a power electronic semiconductor component (30) on a substrate (10).
  • a method for joining and isolating a power electronic semiconductor component (30) on a substrate (10) In order to make the joining and insulation of power electronic semiconductor components easier and more efficient, the following steps are proposed:
  • the invention also relates to a joined composite of a power electronic semiconductor component (30) and a substrate (10).

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Abstract

Zusammenfassend betrifft die Erfindung ein Verfahren zum Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils (30) an ein Substrat (10). Um das Fügen und das Isolieren von leistungselektronischen Halbleiterbauteilen einfacher und effizienter zu gestalten werden folgende Schritte vorgeschlagen: - Bereitstellen des Substrats (10) mit einer Metallisierung (12), das einen Einbauplatz mit Fügematerial (14, 15) aufweist, - Anordnen einer elektrisch isolierenden Folie (20) und des Halbleiterbauteils (30) auf dem Substrat (10), sodass - die dem Substrat (10) zugewandten Kontaktflächen (34, 35) des Halbleiterbauteils (30) von der Folie (20) ausgespart sind und - von den Kontaktflächen (34, 35) freiliegende Bereiche (35) des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kontaktflächen (34, 35) isoliert werden, und - Fügen des Halbleiterbauteils (30) an das Substrat (10) und zumindest teilweises elektrisches Isolieren des Halbleiterbauteils (30) durch die Folie (20) in einem Arbeitsschritt. Die Erfindung betrifft weiterhin einen gefügten Verbund aus einem leistungselektronischen Halbleiterbauteil (30) und einem Substrat (10).

Description

Beschreibung
Fügen und Isolieren von leistungselektronischen Halbleiter bauteilen
Die Erfindung betrifft ein Verfahren zum simultanen Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils auf ein organisches und/oder keramisches Substrat. Weiterhin betrifft die Erfindung einen Verbund aus einem leistungs elektronischen Halbleiterbauteil und einem organischen und/oder keramischen Substrat.
Ein derartiges Verfahren kommt z. B. bei der Herstellung von Leistungsmodulen für Umrichter oder weitere Leistungselektro nische Schaltungen zum Einsatz. Der Verbund kann dabei Teil einer leistungselektronischen Schaltung sein und in einer entsprechenden leistungselektronischen Vorrichtung zum Ein satz kommen.
Leistungselektronische Halbleiterbauteile in Form von Direkt montierten Leistungschips benötigen für die Erreichung der konstruktiven Zielstellungen hinsichtlich thermomechanischer Beständigkeit, elektrischer Isolation sowie additiver Feucht ebeständigkeit einen hochleistungsfähige chipnahe Verkapsu- lierung. Dieses Problem tritt insbesondere bei der Montage der Chips in sogenannter Flip-Chip-Orientierung (mit der Chi poberseite zum Substrat hin) auf. Die Prozessierung dieser chipnahen Verkapsulierung gestaltet sich technologisch auf wendig und ist anfällig für Fehler in Folge von Material- und Prozess-Schwankungen .
Bisher wurde das Problem primär durch die Anwendung eines Capillary-Flow-Underfill zur chipnahen Verkapsulierung ge löst, wobei die Prozessierung entsprechend aufwendig und auch fehleranfällig ist.
Die DE 102006 013 853 Al offenbart ein Leistungshalbleiter bauelement das eine Isolationshaftschicht und/oder ein Isola- tionshaftfolienmaterial aufweist, das zwischen einer Leis tungshalbleiterchipseite und einem Flachleitermaterialseiten angeordnet ist.
Der Erfindung liegt die Aufgabe zugrunde, das Fügen und das Isolieren von leistungselektronischen Halbleiterbauteilen auf ein keramisches und/oder organisches Substrat einfacher und effizienter zu gestalten.
Diese Aufgabe wird durch ein Verfahren mit den im Anspruch 1 angegebenen Merkmalen gelöst.
Zum Fügen und Isolieren eines leistungselektronischen Halb leiterbauteils mit Kontaktflächen an ein Substrat werden die folgenden Schritte vorgeschlagen:
- Bereitstellen des Substrats mit einer Metallisierung, wobei das Substrat einen Einbauplatz mit Fügematerial aufweist und wobei das Substrat ein organischer und/oder ein keramischer Verdrahtungsträger ist,
- Anordnen einer elektrisch isolierenden Folie und des Halb leiterbauteils auf dem Substrat, sodass:
- die dem Substrat zugewandten Kontaktflächen des Halb leiterbauteils von der Folie ausgespart sind und
- von den Kontaktflächen freiliegende Bereiche des Halb leiterbauteils zumindest teilweise durch die Folie vom Substrat und von den Kontaktflächen isoliert werden, und
- Fügen des Halbleiterbauteils an das Substrat und zumindest teilweises Isolieren des Halbleiterbauteils durch die Folie in einem Arbeitsschritt.
Die Metallisierung der Verdrahtungsträger ist dabei bereits strukturiert, sodass die Einbauplätze für die Halbleiterbau teile ausgebildet werden. Weiterhin bildet die strukturierte Metallisierung Platz für ggf. weitere Bauteile und Leiterbah nen Derartige Verdrahtungsträger sind beispielsweise gedruck te Leiterplatten (auch PCB) oder metallisierte und struktu rierte Keramiksubstrate. Das Halbleiterbauteil kann dabei beispielsweise als ein unge- häuster Halbleiter-Schalter (z. B. Bare-Die) ausgebildet sein und weist dazu z.B. drei Kontakte bzw. Kontaktflächen auf, davon z. B. zwei Kontaktflächen auf der Chip-Unterseite. Das Substrat stellt mit seiner Metallisierung die elektrische Verbindung der Kontaktflächen für das Halbleiterbauteil zur Verfügung. Der Einbauplatz ist dabei entsprechend gemäß dem Halbleiterbauteil auszubilden. Das Fügematerial ist vorzug weise als Sinterpaste ausgestaltet.
Das Fügen ist dabei vorzugsweise als Sinterprozess ausgestal tet und wird durch Ausüben von Druck und Temperatur auf das Halbleiterbauteil und damit auf das Fügematerial und die Fo lie fertiggestellt. Das Halbleiterbauteil wird so auf die Fo lie gedrückt, dass unter die Ausübung von Druck und Tempera tur die Fügeverbindung fertiggestellt wird und die Folie durch ihre inhärente Elastizität eine Spaltschließung be wirkt. Im gefügten, also bspw. im gesinterten Zustand ist die Folie so zwischen dem Substrat und dem Halbleiterbauteil an geordnet, bzw. geklemmt, dass eine zumindest teilweise Isola tion des Halbleiterbauteils gegenüber dem Substrat und dessen Metallisierung eintritt. Die Isolationseigenschaften können hierbei vorteilhaft und bezüglich der Prozessführung sehr einfach durch die Materialeigenschaften sowie durch die geo metrischen Dimensionen der Folie gesteuert werden.
Die Folie wird so auf dem Substrat angeordnet, dass das Füge material durch die Folie hindurchragt. Die Folie weist also Aussparungen an den Stellen auf, an denen das Fügematerial vorgesehen ist. Die Folie ist weiterhin so angeordnet, dass die von den Kontaktflächen freiliegende den Bereiche des Halbleiterbauteils zumindest teilweise von der Folie isoliert werden. Dies hat den großen Vorteil, dass bereits die Folie für einen Großteil der ist notwendigen Isolation sorgt und somit später auf eine weitere Isolation entweder vollständig verzichtet werden kann oder die nachfolgende Isolation durch weitere Isolationsmaterialien deutlich vereinfacht wird. Die Folie isoliert dabei sowohl das elektrisch leitende Fügemate- rial als auch das Halbleiterbauteil und die Metallisierung des Substrats.
In einer weiteren Ausführungsform liegt das Halbleiterbauteil auf dem Fügematerial und/oder der Folie auf. Es ist denkbar, dass das Halbleiterbauteil vor dem Fügen lediglich auf der Folie oder dem Fügematerial auf liegt. Durch das Fügen wird dann erreicht, dass das Halbleiterbauteil gefügt wird und mit der Folie abschließt. Es hat sich gezeigt, dass es möglich ist, dass das Halbleiterbauteil auf der Folie und auf dem Fü gematerial aufliegen kann sowie ebenfalls nur auf dem Fügema terial bzw. nur auf der Folie aufliegen kann und dann erst durch das Fügen mit der Folie bzw. mit dem Fügematerial in Kontakt kommt.
In einer weiteren Ausführungsform umfasst das Verfahren den Schritt, Schließen eines verbleibenden Spalts zwischen Metal lisierung, der Folie und dem Halbleiterbauteil durch ein Un- derfill-Material . Diese variable Kombination aus vorkonfekti onierten Isolationslagen, bereitgestellt durch die Folie, und der zielgerichteten selektiven Anwendung von Underfill- Materialien, insbesondere von Capillary-Flow-Underfills er möglicht, dass die jeweiligen Volumenanteile konstruktiv und technologisch optimal gestaltet werden können. Technologisch wird eine gute Adaptionsfähigkeit der einzelnen Regionen bei sehr guter Wahrung der Kontinuität zu nachfolgenden Prozess- Schritten erreicht. Vorzugsweise wird der Spalt nach dem Fü gen geschlossen, da insbesondere die Capillary-Flow- Underfills eine hohe Kriechwirkung haben und sich gut in den Spalt einbringen lassen. Es ist ebenso möglich bereits an den zu erwarteten Stellen an der Folie oder zwischen Folie und Fügematerial etwas Underfill-Material vor dem Fügen zu Dis pensen, damit es bereits an die richtige Stelle gedrückt wird.
In einer weiteren Ausführungsform wird zum Fügen des Halblei terbauteils ein Druck auf das Halbleiterbauteil ausgeübt.
Dies ist beispielsweise beim Sintern der Fall. Der Druck wirkt dabei mit der Folie und dem Halbleiterbauteil so zusam men, dass die Folie während des Fügens zwischen dem Substrat und dem Halbleiterbauteil dem Druck zumindest teilweise aus gesetzt ist. Der Druck wirkt also zwischen dem Substrat und dem Halbleiterbauteil auf die Folie. In anderen Worten kann die Folie durch den Druck gequetscht werden und so eine Spaltschließung bewirken. Die Folie kann durch den Druck auch eine Fließbewegung durchführen. Je nach Folie kann aber auch eine elastische Verformung der Folie auftreten, die eine be sonders gute Abdichtung bewirkt. Es hat sich als vorteilhaft herausgestellt, wenn ein Druck von 10 MPa bis 20 MPa beim Fü gen zur Anwendung kommt.
In einer weiteren Ausführungsform isoliert die Folie das Fü gematerial von den von den Kontaktflächen freiliegenden Be reichen des Halbleiterbauteils. Vorzugsweise isoliert die Fo lie auch die von der Fügeverbindung bzw. dem Fügematerial freiliegenden Bereiche der Metallisierung.
In einer weiteren Ausführungsform isoliert die Folie einen Guard-Ring-Bereich des Halbleiters. Manche Halbleiterbauteile weisen zur Verbesserung der Störfestigkeit und der EMV soge nannte Guard-Ringe auf. Diese sind elektrisch leitende Berei che, die als nicht notwendigerweise runder „Ring" am Rand des Halbleiters angeordnet sind. Oft ist es nötig diese besonders sorgfältig zu isolieren, um die guten Eigenschaften des Halb leiters nicht zu gefährden. Es hat sich gezeigt, dass sich das erfindungsgemäße Verfahren, insbesondere die Folie, dazu sehr gut eignet. Es hat sich weiterhin gezeigt, dass eine Fo lie hier die Korrosionseigenschaften des Guard-Rings im Ver gleich zu einem Underfill erheblich verbessern kann.
In einer weiteren Ausführungsform ist die Folie so dimensio niert, dass die Folie nach dem Fügen aus einem Spalt zwischen Metallisierung des Substrats herausragt. Dies kann in den meisten Fällen dadurch erreicht werden, dass die Folie größe re Maße aufweist als der Chip, also als das Halbleiterbau teil. Weiterhin kann die Folie auch so dimensioniert werden, dass sie durch das Komprimieren während des Fügevorgangs aus dem Spalt herausgedrückt wird. Dies ist insbesondere dann der Fall, wenn die Folie im ungefügen Zustand etwas höher ist als das Halbleiterbauteil. Alternativ oder ergänzend kann die Fo lie auch durch ihre Dicke so dimensioniert werden, dass beim Fügen eine gewisse Quetschung und ein Fließen der Folie in verbleibende Spalte auftritt. Dies tritt insbesondere dann auf, wenn die Folie zuerst mit dem Chip in Kontakt kommt.
In einer weiteren Ausführungsform weist die Folie ein Elasto mer, insbesondere ein Silikon-Elastomer auf oder besteht dar aus. Es hat sich als besonders vorteilhaft gezeigt derartige Materialien zu Isolation zu verwenden, da sie die geforderte elektrische Isolationswirkung mit hervorragenden Materialei genschaften kombinieren. Die Folie kann alternativ weitere bekannte elektrisch isolierende Kunststoffen aufweisen oder daraus bestehen.
In einer weiteren Ausführungsform weist die Folie einen ins besondere keramischen Füllstoff auf. Neben den Isolationsei genschaften der Folie können so auch weitere Eigenschaften wie Wärmeleitung und Ausdehnungskoeffizient angepasst werden. So können vorteilhaft optimierte Chip-Folien-Kombinationen erstellt werden. So kann beispielsweise eine Kunststofffolie mit einem Keramischen Füllstoff zum Einsatz kommen.
In einer weiteren Ausführungsform weist die Folie eine Haft schicht auf. Die Haftschicht kann dabei einseitig oder beid seitig auf der Folie angebracht sein. Die Haftschicht kann dabei zur Befestigung der Folie am Substrat dienen, die Haft schicht kann aber ebenso zur Befestigung der Folie am Halb leiterbauteil dienen. Die Haftschicht führt so zu einer er höhten Robustheit des ungefügten Aufbaus. Dies erleichtert die Handhabung der ungefügten Aufbauten. Auch kann die Haft schicht zur Gestaltung des Fügeprozesses beitragen, da ein Herausquetschen der Folie durch das Fügematerial (z. B. Sin termaterial) so verringert werden kann, da die Folie einen gewissen Widerstand bietet. In einer weiteren Ausführungsform weist die Folie eine Faser füllung insbesondere eine Glasfaserfüllung auf. So können insbesondere die mechanischen Eigenschaften der Folie auf die Anforderungen des finalen Einsatzgebietes einer Schaltung, die den Verbund aufweist, angepasst werden. Vorzugsweise ist die Faserfüllung als Gewebefüllung ausgestaltet. Das Gewebe kann so als Armierung wirken, wobei die Armierung die latera len thermischen Ausdehnungskoeffizienten (CTE) entsprechend angepasst werden können. Insbesondere im Vergleich zu disper gierten und nicht verketteten Füllerpartikeln haben sich die Gewebe als vorteilhaft herausgestellt. Derartige Folien mit Faserfüllung können beispielsweise als Prepreg erworben wer den. Auch Polysiloxan-Folien können mit Gewebefüllung erwor ben werden.
Die Aufgabe wird weiterhin durch ein Verbund aus einem leis tungselektronischen Halbleiterbauteil und einem Substrat ge löst. Das leistungselektronische Halbleiterbauteil weist da bei Kontaktflächen und das Substrat eine Metallisierung auf. Das Substrat ist ein organischer und/oder ein keramischer Verdrahtungsträger . Die Metallisierung ist vorzugsweise be reits strukturiert. Die Kontaktflächen sind dabei insbesonde re durch eines der erfindungsgemäßen Verfahren im Bereich ei nes Einbauplatzes an die Metallisierung des Substrats gefügt. Der Verbund weist weiterhin eine elektrisch isolierende Folie auf, die so angeordnet ist, dass von den Kontaktflächen frei liegende Bereiche des Halbleiterbauteils zumindest teilweise durch die Folie von der Metallisierung des Substrats und von den Kontaktflächen isoliert sind. In anderen Worten ist die Folie so angeordnet, dass die Metallisierung des Substrats gegenüber den zu isolierenden Bereichen des Halbleiterbau teils elektrisch isoliert ist.
Wird beim Fügen Druck auf das Halbleiterbauteil ausgeübt, so weist der Verbund je nach verwendeter Folie eine dauerhafte elastische Verformung der Folie oder eine durch Fließprozesse verformte Folie auf. dies hat den großen Vorteil, dass die Folie so durch den ausgeübten Druck die Isolations- und Dichtwirkung entfaltet.
In einer weiteren Ausführungsform ragt die Folie unter dem Halbleiterbauteil heraus. Dadurch wird eine sichere Isolation der Guard-Ring-Bereiche und der direkten Chipkante durch die Folie erreicht. Ergänzend kann ein additiver Underfill vorge sehen sein, um Chipkanten weiter zu schützen.
In einer weiteren Ausführungsform ist die Folie vollständig vom Halbleiterbauteil abgedeckt. Auch diese Variante ermög licht eine sichere Isolation der Guard-Ring-Bereiche durch die Folie und ermöglicht es weiterhin einen größeren Anteil von bereits erprobten und validierten Underfills zu verwen den.
In einer weiteren Ausführungsform ist die Folie so angeord net, dass ein Guard-Ring-Bereich des Halbleiterbauteils von der Folie isoliert ist. So können die besonderen Anforderun gen des Guard-Ring-Bereichs hinsichtlich einer Isolationsqua lität durch die Folie erreicht werden.
Im Folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele näher beschrieben und er läutert. Es zeigen:
FIG 1 schematisch einen Verbund aus einem leistungselekt ronischen Halbleiterbauteil auf einem Substrat,
FIG 2 den Verbund aus FIG 1 nach einem Underfill-Prozess,
FIG 3 eine weitere Ausführungsform eines Verbunds und
FIG 4 eine weitere Ausführungsform eines Verbunds.
FIG 1 zeigt ein Ausführungsbeispiel eines bereits gefügten Verbunds aus einem leistungselektronischen Halbleiterbauteil 30 mit Kontaktflächen 34, 35 und einem Substrat 10 mit einer Metallisierung 12. Die Kontaktflächen 34, 35 sind bereits über ein jeweils zugeordnetes Fügematerial 14, 15 an die Me tallisierung 12 gefügt. Eine elektrisch isolierende Folie 20 ist so angeordnet, dass von den Kontaktflächen 34, 35 frei liegende Bereiche des Halbleiterbauteils 30 zumindest teil weise durch die Folie 20 vom Substrat 10, vom Fügematerial 14, 15 und von den Kontaktflächen 34, 35 isoliert sind. Das Fügematerial 14, 15 ist dabei vorzugsweise als Sintermaterial ausgestaltet. Das leistungselektronischen Halbleiterbauteil 30 weist in diesem Fall einen Guard-Ring in einem Guard-Ring- Bereich 36 auf. Der Guard-Ring-Bereich 36 wird dabei von der Folie 20 vom Fügematerial 14, 15 sowie von der Metallisierung 12 elektrisch isoliert. Ein Spalt 40 verbleibt, da die Folie 20 nicht unter dem Halbleiterbauteil 30 herausragt. Die in FIG 1-4 gezeigten Ausführungsformen sind ebenso auf Halblei terbauteile anwendbar, die keinen Guard-Ring aufweisen.
FIG 2 zeigt den aus FIG 1 bekannten Verbund, wobei der Spalt 40 durch ein Underfill-Material 25 gefüllt wurde. Das Under- fill-Material 25 sorgt so für eine vollständige Isolation und dichtet zusätzlich verbleibende Bereiche ab. Der sogenannte „Gate-Graben" zwischen Metallisierung kann ebenso durch das Underfill-Material gefüllt sein.
FIG 3 zeigt eine Ausführungsform in der die Folie 20 als un mittelbare Trennschicht zur porösen Sinterschicht, also dem Fügematerial 14, 15, eingesetzt wird. Der Guard-Ring-Bereich 36 und die Chipkante werden weiterhin über ein Underfill 25 isoliert und thermomechanisch stabilisiert. Dies hat vorteil haft zur Folge, dass die Isolation des Guard-Ring-Bereichs 36 und der Chipkante mit einem erprobtem Underfill 25 durchge führt werden kann. Der Einfluss des schon erprobten Underfill auf das thermomechanische Verhalten ist dementsprechend Ge ring.
FIG 4 zeigt einen Verbund, bei dem die Folie 20 aus unter dem Chip hervorragt. Es kann sich also nicht wie in FIG 1 gezeigt ein Spalt 40 an den Rändern des Halbleiterbauteils 30 bilden, sondern nur unterhalb des Halbleiterbauteils 30 bzw. in der Ebene der Metallisierung 12 (auch als „Gate-Graben" bezeich net). Diese Ausführungsform ermöglicht eine Sichere Isolation der Guard-Ring-Bereiche 36 und der unmittelbarer Chipkante mit einer insbesondere vorgeprüften Folie 20. Dies kann - je nach Einsatzgebiet - zu erheblichen Vorteilen hinsichtlich eines Verhinderns von Guard-Ring-Korrosion führen.
Bezüglich der in den Figuren gezeigten Ausführungsformen bie tet die vorliegende Lösung eine hybride chipnahe Verkapsulie- rung durch eine Folie 20 und bei Bedarf vorteilhaft ergänzt durch ein Underfill-Material 25. Dabei kann eine Kombination aus Capillary-Flow-Underfill und während des Sinterns appli zierter komprimierter elastischer Folien 20 zum Einsatz kom men. Die Folien 20 können entsprechend der Chip- und Sinter depotkonturen ausgeschnitten und entsprechend vorkonfektio niert werden. Dieser variable Ansatz ermöglicht die Verbin dung der Vorteile bzgl. der Anschlussfähigkeit an die her kömmliche Verkapsulierung ausschließlich durch Nutzung des Capillary-Flow-Underfill (hinsichtlich der bereits verstande nen Isolations- und thermomechanischen Eigenschaften) mit den Vorteilen der vorgefertigten Folien-/Prepregs hinsichtlich Defektfreiheit, besseren Isolationseigenschaften und Prozess vereinfachungen. Konstruktiv kann bei diesem Ansatz der je weilige Anteil von Folie 20 und Underfill 25 entsprechend im Chipspalt 40 und Verkapsulierung um die Chips (Halbleiterbau teile 30) variiert werden. Ein großer Vorteil der Lösung be steht weiterhin durch die Beibehaltung der geometrischen Merkmale nach außen, was eine einfache Drop-In-Implementie- rung in bestehende Prozessabfolgen ermöglicht.
Zusammenfassend betrifft die Erfindung ein Verfahren zum Fü gen und Isolieren eines leistungselektronischen Halbleiter bauteils (30) an ein Substrat (10). Um das Fügen und das Iso lieren von leistungselektronischen Halbleiterbauteilen einfa cher und effizienter zu gestalten werden folgende Schritte vorgeschlagen :
- Bereitstellen des Substrats (10) mit einer Metallisierung (12), das einen Einbauplatz mit Fügematerial (14, 15) auf weist, - Anordnen einer elektrisch isolierenden Folie (20) und des Halbleiterbauteils (30) auf dem Substrat (10), sodass
- die dem Substrat (10) zugewandten Kontaktflächen (34, 35) des Halbleiterbauteils (30) von der Folie (20) aus- gespart sind und
- von den Kontaktflächen (34, 35) freiliegende Bereiche (35) des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kon taktflächen (34, 35) isoliert werden, und - Fügen des Halbleiterbauteils (30) an das Substrat (10) und zumindest teilweises elektrisches Isolieren des Halbleiter bauteils (30) durch die Folie (20) in einem Arbeitsschritt. Die Erfindung betrifft weiterhin einen gefügten Verbund aus einem leistungselektronischen Halbleiterbauteil (30) und ei- nem Substrat (10).
Bezugszeichenliste
10 Substrat
12 Metallisierung 14, 15 Fügematerial
20 elektrisch isolierende Folie 25 Underfill-Material 30 leistungselektronisches Halbleiterbauteil
34, 35 Kontaktflächen des Halbleiterbauteils 36 Guard-Ring-Bereich
40 Spalt

Claims

Patentansprüche
1. Verfahren zum Fügen und Isolieren eines leistungselekt ronischen Halbleiterbauteils (30) mit Kontaktflächen (34, 35) an ein Substrat (10), umfassend die Schritte:
- Bereitstellen des Substrats (10) mit einer Metallisierung (12), das einen Einbauplatz mit Fügematerial (14, 15) auf weist und wobei das Substrat (10) ein organischer oder ein keramischer Verdrahtungsträger ist,
- Anordnen einer elektrisch isolierenden Folie (20) und des Halbleiterbauteils (30) auf dem Substrat (10), sodass
- die dem Substrat (10) zugewandten Kontaktflächen (34, 35) des Halbleiterbauteils (30) von der Folie (20) aus gespart sind und
- von den Kontaktflächen (34, 35) freiliegende Bereiche (35) des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kon taktflächen (34, 35) isoliert werden, und
- Fügen des Halbleiterbauteils (30) an das Substrat (10) und zumindest teilweises elektrisches Isolieren des Halbleiter bauteils (30) durch die Folie (20) in einem Arbeitsschritt.
2. Verfahren nach Anspruch 1, wobei das Halbleiterbauteil (30) auf dem Fügematerial (14) und/oder der Folie (20) auf liegt.
3. Verfahren nach Anspruch 1 oder 2, umfassend den Schritt:
- Schließen eines verbleibenden Spalts (40) zwischen Metalli sierung (12), Folie (20) und Halbleiterbauteil (30) durch ein Underfill-Material (25).
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei zum Fügen des Halbleiterbauteils (30) ein Druck auf das Halb leiterbauteil (30) ausgeübt wird, sodass die Folie (20) dem Druck während des Fügens zumindest teilweise ausgesetzt ist.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) das Fügematerial (12) von den von den Kontakt- flächen (34, 35) freiliegenden Bereichen (35) des Halbleiter bauteils (30) elektrisch isoliert.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) einen Guard-Ring-Bereich (36) des Halbleiter bauteils (30) isoliert.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) so dimensioniert ist, dass sie nach dem Fügen aus einem Spalt zwischen Metallisierung (12) des Substrats (10) und dem Halbleiterbauteil (30) herausragt.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) ein Elastomer, insbesondere ein Silikon- Elastomer, aufweist oder daraus besteht.
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) einen Füllstoff, insbesondere einen kerami schen Füllstoff, aufweist.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) eine Haftschicht aufweist.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Folie (20) eine Faserfüllung, insbesondere eine Glasfa serfüllung aufweist.
12. Verbund aus einem leistungselektronischen Halbleiterbau teil (30) mit Kontaktflächen (34, 35) und einem Substrat (10) mit einer insbesondere strukturierten Metallisierung (12), wobei das Substrat (10) ein organischer und/oder ein kerami scher Verdrahtungsträger ist, wobei die Kontaktflächen (34, 35) an die Metallisierung (12) gefügt sind, aufweisend eine elektrisch isolierende Folie (20), die so angeordnet ist, dass von den Kontaktflächen (34, 35) freiliegende Bereiche des Halbleiterbauteils (30) zumindest teilweise durch die Fo lie (20) vom Substrat (10) und von den Kontaktflächen (34, 35) isoliert sind.
13. Verbund nach Anspruch 12, wobei die Folie (20) unter dem Halbleiterbauteil (30) herausragt.
14. Verbund nach Anspruch 12 oder 13, wobei die Folie (20) vollständig vom Halbleiterbauteil (30) abgedeckt ist.
15. Verbund nach einem der Ansprüche 12 bis 14, wobei die Folie (20) so angeordnet ist, dass ein Guard-Ring-Bereich des Halbleiterbauteils (30) von der Folie elektrisch isoliert ist.
16. Verbund nach einem der Ansprüche 12 bis 15, aufweisend ein Underfill-Material (25), insbesondere in einem Spalt (40) zwischen Metallisierung (12), Folie (20) und Halbleiterbau teil (30).
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