DE102009034578A1 - Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung - Google Patents

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Oliver Haeberlen
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    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32237—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

Die Erfindung bezieht sich auf eine Anordnung (100) mit einem elektrisch leitfähigen Träger (10), einem über dem Träger (10) platzierten Halbleiterchip (11), einer über dem Träger (10) und dem Halbleiterchip (11) aufgebrachten elektrisch isolierenden Schicht (12), wobei die elektrisch isolierende Schicht (12) eine dem Träger (10) zugewandte erste Seite (13) und eine der ersten Seite (13) gegenüberliegende zweite Seite (14) aufweist, einem ersten Durchgangsloch (15) in der elektrisch isolierenden Schicht (12), und in dem ersten Durchgangsloch (12) und auf der zweiten Seite (14) der elektrisch isolierenden Schicht (12) abgeschiedenem Lotmaterial (16).

Description

  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung und ein Verfahren zur Herstellung einer Halbleiteranordnung.
  • Leistungshalbleiterchips können zum Beispiel in Halbleiteranordnungen integriert werden. Leistungshalbleiterchips eignen sich zum Beispiel zum Schalten oder Steuern von Strömen und/oder Spannungen. Leistungshalbleiterchips können zum Beispiel als Leistungs-MOSFETs, IGBTs, JFETs, Leistungs-Bipolartransistoren oder Leistungsdioden implementiert werden.
  • Der Erfindung liegt die Aufgabe zugrunde, eine günstig herzustellende Anordnung mit einem Halbleiterchip zu schaffen. Ferner soll ein entsprechendes Herstellungsverfahren angegeben werden.
  • Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu geben und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsge treu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1 zeigt schematisch eine Ausführungsform einer Anordnung.
  • 2A bis 2E zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 3A bis 3K zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 4 zeigt schematisch eine Ausführungsform einer Anordnung.
  • 5 zeigt schematisch eine Ausführungsform einer Anordnung.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”oben”, ”unten”, ”vorne”, ”hinten”, ”vorderes”, ”hinteres”, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird.
  • Im Folgenden werden Anordnungen mit Halbleiterchips beschrieben. Die Halbleiterchips können von extrem verschiedener Art sein und können zum Beispiel integrierte elektrische oder elektro-optische Schaltungen umfassen. Die Halbleiterchips können zum Beispiel als Leistungshalbleiterchips ausgelegt werden, wie etwa Leistungs-MOSFETs (Metalloxid-Halbleiterfeldeffekttransistoren), IGBTs (Bipolartransistoren mit isoliertem Gate), JFETs (Sperrschicht-Feldeffekttransistoren), Leistungs-Bipolartransistoren oder Leistungsdioden. Ferner können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten umfassen. Bei einer Ausführungsform können Halbleiterchips mit einer Vertikalstruktur vorkommen, das heißt, dass die Halbleiterchips so hergestellt werden können, dass elektrische Ströme in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit Vertikalstruktur kann bei einer Ausführungsform Kontaktelemente auf seinen zwei Hauptoberflächen aufweisen, das heißt auf seiner Oberseite und seiner Unterseite. Bei einer Ausführungsform können Leistungshalbleiterchips eine Vertikalstruktur aufweisen. Beispielsweise können sich die Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFETs auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFETs auf der anderen Hauptoberfläche angeordnet ist. Ferner können die nachfolgend beschriebenen Anordnungen integrierte Schaltungen zum Steuern der integrierten Schaltungen anderer Halbleiterchips, wie zum Beispiel der integrierten Schaltungen von Leistungshalbleiterchips, umfassen. Die Halbleiterchips müssen nicht aus spezifischem Halbleitermaterial wie etwa Si, SiC, SiGe, GaAs, hergestellt werden und können ferner anorganische und/oder organische Materialien enthalten, die Nichthalbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle. Darüber hinaus können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips können Elektroden (oder Kontaktstellen oder Kontaktflächen oder Kontaktpads) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen erlauben. Auf die Elektroden der Halbleiterchips können eine oder mehrere Metallschichten aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer Schicht vorliegen, die einen Bereich überdeckt. Es können beliebige gewünschte Metalle oder Metalllegierungen als das Material verwendet werden, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Die Kontaktstellen können sich auf aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
  • Die Halbleiterchips können auf Trägern platziert werden. Die Träger können eine beliebige Form, Größe und ein beliebiges Material aufweisen. Während der Herstellung der Anordnungen können die Träger miteinander verbunden sein. Die Träger können auch aus einem Stück bestehen. Die Träger können durch Verbindungsmittel untereinander verbunden werden, mit dem Zweck, bestimmte der Träger im Verlauf der Herstellung zu trennen. Die Trennung der Träger kann durch mechanisches Sägen, einen Laserstrahl, Schneiden, Stanzen, Fräsen, Ätzen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden. Die Träger können elektrisch leitfähig sein. Sie können aus Metallen oder Metalllegierungen hergestellt werden, bei einer Ausführungsform Kupfer, Kupferlegierungen, Eisenni ckel, Aluminium, Aluminiumlegierungen, Stahl, rostfreiem Stahl oder andere geeignete Materialien. Die Träger können zum Beispiel ein Systemträger oder Teil eines Systemträgers sein. Ferner können die Träger mit einem elektrisch leitfähigen Material, zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor beschichtet sein.
  • Die Anordnungen können eine oder mehrere elektrisch isolierende Schichten enthalten. Die elektrisch isolierenden Schichten können einen beliebigen Teil einer beliebigen Anzahl von Oberflächen der Komponenten der Anordnung, wie zum Beispiel den Träger und den in die Anordnung integrierten Halbleiterchip, überdecken. Die elektrisch isolierenden Schichten können verschiedenen Funktionen dienen. Sie können zum Beispiel verwendet werden, um Komponenten der Anordnung voneinander und/oder von externen Komponenten elektrisch zu isolieren, können aber auch als Plattformen zum Anbringen anderer Komponenten wie zum Beispiel von Verdrahtungsschichten oder Kontaktelementen verwendet werden. Die elektrisch isolierenden Schichten können unter Verwendung verschiedener Techniken hergestellt werden, zum Beispiel unter Verwendung von Schablonendruck, Siebdruck oder einer beliebigen anderen geeigneten Drucktechnik. Ferner können die elektrisch isolierenden Schichten aus einer Gasphase oder einer Lösung abgeschieden oder als Folien laminiert werden. Die elektrisch isolierenden Schichten können zum Beispiel aus organischen Materialien bestehen, wie etwa Imid, Epoxidharz oder anderen thermisch härtenden Materialien, Fotoresist, Siliziumnitrid, Metalloxiden, Halbleiteroxiden, Keramiken oder diamantartigen Kohlenstoff.
  • Der Träger kann eine oder mehrere Metallschichten enthalten. Die Metallschichten können als Verdrahtungsschichten zum Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Anordnungen aus oder zum Herstellen eines elektrischen Kontakts mit anderen Halbleiterchips und/oder Komponenten, die in den Anordnungen enthalten sind, verwendet werden. Ferner können die Metallschichten als Diffusionsbarrieren und/oder Adhäsionsschichten für Lotmaterial, das auf den Metallschichten abgeschieden werden kann, verwendet werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel aus Leiterbahnen bestehen, können aber auch in Form einer einen Bereich überdeckenden Schicht vorliegen. Es können beliebige gewünschte Metalle oder Metalllegierungen als das Material verwendet werden, zum Beispiel Titan, Nickel, Silber, Aluminium, Palladium, Zinn, Gold oder Kupfer. Darüber hinaus können mehrere Metallschichten übereinander gestapelt werden.
  • In der elektrisch isolierenden Schicht können zum Beispiel durch Ätzen, Fotostrukturieren, Laserablation oder mechanisches Bohren Durchgangslöcher gebildet werden. Die Durchgangslöcher können mit einem oder mehreren elektrisch leitfähigen Materialien gefüllt werden, wie zum Beispiel mit einem Lotmaterial wie etwa AgSn, AuSn, CuSn, Sn, AgIn oder CuIn. Durch Füllen der Durchgangslöcher mit den elektrisch leitfähigen Materialien werden Durchgangsverbindungen in der elektrisch isolierenden Schicht erhalten. Die Durchgangsverbindungen können sich von einer ersten Seite der elektrisch isolierenden Schicht zu einer der ersten Seite gegenüberliegenden und parallelen zweiten Seite der elektrisch isolierenden Schicht erstrecken. Die Durchgangsverbindungen sind elektrisch leitfähig und können eine elektrisch leitfähige Schicht auf der ersten Seite elektrisch mit einer elektrisch leitfähigen Schicht auf der zweiten Seite der elektrisch isolierenden Schicht koppeln. Die Durchgangsverbindungen können zum Beispiel Vias (Vertical Interconnect Access) sein.
  • Die nachfolgend beschriebenen Anordnungen können externe Kontaktelemente enthalten, die eine beliebige Form und Größe aufweisen können. Die externen Kontaktelemente können von außerhalb der Anordnung aus zugänglich sein und können somit das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Anordnung aus erlauben. Ferner können die externen Kontaktelemente thermisch leitfähig sein und können als Kühlkörper zum Ableiten der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitfähigen Material, zum Beispiel Lotmaterial, bestehen.
  • 1 zeigt schematisch eine Ausführungsform einer Anordnung 100 im Querschnitt. Die Anordnung 100 enthält einen elektrisch leitfähigen Träger 10, über dem ein Halbleiterchip 11 platziert ist. Über dem Träger 10 und Halbleiterchip 11 ist eine elektrisch isolierende Schicht 12 aufgebracht. Die elektrisch isolierende Schicht 12 besitzt eine erste Seite 13, die dem Träger 10 zugewandt ist, und eine zweite Seite 14 gegenüber der ersten Seite 13. In der elektrisch isolierenden Schicht 12 ist mindestens ein erstes Durchgangsloch 15 gebildet worden. In dem ersten Durchgangsloch 15 und auf der zweiten Seite 14 der elektrisch isolierenden Schicht 12 ist Lotmaterial 16 abgeschieden worden.
  • 2A bis 2E zeigen schematisch ein Verfahren zum Herstellen einer Anordnung 200. 2E zeigt einen Querschnitt der durch das Verfahren erhaltenen Anordnung 200. Es wird ein elektrisch leitfähiger Träger 10 bereitgestellt (siehe 2A). Über dem Träger 10 wird ein Halbleiterchip 11 platziert (siehe 2B). Über dem Träger 10 und dem Halbleiterchip 11 wird eine elektrisch isolierende Schicht 12 aufgebracht (siehe 2C). Die elektrisch isolierende Schicht 12 besitzt eine erste Seite 13, die dem Träger 10 zugewandt ist, und eine zweite Seite 14 gegenüber der ersten Seite 13. Die elektrisch isolierende Schicht 12 wird dann selektiv entfernt (siehe 2D). Auf Stellen 15, an denen die elektrisch isolierende Schicht 12 entfernt worden ist, und auf der zweiten Seite 14 der elektrisch isolierenden Schicht 12 wird Lotmaterial 16 aufgebracht (siehe 2E).
  • 3A bis 3K zeigen schematisch ein Verfahren zum Herstellen einer Anordnung 300, von der in 3K ein Querschnitt (oben) und eine Draufsicht (unten) dargestellt sind. Die Anordnung 300 ist eine Implementierung der Anordnungen 100 und 200. Ferner ist das in 3A bis 3K dargestellte Verfahren eine Weiterentwicklung des in 2A bis 2E dargestellten Verfahrens. Die nachfolgend beschriebenen Einzelheiten der Anordnung 300 und des Herstellungsverfahrens können deshalb ähnlich auf die Anordnungen 100 und 200 bzw. das Verfahren von 2A bis 2E angewandt werden.
  • Wie in 3A dargestellt, wird ein elektrisch leitfähiger Träger 10 bereitgestellt. Bei einer Ausführungsform kann der Träger 10 eine Platte oder eine Folie sein, die aus einem starren Material besteht, wie zum Beispiel einem Metall oder einer Metalllegierung wie etwa Kupfer, Aluminium, Eisennickel, CuFeP, Stahl oder rostfreier Stahl. Der Träger kann ausschließlich aus einem Metall oder einer Metalllegierung bestehen. Der Träger 10 kann eine flache obere Oberfläche aufweisen, auf der die Komponenten der Anordnung 300 später platziert werden. Die Form des Trägers 10 ist nicht auf irgendeine geometrische Form beschränkt und der Träger 10 kann eine beliebige geeignete Größe aufweisen. Zum Beispiel kann die Dicke des Trägers 10 in dem Bereich von 50 μm bis 1 mm liegen oder kann sogar noch dicker sein. Ferner kann der Träger 10 strukturiert werden. Der Träger 10 kann zum Beispiel ein Systemträger oder Teil eines Systemträgers sein. Darüber hinaus kann der Träger 10 mit einem elektrisch leitfähigen Material, zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor, beschichtet worden sein.
  • Wie in 3B dargestellt, werden zwei Halbleiterchips 11 sowie abhängig von der Größe des Trägers 10 typischerweise eine große Anzahl weiterer Halbleiterchips 11 auf dem Träger 10 angebracht. Die Halbleiterchips 11 sowie alle anderen hier beschriebenen Halbleiterchips können auf einem aus Halbleitermaterial bestehenden Wafer hergestellt worden sein. Nach dem Zerteilen des Wafers und dadurch dem Heraustrennen der einzelnen Halbleiterchips 11 werden die Halbleiterchips 11 auf dem Träger 10 neu mit größeren Abständen als im Waferverbund angeordnet. Die Halbleiterchips 11 können auf demselben Wafer hergestellt worden sein, können bei einer Ausführungsform jedoch auf verschiedenen Wafern hergestellt worden sein. Ferner können die Halbleiterchips 11 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten. Die Dicke d1 der Halbleiterchips 11 kann in dem Bereich von einigen 100 Mikrometern bis 20 μm und bei einer Ausführungsform im Bereich von 80 μm bis 20 μm liegen.
  • Die Halbleiterchips 11 können eine erste Elektrode 20 auf einer ersten Hauptseite 21 und eine zweite Elektrode 22 auf einer zweiten Hauptseite 23, die der ersten Hauptseite 21 gegenüberliegt, aufweisen. Die Halbleiterchips 11 können Leistungshalbleiterchips sein, zum Beispiel IGBTs, Vertikal-Leistungsdioden oder Vertikal-Leistungstransistoren, wie etwa Leistungs-MOSFETs. Im letzteren Fall, der in 3B beispielhaft dargestellt ist, können die erste und die zweite Elektrode 20 und 22 eine Drain- bzw. eine Source-Elektrode (Lastelektroden) sein. Ferner können die Halbleiterchips 11 eine dritte Elektrode 24 auf der zweiten Hauptseite 23 aufweisen, die als Gate-Anschluss (Steuerelektrode) wirken, falls die Halbleiterchips 11 Leistungs-MOSFETs sind. Während des Betriebs können Spannungen bis zu 5, 50, 100, 500 oder 1000 V oder sogar noch mehr zwischen den Lastelektroden 20 und 22 angelegt werden. Die an die Steuerelektrode 24 angelegte Schaltfrequenz kann im Bereich von 1 kHz bis 1 MHz liegen, kann aber auch außerhalb dieses Bereichs liegen.
  • Die Halbleiterchips 11 werden so auf den Träger 10 aufmontiert, dass ihre ersten Hauptseiten 21 der planaren oberen Oberfläche des Trägers 10 zugewandt sind. Die Drain-Elektroden 20 können elektrisch mit dem elektrisch leitfähigen Träger 10 verbunden werden. Die elektrischen Verbindungen zwischen den Drain-Elektroden 20 der Halbleiterchips 11 und dem Träger 10 können zum Beispiel durch Rückflusslöten, Vakuumlöten, Diffusionslöten oder Klebebonden durch Verwenden eines elektrisch leitfähigen Klebers produziert werden.
  • Wenn Diffusionslöten als Verbindungstechnik verwendet wird, ist es möglich, Lotmaterialien zu verwenden, die nach dem Ende des Lötvorgangs an der Grenzfläche zwischen dem Träger 10 und dem jeweiligen Halbleiterchip 11 aufgrund von Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. In diesem Fall ist die Verwendung von Sn-, AuSn-, AgSn-, CuSn-, AgIn-, AuIn-, CuIn-, AuSi- oder Au-Loten denkbar. Wenn die Halbleiterchips 11 klebend mit dem Träger 10 gebondet werden, ist es möglich, elektrisch leitfähige Kleber zu verwenden, die auf Epoxidharzen basieren können und mit Gold, Silber, Nickel oder Kupfer angereichert werden, um die elektrische Leitfähigkeit zu produzieren.
  • Die elektrisch isolierende Schicht 12 wird auf den Halbleiterchips 11 abgeschieden und überdeckt auch die freiliegenden Teile des Trägers 10 (siehe 3C). Die Abscheidung der elektrisch isolierenden Schicht 12 kann zum Beispiel durch Schablonendruck, Siebdruck oder eine beliebige andere geeignete Drucktechnik durchgeführt werden. Bei einer Ausführungsform kann die elektrisch isolierende Schicht 12 durch Anwendung von Unterdruck sowie von Wärme und Druck für eine geeignete Zeit als Folie oder Blatt auf die darunter liegenden Strukturen auflaminiert werden. Es kann auch vorgesehen werden, dass ein elektrisch isolierendes Material aus einer Lösung oder Gasphase abgeschieden wird oder schichtenweise bis auf eine gewünschte Dicke aufgebaut werden kann. Für diese Art von Abscheidung verwendete Techniken wären zum Beispiel physikalische oder chemische Aufdampfung, Aufschleudern, Dispensieren, Eintauchen, Spritzguss oder Formpressen. Die elektrisch isolierende Schicht 12 kann aus einem Polymer wie etwa Parylen, einem Fotoresistmaterial, einem Epoxidharz, einem Silikon, einem Gussmaterial (Moldmaterial) oder einem an organischen keramikartigen Material wie etwa Silikon-Kohlenstoff-Zusammensetzungen, hergestellt werden.
  • Die Höhe d2 der elektrisch isolierenden Schicht 12 über den zweiten Hauptseiten 23 der Halbleiterchips 11 kann mindestens 10 μm und bei einer Ausführungsform um 30 μm betragen. Nach ihrer Abscheidung kann die elektrisch isolierende Schicht 12 eine planare obere Oberfläche 14 bereitstellen, die zu der oberen Oberfläche des Trägers 10 und somit der unteren Oberfläche 13 der elektrisch isolierenden Schicht 12 planparallel ist. Die planare Oberfläche 14 kann verwendet werden, um andere Komponenten der Anordnung 300 anzubringen.
  • Die elektrisch isolierende Schicht 12 kann strukturiert werden, wie in 3D dargestellt. In der elektrisch isolierenden Schicht 12 werden mehrere Ausschnitte oder Durchgangslöcher 15 erzeugt, um mindestens Abschnitte der Source-Elektroden 22 und der Gate-Elektroden 24 der Leistungstransistoren 11 sowie Abschnitte der oberen Oberfläche des Trägers 10 freizulegen, so dass elektrische Verbindungen mit diesen freigelegten Regionen hergestellt werden können. Wenn die elektrisch isolierende Schicht 12 fotoaktive Komponenten enthält, kann die elektrisch isolierende Schicht 12 fotolithografisch strukturiert werden. Als Alternative kann die elektrisch isolierende Schicht 12 zum Beispiel durch Ätzen, Laserablation, Stanzen oder einen beliebigen anderen Fachleuten bekannten geeigneten Prozess strukturiert werden.
  • Wie in 3E bis 3G dargestellt, werden eine oder mehrere Metallschichten 25 auf Teilen des Trägers 10 und den Halbleiterchips 11, die durch die Durchgangslöcher 15 freigelegt werden, und Teilen der zweiten Seite 14 der elektrisch isolierenden Schicht 12 abgeschieden. Die Metallschichten 25 können zum Beispiel gesputtert werden. Wie in 3E dargestellt, kann eine Schattenmaske 26 zwischen der Sputterquelle und der zweiten Seite 14 der elektrisch isolierenden Schicht 12 eingeführt werden, so dass nur die gewünschten Teile der darunter liegenden Struktur mit den Metallschichten 25 beschichtet werden (siehe 3F). Als Alternative können die Metallschichten 25 auf die gesamte zweite Seite 14 abgeschieden werden, woraufhin die Metallschichten 25 zum Beispiel durch Ätzen strukturiert werden.
  • Als Alternative zum Sputtern können andere Abscheidungsverfahren zur Abscheidung der Metallschichten 25 verwendet werden, wie etwa physikalische Dampfabscheidung, chemische Dampfabscheidung, elektrochemische Abscheidung, Aufschleuderprozesse, Sprühabscheidung oder Inkjet-Druck.
  • Die Metallschichten 25 können als eine Diffusionsbarriere wirken, die das Halbleitermaterial der Halbleiterchips 11 während des Lötvorgangs vor dem auf die Metallschichten 25 abzuscheidenden Lotmaterial 16 schützt. Eine weitere Funktion der Metallschichten 25 kann die einer Adhäsionsschicht sein, die eine Adhäsion des Lotmaterials 16 an der darunter liegenden Struktur ermöglicht.
  • Die Metallschichten 25 können zum Beispiel aus einer Titanschicht, einer auf der Titanschicht abgeschiedenen Nickelschicht und einer auf der Nickelschicht abgeschiedenen Silberschicht bestehen. In diesem Fall hat die Titanschicht die Funktion einer Diffusionsbarriere und die Nickelschicht die Funktion einer Lotverbindungsschicht, die während des Lötvorgangs mindestens teilweise durch das Lotmaterial 16 aufgelöst wird. Die Silberschicht kann eine Oxidation der Nickelschicht verhindern. Die Titanschicht kann eine Dicke im Bereich von 50 bis 300 nm aufweisen, die Nickelschicht kann eine Dicke im Bereich von 100 bis 500 nm aufweisen und die Silberschicht kann eine Dicke im Bereich von 200 bis 500 nm aufweisen. Es können andere Metalle oder Metalllegierungen als Titan, Nickel und Silber bei einer Ausführungsform für die Metallschichten 25 verwendet werden.
  • Nach der Abscheidung der Metallschichten 25 können die in der elektrisch isolierenden Schicht 12 produzierten Durchgangslöcher 15 mit einem Lotmaterial 16 gefüllt werden, um Durchgangsverbindungen in der elektrisch isolierenden Schicht 12 zu bilden (siehe 3H). Das Lotmaterial 16 kann zum Beispiel AgSn, AuSn, CuSn, Sn, AgIn oder CuIn sein. Ferner kann die zweite Seite 14 der elektrisch isolierenden Schicht 12 als Plattform zur Abscheidung des Lotmaterials 16 über der elektrisch isolierenden Schicht 12 wirken. Während seiner Abscheidung kann das Lotmaterial 16 eine Lotpaste sein, die zum Beispiel durch Schablonendruck, Siebdruck oder eine beliebige andere geeignete Abscheidungstechnik abgeschieden wird. Die Höhe d3 der Lotschicht 16 über der zweiten Seite 14 der elektrisch isolierenden Schicht 12 kann im Bereich von 50 bis 300 μm liegen.
  • Nach seiner Abscheidung wird das Lotmaterial 16 zum Beispiel in einem Ofen oder auf einer heißen Platte für eine entsprechende Zeit erhitzt. Die angewandte Temperatur kann höher als die Schmelztemperatur des Lotmaterials 16 sein und kann zum Beispiel in dem Bereich von 250 bis 350°C liegen. Bei einer Ausführungsform wird das Lotmaterial 16 durch Verflüssigung komprimiert, wie in 3I dargestellt. Bei einer Ausführungsform bewirkt der Temperaturprozess, dass das Lotmaterial 16 nur an den Stellen haftet, an denen die Metallschichten 25 abgeschieden sind. Selbst wenn während der Abscheidung Teile des Lotmaterials 16 an Stellen verteilt sind, an denen keine darunter liegenden Metallschichten 25 vorliegen, stellt der Temperaturprozess somit sicher, dass das Lotmaterial 16 schließlich nur an den durch die Metallschichten 25 definierten Inseln haftet.
  • Wie in 3J dargestellt, werden die beiden Halbleiterchips 11 durch Trennung des Trägers 10 und der elektrisch isolierenden Schicht 12 zum Beispiel durch Sägen, Schneiden, Ätzen oder Laserablation voneinander getrennt.
  • Jede der in 3J dargestellten Anordnungen 300 besitzt drei externe Kontaktelemente 27, 28 und 29, die sich alle auf derselben Seite der Anordnung 300 befinden. Die externen Kontaktelemente 27 bis 29 sind Lötinseln und erlauben eine elektrische Kontaktierung des Halbleiterchips 11 von außerhalb der Anordnung 300 aus. Das externe Kontaktelement 27 ist über den elektrisch leitfähigen Träger 10 elektrisch mit der Elektrode 20 des Halbleiterchips 11 gekoppelt. Die externen Kontaktelemente 28 und 29 sind elektrisch mit den Elektroden 22 bzw. 24 gekoppelt.
  • Es kann vorgesehen werden, dass die Anordnungen 300 nach der Zerteilung der Anordnungen nicht mit Gussmaterial überdeckt werden. Bei einer Ausführungsform kann ein Transferformprozess ausgeführt werden, um die Anordnungen 300 mit einem Gussmaterial einzukapseln, wobei die externen Kontaktelemente 27 bis 29 freigelegt bleiben (nicht dargestellt).
  • In 3K ist die Anordnung 300 im Querschnitt (oben) und in Draufsicht (unten) dargestellt. Die Draufsicht der Anordnung 300 zeigt die Geometrien und Anordnungen der externen Kontaktelemente 27 bis 29. Es ist zu beachten, dass 3K nur ein Beispiel dafür darstellt, wie die externen Kontaktelemente 27 bis 29 geformt und angeordnet werden können. Es kann vorgesehen werden, dass die externen Kontaktelemente 27 bis 29 auf beliebige andere Weise geformt und angeordnet werden. Die Oberflächenbereiche der externen Kontaktelemente 27 bis 29 können größer als die Oberflächenbereiche der entsprechenden Elektroden 20, 22 und 24 sein. Ferner können ihre Formen unterschiedlich sein. Anders ausgedrückt, kann die Seite der Anordnung 300, an der sich externe Kontaktelemente 27 bis 29 befinden, eine beliebige gewünschte Grundfläche (Footprint) für externe Verbindungen aufweisen. Auf diese Weise werden die Grundflächengeometrie (Footprint-Geometrie) und die Chipkontaktgeometrie voneinander entkoppelt. Ferner ist zu beachten, dass die externen Kontaktelemente 28 und 29, die elektrisch mit den Elektroden 22 und 24 gekoppelt sind, sich über den Halbleiterchip 11 hinaus erstrecken können und mindestens teilweise außerhalb einer durch die Kontur des Halbleiterchips 11 definierten Region angeordnet sein können.
  • Die freigelegten Oberflächen der externen Kontaktelemente 27 bis 29 können verwendet werden, um die Anordnung 300 elektrisch mit anderen Komponenten zu koppeln. Dies ist in 4 beispielhaft dargestellt. Dort ist schematisch ein Ausschnitt einer Anordnung 400 dargestellt, der die Anordnung 300 enthält, die auf eine Leiterplatte 30, zum Beispiel eine PCB (gedruckte Leiterplatte) montiert wird. Die Lotabscheidungen der externen Kontaktelemente 27 bis 29 können jeweils an Kontaktstellen 31 bis 33 der Leiterplatte 30 gelötet worden sein.
  • Über der Anordnung 300 kann ein Kühlkörper oder Kühlelement 34 angebracht werden. Der Kühlkörper oder das Kühlelement 34 können durch eine elektrisch isolierende Schicht 35 elektrisch von dem Träger 10 isoliert werden. Bei einer Ausführungsform kann die elektrisch isolierende Schicht 35 auch weggelassen werden, falls die an dem Träger 10 angelegten Spannungen relativ niedrig sind. Im Betrieb ermöglicht die Wärmeleitfähigkeit des Trägers 10 eine Übertragung der durch den Halbleiterchip 11 erzeugten Wärme zu dem Kühlkörper oder Kühlelement 34, an dem die Wärme abgeführt wird. Ferner kann die durch den Halbleiterchip 11 erzeugte Wärme auch teilweise zu der Leiterplatte 30 übertragen und dort abgeführt werden.
  • Für Fachleute ist offensichtlich, dass die in 1, 2E und 3K dargestellten Anordnungen 100, 200 und 300 lediglich Ausführungsbeispiele sein sollen und viele Varianten möglich sind. Zum Beispiel können die Anordnungen mehr als einen Halbleiterchip oder passive Komponenten enthalten. Die Halbleiterchips und passiven Komponenten können sich in Bezug auf Funktion, Größe, Herstellungstechnologie usw. unterscheiden.
  • Eine weitere Variante der Anordnung 300 ist in 5 dargestellt. Dort ist eine Anordnung 500 dargestellt, deren Träger 10 nicht völlig flach ist, sondern ein vorstehendes Element 36 aufweist. Das vorstehende Element 36 steht von der oberen Oberfläche des Trägers 10 vor und kann sich in einer zu der oberen Oberfläche des Trägers 10 orthogonalen Richtung erstrecken. Das vorstehende Element 36 kann mit dem Träger 10 integral (einstückig ausgebildet) sein und kann durch Schleifen, Biegen, Ätzen oder eine beliebige andere geeignete Technik hergestellt worden sein. Die die Verbindung zu dem externen Kontaktelement 27 bildende Durchgangsverbindung kann über dem vorstehenden Element 36 produziert worden sein. Das vorstehende Element 36 kann eine Höhe d4 aufweisen, die gleich der Höhe d1 des Halbleiterchips 11 sein kann. Bei einer Ausführungsform kann die Höhe d4 in dem Bereich ±5%, ±10% oder ±20% der Höhe d1 betragen. Bei einer Ausführungsform kann die Höhe d4 um ±5%, ±10% oder ±20% von der Höhe d1 abweichen. Die Anordnung 500 kann dieselben Merkmale wie oben in Verbindung mit der Anordnung 300 besprochen zeigen.
  • Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung möglicherweise mit Bezug auf nur eine von mehreren Implementierungen offenbart wurde, kann ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, so wie es für eine beliebige gegebene oder konkrete Anwendung erwünscht und vorteilhaft sein kann. So wie die Ausdrücke ”enthalten”, ”aufweisen”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet wurden, sollen ferner solche Ausdrücke auf ähnliche Weise wie der Ausdruck ”umfassen” einschließend sein. Es wurden möglicherweise die Ausdrücke ”gekoppelt” und ”verbunden” zusammen mit ihren Ableitungen verwendet. Es versteht sich, dass diese Ausdrücke möglicherweise verwendet wurden, um anzugeben, dass zwei Elemente miteinander zusammenarbeiten oder Wechselwirken, gleichgültig, ob sie sich in direktem physischem oder elek trischem Kontakt befinden oder sie sich nicht in direktem Kontakt miteinander befinden. Ferner versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollintegrierten Schaltungen oder in Programmiermitteln implementiert werden können. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel gemeint, statt als Bestes oder Optimales. Außerdem versteht sich, dass hier abgebildete Merkmale und/oder Elemente der Klarheit und des leichteren Verständnisses halber mit konkreten Abmessungen relativ zueinander dargestellt werden und dass die tatsächlichen Abmessungen wesentlich von den hier dargestellten abweichen können.

Claims (23)

  1. Anordnung (100–500), umfassend: einen elektrisch leitfähigen Träger (10), einen über dem Träger (10) platzierten Halbleiterchip (11), eine über dem Träger (10) und dem Halbleiterchip (11) aufgebrachte elektrisch isolierende Schicht (12), wobei die elektrisch isolierende Schicht (12) eine dem Träger (10) zugewandte erste Seite (13) und eine der ersten Seite (13) gegenüberliegende zweite Seite (14) aufweist, ein erstes Durchgangsloch (15) in der elektrisch isolierenden Schicht (12), und in dem ersten Durchgangsloch (15) und auf der zweiten Seite (14) der elektrisch isolierenden Schicht (12) abgeschiedenes Lotmaterial (16).
  2. Anordnung (100–500) nach Anspruch 1, wobei mindestens eine Metallschicht (25) zwischen der zweiten Seite (14) der elektrisch isolierenden Schicht (12) und dem Lotmaterial (16) angeordnet ist.
  3. Anordnung (100–500) nach Anspruch 2, wobei die mindestens eine Metallschicht (25) eine Lotadhäsionsschicht ist.
  4. Anordnung (100–500) nach Anspruch 2 oder 3, wobei die mindestens eine Metallschicht (25) eine Diffusionsbarrierenschicht ist.
  5. Anordnung (100–500) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (11) ein Leistungshalbleiterchip ist.
  6. Anordnung (100–500) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (11) eine erste Elektrode (20) auf einer dem Träger (10) zugewandten ersten Seite (21) und eine zweite Elektrode (22) auf einer der ersten Seite (21) gegenüberliegenden zweiten Seite (23) aufweist.
  7. Anordnung (100–500) nach einem der vorhergehenden Ansprüche, wobei sich das erste Durchgangsloch (15) von dem Träger (10) zu der zweiten Seite (14) der elektrisch isolierenden Schicht (12) erstreckt.
  8. Anordnung (100–500) nach einem der vorhergehenden Ansprüche, wobei der Träger (10) ein vorstehendes Element (36) umfasst.
  9. Anordnung (100–500) nach Anspruch 8, wobei sich das erste Durchgangsloch (15) von dem vorstehenden Element (36) zu der zweiten Seite (14) der elektrisch isolierenden Schicht (12) erstreckt.
  10. Anordnung (100–500), umfassend: einen elektrisch leitfähigen Träger (10), einen über dem Träger (10) platzierten Halbleiterchip (11), der eine erste Elektrode (20) auf einer dem Träger (10) zugewandten ersten Seite (21) und eine zweite Elektrode (22) auf einer der ersten Seite (21) gegenüberliegenden zweiten Seite (23) aufweist, eine über dem Träger (10) und dem Halbleiterchip (11) aufgebrachte elektrisch isolierende Schicht (12), wobei die elektrisch isolierende Schicht (12) eine dem Träger (10) zugewandte erste Seite (13) und eine der ersten Seite (13) gegenüberliegende zweite Seite (14) aufweist, ein erstes Durchgangsloch (15) in der elektrisch isolierenden Schicht (12), in dem ersten Durchgangsloch (15) und auf der zweiten Seite (14) der elektrisch isolierenden Schicht (12) abgeschiedenes Lotmaterial (16), und ein zweites Durchgangsloch in der elektrisch isolierenden Schicht (12), in dem Lotmaterial (16) abgeschieden ist.
  11. Anordnung (100–500) nach Anspruch 10, wobei sich das zweite Durchgangsloch von der zweiten Elektrode (22) des Halbleiterchips (11) zu der zweiten Seite (14) der elektrisch isolierenden Schicht (12) erstreckt.
  12. Anordnung (100–500) nach Anspruch 11, ferner umfassend: ein drittes Durchgangsloch in der elektrisch isolierenden Schicht (12), wobei sich das dritte Durchgangsloch von einer auf der zweiten Seite (23) des Halbleiterchips (11) angeordneten dritten Elektrode (24) zu der zweiten Seite (14) der elektrisch isolierenden Schicht (12) erstreckt und Lotmaterial (16) in dem dritten Durchgangsloch abgeschieden ist.
  13. Anordnung (100–500), umfassend: einen elektrisch leitfähigen Träger (10), einen über dem Träger (10) platzierten Halbleiterchip (11), eine über dem Träger (10) und dem Halbleiterchip (11) aufgebrachte elektrisch isolierende Schicht (12), ein erstes Durchgangsloch (15) in der elektrisch isolierenden Schicht (12), mindestens eine über der elektrisch isolierenden Schicht (12) aufgebrachte Metallschicht (25), und in dem ersten Durchgangsloch (15) und auf der mindestens einen Metallschicht (25) abgeschiedenes Lotmaterial (16).
  14. Verfahren mit den folgenden Schritten: Bereitstellen eines elektrisch leitfähigen Trägers (10), Platzieren eines Halbleiterchips (11) über dem Träger (10), Aufbringen einer elektrisch isolierenden Schicht (12) über dem Träger (10) und dem Halbleiterchip (11), wobei die elektrisch isolierende Schicht (12) eine dem Träger (10) zugewandte erste Seite (13) und eine der ersten Seite (13) gegenüberliegende zweite Seite (14) aufweist, selektives Entfernender elektrisch isolierenden Schicht (12), und Aufbringen von Lotmaterial (16) auf Stellen, an denen die elektrisch isolierende Schicht (12) entfernt ist, und auf der zweiten Seite (14) der elektrisch isolierenden Schicht (12).
  15. Verfahren nach Anspruch 14, wobei der Halbleiterchip (11) an den Träger (10) gelötet wird.
  16. Verfahren nach Anspruch 14 oder 15, wobei die elektrisch isolierende Schicht (12) selektiv durch Ätzen und/oder Fotostrukturieren und/oder Laserstrukturieren entfernt wird.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei das Lotmaterial (16) erhitzt wird.
  18. Verfahren nach einem der Ansprüche 14 bis 17, umfassend: Aufbringen mindestens einer Metallschicht (25) auf dem Träger (10), dem Halbleiterchip (11) und auf die elektrisch isolierende Schicht (12) nach dem selektiven Entfernen der elektrisch isolierenden Schicht (12).
  19. Verfahren nach Anspruch 18, wobei das Lotmaterial (16) auf die mindestens eine Metallschicht (25) aufgebracht wird.
  20. Verfahren nach Anspruch 18 oder 19, wobei die mindestens eine Metallschicht (25) durch Sputtern aufgebracht wird.
  21. Verfahren nach einem der Ansprüche 14 bis 20, wobei Teile des Trägers (10) und des Halbleiterchips (11) nach dem selektiven Entfernen der elektrisch isolierenden Schicht (12) freigelegt sind.
  22. Verfahren nach einem der Ansprüche 14 bis 21, wobei der Halbleiterchip (11) eine erste Elektrode (20) auf einer dem Träger (10) zugewandten ersten Seite (21) und eine zweite Elektrode (22) auf einer der ersten Seite (21) gegenüberliegenden zweiten Seite (23) aufweist.
  23. Verfahren mit den folgenden Schritten: Bereitstellen eines elektrisch leitfähigen Trägers (10), Platzieren eines Halbleiterchips (11) über dem Träger (10), Aufbringen einer elektrisch isolierenden Schicht (12) über dem Träger (10) und dem Halbleiterchip (11), Bilden eines ersten Durchgangslochs (15) in der elektrisch isolierenden Schicht (12), Aufbringen mindestens einer Metallschicht (25) auf die elektrisch isolierende Schicht (12) neben dem ersten Durchgangsloch (15), Abscheiden von Lotmaterial (16) in dem ersten Durchgangsloch (15) und auf der mindestens einen Metallschicht (25), und Erhitzen des Lotmaterials (16).
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