DE102008029644B4 - Halbleiterbauelement als Modul und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement als Modul und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE102008029644B4
DE102008029644B4 DE102008029644.9A DE102008029644A DE102008029644B4 DE 102008029644 B4 DE102008029644 B4 DE 102008029644B4 DE 102008029644 A DE102008029644 A DE 102008029644A DE 102008029644 B4 DE102008029644 B4 DE 102008029644B4
Authority
DE
Germany
Prior art keywords
external contact
contact element
carrier
semiconductor chip
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008029644.9A
Other languages
English (en)
Other versions
DE102008029644A1 (de
Inventor
Ralf Otremba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102008029644A1 publication Critical patent/DE102008029644A1/de
Application granted granted Critical
Publication of DE102008029644B4 publication Critical patent/DE102008029644B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16104Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32104Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Modul, umfassend: einen Träger (11); einen auf dem Träger (11) aufgebrachten Halbleiterchip (10); und ein externes Kontaktelement (12) mit einem ersten Kontaktabschnitt (13) und einem zweiten Kontaktabschnitt (14), der sich senkrecht zu dem ersten Kontaktabschnitt (13) erstreckt, wobei eine Dicke des zweiten Kontaktabschnitts (14) kleiner ist als eine Dicke des Trägers (11), wobei der Träger (11) und der erste Kontaktabschnitt (13) eine Montageebene definieren, und wobei der zweite Kontaktabschnitt (14) auf einer seitlichen Oberfläche des Module angeordnet ist und dazu ausgelegt ist, mit einem Lotmaterial (25) bedeckt zu werden.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Montage.
  • Leistungshalbleiterchips können beispielsweise in Halbleiterbauelemente integriert sein. Leistungshalbleiterchips eignen sich insbesondere für das Schalten oder Steuern von Strömen und/oder Spannungen.
  • Die Druckschrift US 6 682 957 B2 offenbart eine Vorrichtung mit einem Träger, einem Halbleiterchip und einem externen Kontaktelement mit mehreren Abschnitten. Ein über den Seitenflächen der Vorrichtung angeordneter Abschnitt des externen Kontaktelements wird dazu verwendet, die über den Hauptflächen der Vorrichtung angeordneten Abschnitte elektrisch miteinander zu koppeln. Dadurch wird es ermöglicht, die Vorrichtung mit jeder der beiden Hauptflächen auf einer Leiterplatte zu montieren.
  • Die Druckschrift US 6 730 544 B1 offenbart eine Vorrichtung mit einem Halbleiterchip, der auf einem Träger montiert ist und an ein externes Kontaktelement gekoppelt ist. Das externe Kontaktelement umfasst zwei zueinander senkrechte Abschnitte. Die Abschnitte des externen Kontaktelements werden dazu verwendet, die Unterseite und die Oberseite der Vorrichtung elektrisch miteinander zu koppeln. Hierdurch wird es ermöglicht, mehrere der Vorrichtungen übereinander zu stapeln.
  • Die Druckschrift US 6 841 869 B1 offenbart ein Substrat aus dielektrischem Material auf dessen Ober- und Unterseite elektrische Leitungen angeordnet sind. Ein Leistungshalbleiterchip und eine integrierte Schaltung sind auf dem Substrat angeordnet und mit den elektrischen Leitungen verbunden.
  • Die Druckschrift DE 696 03 664 T2 offenbart ein keramisches Substrat mit darauf angeordneten Halbleiterchips. Die Unterseite und die Seitenflächen des Substrats sind mit einem leitfähigen Material bedeckt, welches als Wärmesenke fungiert.
  • Aus diesen und anderen. Gründen besteht ein Bedarf nach einem verbesserten Halbleiterbauelement in Form eines Moduls.
  • Kurze Beschreibung der Zeichnungen
  • 1A bis 1C veranschaulichen schematisch ein Modul 100 in einem Querschnitt und einer Draufsicht gemäß einem Ausführungsbeispiel.
  • 2 veranschaulicht schematisch ein Bauelement 200 in einem Querschnitt gemäß einem Ausführungsbeispiel.
  • 3 veranschaulicht schematisch ein Modul 300 in einer Draufsicht gemäß einem Ausführungsbeispiel.
  • 4 veranschaulicht schematisch ein Modul 400 in einem Querschnitt gemäß einem Ausführungsbeispiel.
  • 5 veranschaulicht schematisch ein Modul 500 in einem Querschnitt gemäß einem Ausführungsbeispiel.
  • 6 veranschaulicht schematisch ein Modul 600 in einem Querschnitt gemäß einem Ausführungsbeispiel.
  • 7A bis 7E veranschaulichen schematisch ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Moduls 700.
  • 8A bis 8G veranschaulichen schematisch ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Moduls 800.
  • Ausführliche Beschreibung
  • Module mit einem auf einem Träger aufgebrachten Halbleiterchip werden unten beschrieben. Der Träger kann eine beliebige Gestalt oder Größe aufweisen oder aus einem beliebigen Material bestehen. Während der Herstellung des Moduls kann der Träger auf eine Weise bereitgestellt werden, dass andere Träger in der Nahe angeordnet sind und durch Verbindungsmittel oder ein Verbindungsstück mit dem Träger verbunden sind, mit dem Zweck, die Träger zu trennen. Der Träger kann aus Metallen oder Metalllegierungen hergestellt sein, insbesondere Kupfer, Kupferlegierungen, Aluminium, Aluminiumlegierungen oder anderen Materialien. Er kann weiterhin elektrisch leitend sein. Der Träger kann beispielsweise ein Systemträger (Leadframe) oder ein Teil eines Systemträgers wie etwa ein Diepad (Chipträger) sein. Weiterhin kann der Träger bei einigen Ausführungsformen auch aus einem Keramikmaterial wie etwa Aluminiumoxid hergestellt sein, und der Träger kann in diesem Fall elektrisch isolierend sein.
  • Die unten beschriebenen Module enthalten externe Kontaktelemente. Die externen Kontaktelemente können von außerhalb des Moduls zugänglich sein und können somit das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb des Moduls gestatten. Weiterhin können die externen Kontaktelemente wärmeleitend sein und als Kühlkörper zum Ableiten der von den Halbleiterchips erzeugten Hitze dienen. Die externen Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material.
  • Oberflachen des Tragers und/oder eines oder mehrere der externen Kontaktelemente können eine Montageebene bilden. Die Montageebene kann dazu dienen, das Modul auf einer anderen Komponente, wie etwa beispielsweise einer Leiterplatte, zu montieren.
  • Die unten beschriebenen Halbleiterchips können von extrem unterschiedlichen Arten sein und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen enthalten. Die Halbleiterchips können beispielsweise als Leistungstransistoren, Leistungsdioden, Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten konfiguriert sein. Insbesondere können Halbleiterchips mit einer vertikalen Struktur involviert sein, das heißt, dass die Halbleiterchips derart hergestellt sein konnen, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberfläche der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann Kontaktelemente insbesondere auf seinen beiden Hauptoberflächen aufweisen, das heißt auf seiner Oberseite und Unterseite. Insbesondere können Leistungstransistoren und Leistungsdioden eine vertikale Struktur besitzen. Als Beispiel können sich der Sourceanschluss und der Gateanschluss eines Leistungstransistors und der Anodenanschluss einer Leistungsdiode auf einer Hauptoberfläche befinden, während der Drainanschluss des Leistungstransistors und der Kathodenanschluss der Leistungsdiode auf der anderen Hauptoberfläche angeordnet sind. Eine Leistungsdiode kann insbesondere als eine Schottky-Diode ausgeführt sein. Weiterhin können die unten beschriebenen Module integrierte Schaltungen zum Steuern der integrierten Schaltungen von anderen Halbleiterchips enthalten, beispielsweise der integrierten Schaltungen von Leistungstransistoren oder Leistungsdioden. Die Halbleiterchips brauchen nicht aus spezifischem Halbleitermaterial hergestellt zu sein und konnen weiter anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle. Außerdem können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Module können ein Formmaterial (Pressmaterial) enthalten, das mindestens Teile der Komponenten der Module bedeckt. Bei dem Formmaterial kann es sich um ein beliebiges angemessenes thermoplastisches oder wärmehärtendes Material handeln. Verschiedene Techniken konnen verwendet werden, um die Komponenten mit dem Formmaterial zu bedecken, beispielsweise Formpressen oder Spritzgießen.
  • 1A veranschaulicht ein Modul 100 in einem Querschnitt als ein Ausfuhrungsbeispiel. Das Modul 100 enthalt einen Halbleiterchip 10, der auf einem Träger 11 montiert ist. Das Modul 100 enthält weiterhin ein externes Kontaktelement 12, das einen ersten Abschnitt 13 und einen zweiten Abschnitt 14 aufweist, wobei der zweite Abschnitt 14 senkrecht zu dem ersten Abschnitt 13 angeordnet ist. Der Träger 11 besitzt eine Dicke d1, die größer ist als eine Dicke d2 des zweiten Abschnitts 14 des externen Kontaktelements 12.
  • Zudem kann das Modul 100 ein externes Kontaktelement 15 mit einem ersten und einem zweiten Abschnitt enthalten, die einen rechten Winkel ähnlich dem externen Kontaktelement 12 bilden. Elektrisch leitende Schichten 16 und 17 können auf dem Träger 11 und den externen Kontaktelementen 12 und 15 abgeschieden sein. Die elektrisch leitenden Schichten 16 und 17 können in Dielektrikumsschichten 18 und 19 eingebettet sein. Der Halbleiterchip 10 kann Kontaktpads 20, 21 sowie 22 aufweisen und auf der elektrisch leitenden Schicht 17 so montiert sein, dass seine Kontaktpads 20, 21 und 22 der elektrisch leitenden Schicht 17 zugewandt sind. Der Halbleiterchip 10 kann mit einem Formmaterial 23 bedeckt sein.
  • Der Träger 11 und die externen Kontaktelemente 12 und 15 können aus einem elektrisch leitenden Material hergestellt sein und können dazu verwendet werden, den Halbleiterchip 10 elektrisch an Komponenten außerhalb des Moduls 100 zu koppeln. Zu diesem Zweck sind die Kontaktpads 20 bis 22 elektrisch mit dem Träger 11 und den externen Kontaktelementen 12 und 15 über die elektrisch leitenden Schichten 16 und 17 verbunden, wie in 1A dargestellt.
  • Der Halbleiterchip 10 kann ein Leistungshalbleiterchip sein, insbesondere ein Leistungstransistor. Im letzteren Fall können die Kontaktpads 20 und 22 der Source- bzw. Drainanschluss sein und das Kontaktpad 21 kann der Gateanschluss sein.
  • Der Trager 11 und mindestens die ersten Abschnitte der externen Kontaktelemente 12 und 15 können beispielsweise Teil eines Systemträgers sein. Der Systemträger kann beispielsweise aus Kupfer oder einer Eisen-Nickel-Legierung hergestellt sein. Die unteren Oberflächen des Tragers 11 und der externen Kontaktelemente 12 und 15 können eine Montageebene zum Montieren des Bauelements 100 auf externen Komponenten bilden.
  • Zusätzlich zu dem Träger 11 kann der erste Abschnitt 13 des externen Kontaktelements 12 auch eine größere Dicke als der zweite Abschnitt 14 aufweisen. Das externe Kontaktelement 15 kann die gleiche Geometrie und die gleichen Abmessungen wie das externe Kontaktelement 12 aufweisen. Weiterhin kann vorgesehen sein, dass der Träger 11 eine großere Dicke besitzt als der erste Abschnitt 13 des ersten Kontaktelements 13. Die Dicke des Trägers 11 und der ersten Abschnitte der externen Kontaktelemente 12 und 15 können im Bereich zwischen 100 μm und 2 mm liegen. Die Dicke des zweiten Abschnitts der externen Kontaktelemente 12 und 15 kann im Bereich zwischen 5 μm und 500 μm und insbesondere im Bereich zwischen 10 μm und 50 μm liegen.
  • Der zweite Abschnitt 14 des externen Kontaktelements 12 kann bis zur oberen Oberfläche des Formmaterials 23 reichen, kann aber auch kleiner sein. Insbesondere kann die Höhe des zweiten Abschnitts 14 im Bereich zwischen der Hälfte der Hohe des Formmaterials 23 und der ganzen Höhe des Formmaterials 23 liegen. Die Hohe des zweiten Abschnitts 14 des externen Kontaktelements 12 kann größer sein als die Höhe des Trägers 11. Die Höhe des zweiten Abschnitts 14 kann ebenfalls größer sein als die Hohe des ersten Abschnitts 13 des externen Kontaktelements 12, wenn die Höhe in einer Richtung senkrecht zu der Montageebene gemessen wird.
  • In den 1B und 1C sind zwei verschiedene Implementierungen des Moduls 100 schematisch in einer Draufsicht dargestellt. Hier sind nur die obere Oberfläche des Formmaterials 23 und die externen Kontaktelemente 12 und 15 dargestellt. Bei der Ausführungsform von 18 bedeckt jeder der zweiten Abschnitte der externen Kontaktelemente 12 und 15 nur die untere Oberflache und eine seitliche Oberfläche des Formmaterials 23. Es kann vorgesehen sein, dass bis zu 30 oder 40 oder 50 oder 60 oder 70 oder 80 oder 90 oder 100% der jeweiligen seitlichen Oberfläche des Formmaterials 23 durch das jeweiligen externe Kontaktelement 12 oder 15 bedeckt sind. Bei der Ausführungsform von 1C bedecken die externen Kontaktelemente 12 und 15 zusätzlich Teile der benachbarten seitlichen Oberflächen des Formmaterials 23.
  • Die exponierten Oberflächen der externen Kontaktelemente 12 und 15 und des Trägers 11 können verwendet werden, um das Modul 100 elektrisch an andere Komponenten zu koppeln. Dies ist beispielhaft in 2 dargestellt. Dort ist ein Ausschnitt eines Bauelements 200 schematisch dargestellt, das das Modul 100 enthält, das auf einer Leiterplatte 24 montiert ist, beispielsweise einer PCB (Printed Circuit Board – gedruckte Leiterplatte). Die exponierten Oberflächen der externen Kontaktelemente 12 und 15 und des Trägers 11 können an Kontaktbereiche der Leiterplatte 24 gelötet sein. Dadurch können die exponierten Oberflächen der zweiten Abschnitte der externen Kontaktelemente 12 und 15 auch mit Lötmaterial 25 bedeckt sein. Die zweiten Abschnitte der externen Kontaktelemente 12 und 15 vergroßern den zum Kontaktieren mit der Leiterplatte 24 verfügbaren Kontaktbereich. Die Verwendung der seitlichen Oberflächen des Moduls 100 als zusätzliche Kontaktoberfläche ermöglicht, dass stärkere Ströme von und zu dem Modul 100 fließen. Weiterhin kann der Basisbereich des Moduls 100 verringert werden, während der maximal zulassige Strom durch die Drain- und Sourceanschlusse konstant gehalten wird. Es kann beispielsweise vorgesehen sein, dass jedes der externen Kontaktelemente 12 und 15 eine exponierte Oberfläche von mindestens 0,5 mm2 aufweist, wenn Ströme höher als 10 A sind.
  • Die zweiten Abschnitte der externen Kontaktelemente 12 und 15, die die seitlichen Oberflächen des Moduls 100 bedecken, konnen auch zum Ableiten der von dem Halbleiterchip 10 erzeugten Hitze verwendet werden. Beispielsweise kann eine Wärmesenke oder ein Kühlelement an den zweiten Abschnitten der externen Kontaktelemente 12 und 15 angebracht oder thermisch an diese gekoppelt sein.
  • 3 veranschaulicht ein Modul 300 in einer Draufsicht als ein weiteres Ausführungsbeispiel. Analog zu den externen Kontaktelementen 12 und 15 des Moduls 100 enthält das Modul 300 mehrere externe Kontaktelemente 26 und 27, die Teile der unteren Oberflache und der seitlichen Oberflachen des Moduls 300 bedecken. Das Modul 300 kann mehr als einen Halbleiterchip enthalten, beispielsweise zwei Leistungstransistoren. Im letzteren Fall können die externen Kontaktelemente 26 als Source- und Drainanschlüsse eines der Leistungstransistoren dienen, und die externen Kontaktelemente 27 können der Source- und Drainanschluss des anderen Leistungstransistors sein.
  • 4 veranschaulicht ein Modul 400 in einem Querschnitt als weiteres Ausfuhrungsbeispiel. Das Modul 400 enthält einen Leistungshalbleiterchip 40 und einen Steuerhalbleiterchip 41, die auf einem Trager 42 montiert sind. Das Modul 400 enthält weiterhin ein erstes externes Kontaktelement 43 und ein zweites externes Kontaktelement 44, die an den Leistungshalbleiterchip 40 bzw. den Steuerhalbleiterchip 41 gekoppelt sind. Die unteren Oberflächen des Trägers 42 und der externen Kontaktelemente 43 und 44 bilden eine Montageebene zum Montieren des Bauelements 400 auf externen Komponenten. Die ersten und zweiten externen Kontaktelemente 43 und 44 erstrecken sich in einer Richtung 45 senkrecht zu der Montageebene, wobei die Ausdehnung des ersten externen Kontaktelements 43 in der Richtung 45 großer ist als die Ausdehnung des zweiten externen Kontaktelements 44. Ein Abschnitt des ersten externen Kontaktelements 43 kann mindestens eine seitliche Oberfläche des Moduls 400 bilden.
  • Der Leistungshalbleiterchip 40 kann ein vertikaler Leistungshalbleiter sein, insbesondere ein Leistungstransistor oder eine Leistungsdiode. Für den Fall, dass der Halbleiterchip 40 ein Leistungstransistor ist, kann seine Drainelektrode 46 elektrisch mit dem Träger 42 verbunden sein, der elektrisch leitend sein kann. Auf der Hauptoberfläche des Leistungstransistors 40, von dem Träger 42 weggewandt, sind die Sourceelektrode 47 und die Gateelektrode 48 platziert. Ein oder mehrere Banddrähte oder andere Verbindungselemente wie etwa Clips können die Sourceelektrode 47 elektrisch mit dem ersten externen Kontaktelement 43 verbinden. Die Gateelektrode 48 kann an ein Kontaktpad 49 des Steuerhalbleiterchips 41 angeschlossen sein. Ein anderes Kontaktpad (Kontaktfläche) 50 des Steuerhalbleiterchips 41 kann an das zweite externe Kontaktelement 44 angeschlossen sein. Die Funktion des Steuerhalbleiterchips 41 kann darin liegen, den Leistungshalbleiterchip 40 zu steuern. Eine elektrisch isolierende Schicht 51 kann zwischen dem Steuerhalbleiterchip 41 und dem Träger 42 angeordnet sein, wodurch der Steuerhalbleiterchip 41 elektrisch von dem elektrisch leitenden Träger 42 isoliert wird. Bei einem Ausführungsbeispiel kann die elektrisch isolierende Schicht 51 Kleber, eine Folie oder ein Stuck Keramik sein. Die Halbleiterchips 40 und 41 konnen mit einem Formmaterial 52 bedeckt sein.
  • Die vergrößerte Oberfläche des ersten externen Kontaktelements 43 kann nützlich sein, wenn starke Ströme durch die Sourceelektrode 47 des Leistungshalbleiterchips 40 fließen. Das erste externe Kontaktelement 43 und insbesondere sein eine oder mehrere seitliche Oberflachen des Formmaterials 52 bedeckender Abschnitt konnen zum Ableiten von von den Halbleiterchips 40 und 41 erzeugter Hitze beitragen.
  • 5 veranschaulicht ein Modul 500 in einem Querschnitt als weiteres Ausführungsbeispiel. Das Modul 500 enthält einen Keramikträger 60, der beispielsweise aus Al2O3 oder einem anderen elektrisch isolierenden Keramikmaterial hergestellt ist. Externe Kontaktelemente 61, 62 und 63 sind auf der oberen und unteren Oberfläche sowie mindestens einigen der seitlichen Oberflächen des Keramikträgers 60 aufgebracht. Die externen Kontaktelemente 61 bis 63 können aus einem Metall wie etwa Kupfer, Gold oder Aluminium oder einer Metalllegierung oder einem anderen elektrisch leitenden Material hergestellt sein.
  • Auf den oberen Abschnitten der externen Kontaktelemente 61 und 62 ist ein Halbleiterchip 64 platziert. Der Halbleiterchip 64 kann ein Leistungstransistor mit einer Drainelektrode 65, einer Sourceelektrode 66 und einer Gateelektrode 67 sein. Die Drainelektrode 65 bzw. die Sourceelektrode 66 kann an dem externen Kontaktelement 61 bzw. 62 beispielsweise durch Aufschmelzlöten, Vakuumlöten, Diffusionslöten oder Klebeverbinden unter Einsatz eines elektrisch leitenden Klebers angebracht sein. Die Gateelektrode 67 kann mit dem externen Kontaktelement 63 über ein auf der oberen Oberfläche des Keramikträgers 60 angeordnetes Kontaktelement 68 und ein mit einem elektrisch leitenden Material gefülltes Durchkontaktloch 69 verbunden sein.
  • Die obere Oberfläche des Keramikträgers 60 einschließlich des Halbleiterchip 64 können mit einem Formmaterial 70 bedeckt sein, wodurch die seitlichen Oberflachen des Keramikträgers 60, auf dem die externen Kontaktelemente 61 und 62 angebracht sind, unbedeckt bleiben. Dies ermöglicht es, die seitlichen Oberflächen des Keramiktragers mit Lötmaterial zu beschichten (ahnlich 2), wenn das Modul 500 auf einer anderen Komponente wie etwa einer Leiterplatte montiert wird.
  • In 6 ist ein Modul 600 schematisch dargestellt, das eine Variation des Moduls 500 ist. Im Gegensatz zu dem Modul 500 ist der Keramikträger 60 des Moduls 600 auf einem Systemträger 71 montiert, der ähnlich dem Systemträger 11, 12, 15 von 1A ist und der Abschnitte aufweist, die sich in einer Richtung senkrecht zu der Montageebene erstrecken. Weiterhin sind keine externen Kontaktelemente auf den seitlichen Oberflächen des Keramikträgers 60 des Moduls 600 platziert. Stattdessen dient der Systemträger 71 als externes Kontaktelement. Weiterhin besitzt der Keramikträger des Moduls 600 zwei zusätzliche Durchkontaktlöcher 72 und 73, die mit einem elektrisch leitenden Material gefüllt sind. Jedes der Durchkontaktlöcher 69, 72 und 73 ist mit einem jeweiligen Kontaktpad 74 auf der oberen Oberfläche und der unteren Oberflache des Keramikträgers 60 bedeckt. Die elektrisch leitenden Durchkontaktlöcher 69, 72 und 73 sowie die Kontaktpads 74 verbinden die Source-, Drain- und Gateelektroden des Halbleiterchips 64 mit den jeweiligen Teilen des Systemträgers 71. Die Kontaktpads 74 sowie das in den Durchkontaktlöchern 69, 72 und 73 abgeschiedene Material kann ein Metall wie etwa Kupfer, Gold oder Aluminium oder eine Metalllegierung oder ein anderes elektrisch leitendes Material sein.
  • In 7A bis 7G sind verschiedene Stadien der Herstellung eines Moduls 700 beispielhaft dargestellt. Zum Herstellen des Moduls 700 wird zuerst ein Systemtrager bereitgestellt, der externe Kontaktelemente 75 und 76 sowie einen Träger 77 enthält, wie in 7A dargestellt. Jedes der externen Kontaktelemente 75 und 76 weist einen ersten Abschnitt auf, der zusammen mit dem Träger 76 eine Montageebene bildet, und einen zweiten Abschnitt, der sich senkrecht zu der Montageebene erstreckt. Der Systemträger kann aus einem Metall, beispielsweise Kupfer, oder einer Legierung, beispielsweise Eisen-Nickel, hergestellt sein. Der Systemträger kann gestanzt oder gefräst sein, um die Vertiefung zu erzeugen, die durch die externen Kontaktelemente 75 und 76 gebildet wird. Alternativ können die Enden der externen Kontaktelemente 75 und 76 nach oben gebogen worden sein, um die Gestalt wie in 7A dargestellt zu erhalten.
  • Die obere Oberflache des Trägers 77 und Abschnitte der externen Kontaktelemente 75 und 76 bilden eine Ebene, auf der eine elektrisch isolierende Folie 78 abgeschieden ist, um die Lucken zwischen dem Träger 77 und den externen Kontaktelementen 75 und 76 zu überbrücken und um als eine Plattform für die Abscheidung von weiteren Schichten zu dienen (siehe 7B). Die elektrisch isolierende Folie 78 kann beispielsweise auf den Träger 77 und die externen Kontaktelemente 75 und 76 laminiert sein und kann wie in 7B dargestellt durch einen Stanzprozess, Laserabtragung oder irgendeinen anderen geeigneten Prozess, der einem Fachmann bekannt ist, strukturiert sein. Die elektrisch isolierende Folie 78 kann aus einem Kunststoff- oder Synthetikmaterial oder einem beliebigen anderen geeigneten Material hergestellt sein.
  • Die in der elektrisch isolierenden Folie 78 erzeugten Löcher können mit einer Metall- oder einer Metalllegierungsschicht 79 gefüllt sein (siehe 7C). Dann kann eine Dielektrikumsschicht 80, beispielsweise eine Siliziumnitrid- oder Fotolackschicht, auf der elektrisch isolierenden Folie 78 abgeschieden werden und kann strukturiert werden. Die Löcher in der Dielektrikumsschicht 80 können mit einer Metall- oder einer Metalllegierungsschicht 81 gefullt sein. Die Schichten 79 und 81 konnen durch stromlose und/oder galvanische Plattierungsprozesse hergestellt werden. Alternativ können andere Abscheidungsverfahren wie etwa physikalische Abscheidung aus der Gasphase, chemische Abscheidung aus der Gasphase, Sputtern, Aufschleuderprozesse, Sprayabscheidung oder Tintenstrahldruck ebenfalls verwendet werden. Kupfer, Eisen, Nickel oder andere Metalle oder Metalllegierungen können als Material verwendet werden. Die Dicke der Schichten 79 und 81 kann im Bereich von 10 μm bis 1 mm liegen, insbesondere im Bereich von 50 μm bis 150 μm.
  • Ein Halbleiterchip 82 ist auf der Schicht 81 montiert, wobei seine Kontaktpads der Schicht 81 zugewandt sind (siehe 7D). Falls der Halbleiterchip 82 ein Leistungstransistor ist, sind seine Kontaktpads Source-, Drain- und Gateelektroden und sind mit den Sektionen der Schicht 81 verbunden. Die elektrische Verbindung zwischen den Elektroden der Leistungstransistoren 82 und der Schicht 81 können beispielsweise durch Aufschmelzlöten, Vakuumlöten, Diffusionslöten oder Klebeverbinden unter Einsatz eines elektrisch leitenden Klebers hergestellt werden.
  • Wenn Diffusionslöten als eine Verbindungstechnik verwendet wird, ist es möglich, Lötmaterialien zu verwenden, die nach dem Ende der Lötoperation an der Grenzfläche zwischen dem Leistungstransistor 82 und der Schicht 81 aufgrund von Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. In diesem Fall ist die Verwendung von AuSn-, AgSn-, CuSn-, AgIn-, AuIn- oder CuIn-Löten denkbar. Wenn der Leistungstransistor 82 adhäsiv an die Schicht 81 gebondet wird, ist es möglich, leitende Kleber zu verwenden, die auf Epoxidharzen basiert und mit Gold, Silber, Nickel oder Kupfer angereichert sein können, um die elektrische Leitfahigkeit zu erzeugen.
  • Ein Formmaterial 83 wird verwendet, um das Modul 700 zu kapseln (siehe 7E). Das Formmaterial 83 kann einen beliebigen Abschnitt des Moduls 700 kapseln, lässt aber die außeren Oberflächen der externen Kontaktelemente 75 und 76 sowie den Träger 77 unbedeckt. Das Formmaterial 83 kann aus einem beliebigen angemessenen thermoplastischen oder wärmehärtenden Material bestehen, insbesondere kann es aus einem Material bestehen, das üblicherweise in der gegenwärtigen Halbleiterkapselungstechnologie verwendet wird. Verschiedene Techniken können angewendet werden, um die Komponenten des Moduls 700 mit dem Formmaterial 83 zu bedecken, beispielsweise Formpressen oder Spritzgießen.
  • Das Modul 700 ist identisch mit dem in 1 dargestellten Modul 100, mit der Ausnahme, dass keine Begrenzungen hinsichtlich der Dicke der seitlichen Abschnitte der externen Kontaktelemente 75 und 76 vorliegen. Somit können die seitlichen Abschnitte der externen Kontaktelemente 75 und 76 die gleiche Dicke aufweisen oder können sogar dicker sein als der Träger 77.
  • In den 8A bis 8G sind verschiedene Stadien der Herstellung eines Moduls 800 beispielhaft dargestellt. Das in 8A bis 8G dargestellte Herstellungsverfahren ist eine Variation des in 7A bis 7E dargestellten Herstellungsverfahrens. Im Gegensatz zu dem Verfahren der 7A bis 7E ist bei der vorliegenden Ausführungsform ein Systemträger bereitgestellt einschließlich externer Kontaktelemente 84 und 85 sowie ein Trager 86, der im wesentlichen coplanare obere und untere Oberflächen aufweisen kann (siehe 8A). Die Herstellungsprozesse des in 8B bis 8E dargestellten Moduls 800 können den in 7B bis 7E dargestellten Herstellungsprozessen ähnlich oder identisch sein.
  • Nach der Kapselung des Moduls 800 mit einem Formmaterial 87 können einige der seitlichen Oberflächen des Formmaterials 87 mit einer elektrisch leitenden Keimschicht 88 bedeckt sein (siehe 8F). Ein stromloses Abscheidungsverfahren kann verwendet werden, um die Keimschicht 88 herzustellen. Die Keimschicht 88 kann eine Dicke von bis zu 1 μm aufweisen und kann beispielsweise aus Zink bestehen.
  • Die elektrische Leitfähigkeit der Keimschicht 88 kann verwendet werden, um eine elektrisch leitende Schicht 89 auf der Keimschicht 88 galvanisch abzuscheiden. Die elektrisch leitende Schicht 89 kann beispielsweise aus Kupfer bestehen und kann eine Dicke von bis zu 100 μm und insbesondere im Bereich zwischen 1 μm und 10 μm aufweisen. Während der galvanischen Abscheidung der elektrisch leitenden Schicht 89 können die externen Kontaktelemente 84 und 85 als Elektroden dienen.
  • Die Keimschicht 88 und die elektrisch leitende Schicht 89 sind elektrisch mit den jeweiligen externen Kontaktelementen 84 und 85 verbunden, so dass sie als die seitlichen Abschnitte der externen Kontaktelemente 84 und 85 dienen können ähnlich den externen Kontaktelementen 12 und 15 des in 1A dargestellten Bauelements 100. Als eine Alternative zu der stromlosen und galvanischen Abscheidung der Schichten 88 und 89 können zum Abscheiden einer elektrisch leitenden Schicht auf mindestens einer seitlichen Oberfläche des Formmaterials 87 andere Abscheidungsverfahren verwendet werden wie etwa physikalische Abscheidung aus der Gasphase, chemische Abscheidung aus der Gasphase, Sputtern, Aufschleuderprozesse, Sprayabscheidung oder Tintenstrahldruck.

Claims (24)

  1. Modul, umfassend: einen Träger (11); einen auf dem Träger (11) aufgebrachten Halbleiterchip (10); und ein externes Kontaktelement (12) mit einem ersten Kontaktabschnitt (13) und einem zweiten Kontaktabschnitt (14), der sich senkrecht zu dem ersten Kontaktabschnitt (13) erstreckt, wobei eine Dicke des zweiten Kontaktabschnitts (14) kleiner ist als eine Dicke des Trägers (11), wobei der Träger (11) und der erste Kontaktabschnitt (13) eine Montageebene definieren, und wobei der zweite Kontaktabschnitt (14) auf einer seitlichen Oberfläche des Module angeordnet ist und dazu ausgelegt ist, mit einem Lotmaterial (25) bedeckt zu werden.
  2. Modul nach Anspruch 1, wobei die Dicke des zweiten Kontaktabschnitts (14) des externen Kontaktelements (12) kleiner ist als eine Dicke des ersten Kontaktabschnitts (13) des externen Kontaktelements (12).
  3. Modul nach Anspruch 1, wobei der Halbleiterchip (10) ein Leistungshalbleiterchip ist.
  4. Modul nach Anspruch 1, wobei der Träger (11) und das externe Kontaktelement (12) Teile eines Systemträgers sind.
  5. Modul nach Anspruch 1, wobei das externe Kontaktelement (12) eine Vertiefung aufweist, auf der der Halbleiterchip (10) angebracht wird.
  6. Modul nach Anspruch 1, weiterhin umfassend ein den Halbleiterchip (10) bedeckendes Formmaterial (23), wobei der zweite Kontaktabschnitt (14) des externen Kontaktelements (12) eine Höhe im Bereich zwischen der Hälfte der Höhe des Formmaterials (25) und der ganzen Höhe des Formmaterials (25) besitzt.
  7. Modul, umfassend: einen Leistungshalbleiterchip (40); einen Steuerhalbleiterchip (41); ein den Leistungshalbleiterchip (40) bedeckendes Formmaterial (52); ein erstes externes Kontaktelement (43), das elektrisch an den Leistungshalbleiterchip (40) gekoppelt ist, wobei das erste Kontaktelement (43) an einer seitlichen Oberfläche des Formmaterials (52) angebracht ist; ein zweites externes Kontaktelement (44), das elektrisch an den Steuerhalbleiterchip (41) gekoppelt ist; und wobei das erste externe Kontaktelement (43) und zweite externe Kontaktelement (44) eine Montageebene definieren und sich in einer ersten Richtung senkrecht zu der Montageebene erstrecken, wobei die Erstreckung des ersten externen Kontaktelements (43) in der ersten Richtung größer ist als die Erstreckung des zweiten externen Kontaktelements (44) in der ersten Richtung.
  8. Modul nach Anspruch 7, wobei der Leistungshalbleiterchip (40) ein erstes Kontaktpad auf einer ersten Hauptoberfläche und ein zweites Kontaktpad auf einer zweiten Hauptoberfläche aufweist.
  9. Modul nach Anspruch 7, wobei Abschnitte des ersten externen Kontaktelements (43) und zweiten externen Kontaktelements (44) eine Montageebene definieren.
  10. Modul, umfassend: einen Keramikträger (60) mit einer ersten Hauptoberfläche, einer gegenüberliegenden zweiten Hauptoberfläche und seitlichen Oberflächen, wobei der Keramikträger (60) ein mit einem elektrisch leitenden Material gefülltes Durchkontaktloch (69) umfasst; ein auf der ersten Hauptoberfläche und mindestens einer der seitlichen Oberflächen des Keramikträgers (60) aufgebrachtes externes Kontaktelement (61, 62); und einen auf der zweiten Hauptoberfläche des Keramikträgers (60) angeordneten Halbleiterchip (64).
  11. Modul nach Anspruch 10, wobei das externe Kontaktelement (61, 62) Teil eines Systemträgers ist.
  12. Modul nach Anspruch 10, wobei das externe Kontaktelement (61, 62) eine Vertiefung aufweist, auf der der Keramikträger (60) angebracht wird.
  13. Modul nach Anspruch 10, wobei der Halbleiterchip (64) ein Leistungshalbleiterchip ist.
  14. Verfahren, umfassend: Bereitstellen eines Trägers (11) und eines externen Kontaktelements (12) mit einem ersten Kontaktabschnitt (13) und einem zweiten Kontaktabschnitt (14), der sich senkrecht zu dem ersten Kontaktabschnitt (13) erstreckt, wobei eine Dicke des zweiten Kontaktabschnitts (14) kleiner ist als eine Dicke des Trägers (11), wobei der Träger (11) und der erste Kontaktabschnitt (13) eine Montageebene definieren, und wobei der zweite Kontaktabschnitt (14) auf einer seitlichen Oberfläche des Moduls angeordnet ist und dazu ausgelegt ist, mit einem Lötmaterial (25) bedeckt zu werden; und Platzieren eines Halbleiterchips (10) auf dem Träger (11).
  15. Verfahren nach Anspruch 14, wobei ein Formmaterial (23) auf dem Halbleiterchip (10) abgeschieden wird, wobei der zweite Kontaktabschnitt (14) des externen Kontaktelements (12) eine Höhe im Bereich zwischen der Hälfte der Höhe des Formmaterials (23) und der ganzen Höhe des Formmaterials (23) besitzt.
  16. Verfahren nach Anspruch 14, wobei eine elektrisch isolierende Schicht (18) auf dem Träger (11) und dem externen Kontaktelement (12) abgeschieden ist, eine Lücke zwischen ihnen überbrückend.
  17. Verfahren nach Anspruch 15, wobei der zweite Kontaktabschnitt (14) des externen Kontaktelements (12) die Erstreckung des Formmaterials (23) begrenzt.
  18. Verfahren nach Anspruch 14, wobei der Halbleiterchip (10) auf dem ersten Kontaktabschnitt (13) des externen Kontaktelements (12) platziert ist.
  19. Verfahren nach Anspruch 14, wobei der Träger (11) und das externe Kontaktelement (12) Teile eines Systemträgers sind und der Systemträger gestanzt und/oder gefräst und/oder gebogen worden ist.
  20. Verfahren, umfassend: Bereitstellen eines Trägers (11) und eines externen Kontaktelements (12); Platzieren eines Halbleiterchips (10) auf dem Träger (11); Abscheiden eines Formmaterials (83) auf dem Halbleiterchip (10); und Abscheiden eines elektrisch leitenden Materials (89) auf einer seitlichen Oberfläche des Formmaterials (83), wobei das elektrisch leitende Material (89) elektrisch an das externe Kontaktelement (12) gekoppelt ist.
  21. Verfahren nach Anspruch 20, wobei das elektrisch leitende Material (89) galvanisch abgeschieden wird.
  22. Verfahren nach Anspruch 20, wobei das elektrisch leitende Material (89) durch Schweißen oder Löten an dem externen Kontaktelement (12) angebracht wird.
  23. Verfahren nach Anspruch 20, wobei der Träger (11) und das externe Kontaktelement (12) bei Bereitstellung coplanare obere und untere Oberflächen aufweisen.
  24. Verfahren nach Anspruch 20, wobei eine elektrisch isolierende Schicht (18) auf dem Träger (11) und dem externen Kontaktelement (12) abgeschieden wird, eine Lücke zwischen ihnen überbrückend.
DE102008029644.9A 2007-07-18 2008-06-23 Halbleiterbauelement als Modul und Verfahren zu seiner Herstellung Active DE102008029644B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/779,731 2007-07-18
US11/779,731 US7893545B2 (en) 2007-07-18 2007-07-18 Semiconductor device

Publications (2)

Publication Number Publication Date
DE102008029644A1 DE102008029644A1 (de) 2009-01-22
DE102008029644B4 true DE102008029644B4 (de) 2015-10-15

Family

ID=40149249

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008029644.9A Active DE102008029644B4 (de) 2007-07-18 2008-06-23 Halbleiterbauelement als Modul und Verfahren zu seiner Herstellung

Country Status (2)

Country Link
US (4) US7893545B2 (de)
DE (1) DE102008029644B4 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7911053B2 (en) * 2007-04-19 2011-03-22 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
US7863102B2 (en) * 2008-02-22 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with external interconnects within a die platform
US8227908B2 (en) 2008-07-07 2012-07-24 Infineon Technologies Ag Electronic device having contact elements with a specified cross section and manufacturing thereof
US7847375B2 (en) 2008-08-05 2010-12-07 Infineon Technologies Ag Electronic device and method of manufacturing same
US8138587B2 (en) * 2008-09-30 2012-03-20 Infineon Technologies Ag Device including two mounting surfaces
JP5042297B2 (ja) * 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
JP2011216506A (ja) * 2010-03-31 2011-10-27 Hitachi Consumer Electronics Co Ltd Ledパッケージおよびledパッケージ実装構造体
US8525321B2 (en) * 2011-07-06 2013-09-03 Fairchild Semiconductor Corporation Conductive chip disposed on lead semiconductor package
KR101237566B1 (ko) 2011-07-20 2013-02-26 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
US20140306331A1 (en) * 2013-04-11 2014-10-16 Infineon Technologies Austria Ag Chip and chip arrangement
US9508625B2 (en) 2014-04-01 2016-11-29 Infineon Technologies Ag Semiconductor die package with multiple mounting configurations
KR101553352B1 (ko) * 2014-05-16 2015-09-15 주식회사 씨자인 테스트 기능을 구비한 반도체 회로
KR101647587B1 (ko) * 2015-03-03 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
DE102016105581A1 (de) * 2016-03-24 2017-09-28 Infineon Technologies Ag Umleiten von Lotmaterial zu einer visuell prüfbaren Packungsoberfläche
CN114980481A (zh) * 2021-05-06 2022-08-30 英诺赛科(苏州)科技有限公司 一种适于实施氮化物基半导体装置的印刷电路板、半导体模块及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69603664T2 (de) * 1995-05-30 2000-03-16 Motorola Inc Hybrid-Multichip-Modul und Verfahren zur seiner Herstellung
US6682957B2 (en) * 1997-12-02 2004-01-27 Hyundai Electromics Industries Co., Ltd. Semiconductor substrate and land grid array semiconductor package using same and fabrication methods thereof
US6730544B1 (en) * 1999-12-20 2004-05-04 Amkor Technology, Inc. Stackable semiconductor package and method for manufacturing same
US6841869B1 (en) * 1998-06-27 2005-01-11 Motorola, Inc. Electronic package assembly
DE102005061015A1 (de) * 2005-12-19 2007-06-21 Infineon Technologies Ag Halbleiterbauteil mit einem vertikalen Halbleiterbauelement und Verfahren zu dessen Herstellung

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760948A (en) 1986-12-23 1988-08-02 Rca Corporation Leadless chip carrier assembly and method
GB8727926D0 (en) 1987-11-28 1987-12-31 British Aerospace Surface mounting leadless components on conductor pattern supporting substrates
US5001829A (en) 1990-01-02 1991-03-26 General Electric Company Method for connecting a leadless chip carrier to a substrate
JPH05102262A (ja) 1991-10-03 1993-04-23 Hitachi Ltd 半導体装置及びそれを実装した実装装置
JP3152834B2 (ja) * 1993-06-24 2001-04-03 株式会社東芝 電子回路装置
JP3230348B2 (ja) * 1993-09-06 2001-11-19 ソニー株式会社 樹脂封止型半導体装置及びその製造方法
JPH0846104A (ja) * 1994-05-31 1996-02-16 Motorola Inc 表面実装電子素子およびその製造方法
JPH08167691A (ja) * 1994-12-13 1996-06-25 Toshiba Corp 半導体装置
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5838551A (en) * 1996-08-01 1998-11-17 Northern Telecom Limited Electronic package carrying an electronic component and assembly of mother board and electronic package
KR100240748B1 (ko) * 1996-12-30 2000-01-15 윤종용 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지
US5936846A (en) * 1997-01-16 1999-08-10 Ford Global Technologies Optimized solder joints and lifter pads for improving the solder joint life of surface mount chips
JPH10242360A (ja) * 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置
JPH10242374A (ja) * 1997-02-27 1998-09-11 Oki Electric Ind Co Ltd 半導体装置
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
CN1167131C (zh) * 1997-08-19 2004-09-15 株式会社日立制作所 基底基板及制作用来装载多个半导体裸芯片器件的构造体的方法
JP2001085361A (ja) * 1999-09-10 2001-03-30 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001185640A (ja) * 1999-12-24 2001-07-06 Nec Corp 表面実装型パッケージ及び電子部品並びに電子部品の製造方法
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6787388B1 (en) * 2000-09-07 2004-09-07 Stmicroelectronics, Inc. Surface mount package with integral electro-static charge dissipating ring using lead frame as ESD device
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置,半導体装置の製造方法,スタック型半導体装置及びスタック型半導体装置の製造方法
JP2002222903A (ja) * 2001-01-26 2002-08-09 Mitsubishi Electric Corp 半導体パッケージ及び半導体装置
EP1361657B1 (de) 2001-02-06 2013-07-24 Panasonic Corporation Oberflächenwellenbauelement
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
JP2002368028A (ja) * 2001-06-13 2002-12-20 Nec Corp 半導体パッケージ及びその製造方法
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US6888235B2 (en) * 2001-09-26 2005-05-03 Molex Incorporated Power delivery system for integrated circuits utilizing discrete capacitors
DE10149689A1 (de) * 2001-10-09 2003-04-10 Philips Corp Intellectual Pty Elektrisches oder elektronische Bauteil und Verfahren zum Herstellen desselben
US7154206B2 (en) * 2002-07-31 2006-12-26 Kyocera Corporation Surface acoustic wave device and method for manufacturing same
TWI292961B (en) * 2002-09-05 2008-01-21 Nichia Corp Semiconductor device and an optical device using the semiconductor device
JP3736516B2 (ja) * 2002-11-01 2006-01-18 松下電器産業株式会社 リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
US6750545B1 (en) * 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6890066B2 (en) * 2003-05-22 2005-05-10 Lexmark International, Inc. Inkjet printer having improved ejector chip
TWI297938B (en) * 2003-07-15 2008-06-11 Advanced Semiconductor Eng Semiconductor package
TWI228303B (en) * 2003-10-29 2005-02-21 Advanced Semiconductor Eng Semiconductor package, method for manufacturing the same and lead frame for use in the same
TWI227555B (en) * 2003-11-17 2005-02-01 Advanced Semiconductor Eng Structure of chip package and the process thereof
US20060175688A1 (en) * 2005-02-04 2006-08-10 Stats Chippac Ltd. Stacked integrated circuit package system
US7161797B2 (en) 2005-05-17 2007-01-09 Vishay Sprague, Inc. Surface mount capacitor and method of making same
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US20070262435A1 (en) * 2006-04-27 2007-11-15 Atmel Corporation Three-dimensional packaging scheme for package types utilizing a sacrificial metal base
US7615409B2 (en) * 2006-06-29 2009-11-10 Sandisk Corporation Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages
KR100809702B1 (ko) * 2006-09-21 2008-03-06 삼성전자주식회사 반도체 패키지
US7830022B2 (en) * 2007-10-22 2010-11-09 Infineon Technologies Ag Semiconductor package
US7968378B2 (en) * 2008-02-06 2011-06-28 Infineon Technologies Ag Electronic device
US7968981B2 (en) * 2008-04-11 2011-06-28 Stats Chippac Ltd. Inline integrated circuit system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69603664T2 (de) * 1995-05-30 2000-03-16 Motorola Inc Hybrid-Multichip-Modul und Verfahren zur seiner Herstellung
US6682957B2 (en) * 1997-12-02 2004-01-27 Hyundai Electromics Industries Co., Ltd. Semiconductor substrate and land grid array semiconductor package using same and fabrication methods thereof
US6841869B1 (en) * 1998-06-27 2005-01-11 Motorola, Inc. Electronic package assembly
US6730544B1 (en) * 1999-12-20 2004-05-04 Amkor Technology, Inc. Stackable semiconductor package and method for manufacturing same
DE102005061015A1 (de) * 2005-12-19 2007-06-21 Infineon Technologies Ag Halbleiterbauteil mit einem vertikalen Halbleiterbauelement und Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
US7893545B2 (en) 2011-02-22
US8343811B2 (en) 2013-01-01
US20110097855A1 (en) 2011-04-28
US8324739B2 (en) 2012-12-04
US20090020861A1 (en) 2009-01-22
US20110096519A1 (en) 2011-04-28
US20130143368A1 (en) 2013-06-06
DE102008029644A1 (de) 2009-01-22
US8658472B2 (en) 2014-02-25

Similar Documents

Publication Publication Date Title
DE102008029644B4 (de) Halbleiterbauelement als Modul und Verfahren zu seiner Herstellung
DE102009025570B4 (de) Elektronische Anordnung und Verfahren zu ihrer Herstellung
DE102008023127B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102008025451B4 (de) Halbleiterbauelement und Verfahren zum Platzieren von Halbleiterbauelementen
DE102008027703B4 (de) Bauelement, Module und Verfahren zu deren Herstellung
DE102008034164B4 (de) Modul mit Leistung-Halbleiterchip und Verfahren
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102008039389B4 (de) Bauelement und Verfahren zur Herstellung
DE102008051965B4 (de) Bauelement mit mehreren Halbleiterchips
DE102008035911B4 (de) Verfahren zum Herstellen eines integrierten Schaltungsmoduls
DE102009042320B4 (de) Halbleiter-Anordnung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zur Herstellung einer Halbleiter-Anordnung
DE102009040557B4 (de) Bauelement mit zwei Montageoberflächen, System und Verfahren zu seiner Herstellung
DE102012105929B4 (de) Halbleiter-Bauelement mit einem Kontaktclip mit Vorsprüngen und Herstellung davon
DE102009006152B4 (de) Verfahren zur Herstellung eines Elektronikbauelements
DE102008057707B4 (de) Verfahren zum Herstellen eines Bauelements einschließlich des Platzierens eines Halbleiterchips auf einem Substrat
DE102008046728B4 (de) Elektronikbauelement und Verfahren zur Herstellung
DE102008062498A1 (de) Elektronikbauelement und Verfahren
DE102006037118B3 (de) Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben
DE102007017831B4 (de) Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
DE102007018914B4 (de) Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE102009034578A1 (de) Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
DE102007007142B4 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE102012106566B4 (de) Halbleiterchip, Vorrichtung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zum Herstellen der Vorrichtung
DE102011113269A1 (de) Halbleitermodul und Verfahren zu seiner Herstellung
DE102009012524A1 (de) Halbleitermodul

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative