JPH10242374A - 半導体装置 - Google Patents

半導体装置

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JPH10242374A
JPH10242374A JP9042775A JP4277597A JPH10242374A JP H10242374 A JPH10242374 A JP H10242374A JP 9042775 A JP9042775 A JP 9042775A JP 4277597 A JP4277597 A JP 4277597A JP H10242374 A JPH10242374 A JP H10242374A
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terminal group
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terminals
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Harufumi Kobayashi
治文 小林
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 より多くの端子を設けることができる半導体
装置を提供する。 【解決手段】 半導体装置１０は、樹脂基板１２の端面
に、第１平面となる凸状面１２ａと、第２平面となる凹
状面１２ｂとを形成し、第１平面上で、かつその底部に
第１の端子群１３を、第２平面上に第２の端子群１４を
設けるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップを搭
載する半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、基板に実装するた
めに半導体装置の外部端子（電気信号のやり取りをする
ための端子）が平面的に配置されている。例えば、フラ
ットパッケージは、１平面のパッケージの周囲にリード
線をろう付けしたものであり、端子の間隔は１．２７ｍ
ｍ以下と小型化し、多端子化にも対応できる。このパッ
ケージは、寸法も小さくほぼ正方形に近いため、パッケ
ージ内部の配線長はほぼ等しく配線されるので、インピ
ーダンス整合がとりやすく高速性能を重視する半導体装
置に用いられる。
【０００３】従来のこの種のパッケージとしては、図９
に示す、ＱＦＰ（Quad Flat Package）、ＱＦＪ（Quad
Flat J-Lead）やＳＯＪ（Small Outline J-Lead）が代
表的なパッケージである。図９中、１は端子、２は樹脂
モールドパッケージである。
【０００４】多ピンに有望なパッケージの代表であるＱ
ＦＰでは、多端子化するために端子ピッチを１．０ｍｍ
から０．８ｍｍ→０．６５→０．５→０．４→０．３ｍ
ｍと狭ピッチ化して多端子化してきた。
【０００５】また、図１０は、１平面への端子接続を示
す図であり、表面実装と挿入実装例である。図中、３は
半導体装置搭載基板、４は半導体装置、５は樹脂基板で
ある。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の１平面に端子接続を行う半導体装置では、端
子を多数設けるためには各端子のピッチを狭ピッチ化す
る方法しかない。端子の狭ピッチ化は基板実装技術によ
って決められ、現在でも一括半田リフロー方式ではＱＦ
Ｐの場合は０．３ｍｍが限界である。したがって、これ
以上の端子を半導体装置に設けようとする場合には、
０．３ｍｍピッチ未満の端子を設けるしか方法がなかっ
た。しかし、０．３ｍｍピッチ未満の端子ピッチは基板
実装技術の面から大変難しくなるという問題点があっ
た。
【０００７】本発明は、より多くの端子を設けることが
できる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、パッケージ周囲に端子を有する半導体装置におい
て、第１の平面に面して配置した第１の端子群と、第１
の端子群と交互に配置され、第２の平面に面して配置し
た第２の端子群とを備えて構成する。
【０００９】本発明に係る半導体装置は、端子を配置す
る樹脂基板を備え、樹脂基板の端面に、第１の平面とな
る凸状面と、第２の平面となる凹状面とを所定ピッチで
交互に形成し、第１の平面上に第１の端子群を設けると
ともに、第２の平面上に第２の端子群を設けるように構
成したものであってもよい。
【００１０】上記第１の平面が形成された樹脂基板端面
の底部に、第１の端子群を設けるようにしたものであっ
てもよい。
【００１１】本発明に係る半導体装置は、パッケージ周
囲に端子を有する半導体装置において、パッケージ周囲
から第１の平面に向かって突出形成された第１の端子群
と、第１の端子群と交互に配置され、パッケージ周囲か
ら第２の平面に向かって突出形成された第２の端子群と
を備えて構成する。
【００１２】上記第１の平面は、パッケージが搭載され
る半導体装置搭載基板上の平面であり、第２の平面は、
第１の平面に対し直交する平面であってもよい。
【００１３】また、上記第１の平面は、パッケージが搭
載される第１の半導体装置搭載基板上の平面であり、第
２の平面は、第１の平面と平行して配置された第２の半
導体装置搭載基板上の平面であり、第２の端子群が、第
２の平面上に隙間なく達するように形成されたものであ
ってもよい。
【００１４】
【発明の実施の形態】本発明に係る半導体装置は、半導
体装置として樹脂基板を用いた半導体装置に適用するこ
とができる。
【００１５】図１及び図２は本発明の第１の実施形態に
係る半導体装置の基本構造を示す模式図であり、図１は
その側面図、図２はその斜視図である。
【００１６】図１及び図２において、１０は半導体装
置、１１は半導体装置１０の樹脂パッケージ、１２は半
導体装置１０の樹脂基板である。
【００１７】樹脂基板１２の端面は、所定ピッチで凹凸
状に形成されており、第１の平面となる凸状面１２ａ
と、第２の平面となる凹状面１２ｂとを有する。樹脂基
板１２の凸状面１２ａ（第１の平面）には、複数の第１
の端子群１３が設置され、樹脂基板１２の凹状面１２ｂ
（第２の平面）には、複数の第２の端子群１４が設置さ
れる。
【００１８】上記第１の端子群１３は、樹脂基板１２の
凸状面１２ａ（第１の平面）の底部に配列して取り付け
られており、上記第２の端子群１４は、樹脂基板１２の
凹状面１２ｂ（第２の平面）上に取り付けられている。
この場合、第１の端子群１３は、樹脂基板１２の凸状面
１２ａ（第１の平面）の底部の中心部に取り付けられて
いるため、取り付けられた第１の端子群１３の周囲には
所定の間隙がある。
【００１９】このように、第１の端子群１３と第２の端
子群１４とは、互いに異なる平面上である第１平面上と
第２平面上に配列され、かつ第１の端子群１３は、樹脂
基板１２の凸状面１２ａ（第１の平面）の底部に設置さ
れているため、第１の端子群１３と第２の端子群１４同
士の絶縁は完全に保たれている。したがって、第１の端
子群１３及び第２の端子群１４によって異なる電気信号
の授受を行うことができる。なお、製造方法は従来公知
の方法が適用できる。
【００２０】以下、上述のように構成された半導体装置
１０の取り付け方法を説明する。
【００２１】図３はダイレクトに半導体装置を実装する
基板実装例を示す図である。
【００２２】図３において、１５は半導体装置搭載基
板、１６は半導体装置搭載基板１５に対し垂直に固定さ
れた半導体装置搭載基板であり、半導体装置搭載基板１
５，１６上の半導体装置１０の外部端子群と対向する位
置には、配線パターン（図示略）が配置されている。
【００２３】まず、半導体装置搭載基板１５上に半導体
装置１０を載置し、第１の端子群１３を半導体装置搭載
基板１５の配線パターン上に接着材料１７により電気的
に接続するとともに、第２の端子群１４を半導体装置搭
載基板１６の配線パターン上に接着材料１８により電気
的に接続する。
【００２４】ここで、第２の端子群１４は、樹脂基板１
２の凹状面１２ｂ（第２の平面）上に形成されており、
接着材料１８は凹状の第２の端子群１４上に一部嵌合し
て半導体装置搭載基板１６の配線パターンを電気的に接
続する。
【００２５】図４はソケットを使用して半導体装置を実
装する基板実装例を示す図である。
【００２６】図４において、１９は半導体装置を装着す
るためのソケット、２０，２１は半導体装置の端子群に
接続され、ソケット外部に伸びて外部ピンとなるコンタ
クトピン、２２は半導体装置搭載基板である。
【００２７】ソケット１９の内部のコンタクトピン２０
は、半導体装置１０の第１の端子群１３と対向する位置
に配置され、コンタクトピン２１は、半導体装置１０の
第２の端子群１４と対向する位置に配置されている。コ
ンタクトピン２０の第１の端子群１３との接続部には平
頭部２０ａが形成され、また、コンタクトピン２１の第
２の端子群１４接続部には、半導体装置１０の取り付け
を容易にするための案内部２１ａが形成されている。
【００２８】ソケット１９本体が、予めコンタクトピン
２０，２１を介して半導体装置搭載基板２２に接続され
ているものとする。
【００２９】この状態で、半導体装置１０をソケット１
９内部に装着し、第１の端子群１３をコンタクトピン２
０に接着材料１７により電気的に接続するとともに、第
２の端子群１４をコンタクトピン２１上に接着材料１８
により電気的に接続する。
【００３０】この場合、予め第１の端子群１３及び第２
の端子群１４に、接着材料１７，１８を接着させてお
き、接着材料１７，１８を接着した半導体装置１０をソ
ケット１９内部に装着するようにしてもよい。
【００３１】以上説明したように、第１の実施形態に係
る半導体装置１０は、樹脂基板１２の端面に、第１平面
となる凸状面１２ａと、第２平面となる凹状面１２ｂと
を形成し、第１平面上で、かつその底部に第１の端子群
１３を、第２平面上に第２の端子群１４を設けるように
構成したので、端子ピッチをより狭ピッチ化することが
でき、半導体装置により多くの端子を設置することがで
きる。
【００３２】すなわち、従来例のように単一平面上に面
して端子を設ける方法では、０．３ｍｍピッチ未満の端
子の設置は基板実装技術上困難であった。これに対し、
本実施形態では、第１の端子群１３と第２の端子群１４
同士の絶縁を完全に保つことができるため、端子ピッチ
を狭ピッチ化することができ、半導体装置により多くの
端子を設置することができる。
【００３３】特に、半導体装置の高集積化がさらに進ん
でいく場合にも隣り合う端子群同士が異なる平面上に存
在するため十分に離れた構造となって、より狭ピッチ化
を実現することができる。
【００３４】図５は本発明の第２の実施形態に係る半導
体装置の基本構造を示す図であり、図６はその基板実装
例を示す図である。
【００３５】図５において、３０は半導体装置、３１は
半導体装置３０の樹脂パッケージ、３２は樹脂パッケー
ジ３１側面から突出し下方の平面Ａ（第１の平面）に伸
びる第１の端子群、３３は第１の端子群３２と交互に配
置され、樹脂パッケージ３１側面から平面Ｂ（第２の平
面）に伸びる第２の端子群である。
【００３６】上記第１の端子群３２は、平面Ａ上で電気
的接続面を増やすため端部が垂直に曲げられており、同
様に、上記第２の端子群３３も、平面Ｂ上で電気的接続
面を増やすため端部が垂直に曲げられている。また、平
面Ｂは平面Ａに対し直交する面である。
【００３７】このように、半導体装置３０は、平面Ａに
面して伸びる第１の端子群３２と、第１の端子群３２に
対して交互に配置され、平面Ｂに面して伸びる第２の端
子群３３を備えて構成される。第１の端子群３２及び第
２の端子群３３の端子ピッチを、例えば０．５０ｍｍに
構成すると、隣り合う第１の端子群３２と第２の端子群
３３との端子ピッチは、０．２５ｍｍとなる。
【００３８】以下、上述のように構成された半導体装置
３０の取り付け方法を説明する。
【００３９】図６はダイレクトに半導体装置を実装する
基板実装例を示す図である。
【００４０】図６において、３４は平面Ａに対応する半
導体装置搭載基板、３５は平面Ｂに対応する半導体装置
搭載基板である。上記半導体装置搭載基板３５は、半導
体装置搭載基板３４に対し垂直に固定された半導体装置
搭載基板であり、半導体装置搭載基板３４，３５上の半
導体装置３０の外部端子群と対向する位置には、配線パ
ターン（図示略）が配置されている。
【００４１】まず、半導体装置搭載基板３４上に半導体
装置３０を載置し、第１の端子群３２を半導体装置搭載
基板３４の配線パターン上に接着材料により電気的に接
続するとともに、第２の端子群３３を半導体装置搭載基
板３５の配線パターン上に接着材料により電気的に接続
する。
【００４２】以上説明したように、第２の実施形態に係
る半導体装置３０は、平面Ａに面して伸びる第１の端子
群３２と、第１の端子群３２に対して交互に配置され、
平面Ｂに面して伸びる第２の端子群３３を備えて構成し
たので、半導体装置３０から導き出されている端子ピッ
チは０．２５ｍｍであっても、基板実装時の端子ピッチ
は０．５０ｍｍとなるため、半導体装置３０を基板に実
装することが容易になる効果を得ることができる。
【００４３】図７は本発明の第３の実施形態に係る半導
体装置の基本構造を示す図であり、図８はその基板実装
例を示す図である。
【００４４】図７において、４０は半導体装置、４１は
半導体装置４０の樹脂パッケージ、４２は樹脂パッケー
ジ３１側面から突出し下方の平面Ａ（第１の平面）に伸
びる第１の端子群、４３は第１の端子群４２と交互に配
置され、樹脂パッケージ４１側面から平面Ａと平行する
平面Ｃ（第２の平面）上に伸びる第２の端子群である。
【００４５】上記第１の端子群４２は、平面Ａ上で電気
的接続面を増やすため端部が垂直に曲げられている。ま
た、平面Ｃは平面Ａに平行する面であり、平面Ｃは樹脂
パッケージ４１側面から外方向に伸びる第２の端子群４
３が、平面Ｃ上に隙間なく達するように形成される。
【００４６】このように、半導体装置４０は、平面Ａに
面して伸びる第１の端子群４２と、第１の端子群４２に
対して交互に配置され、平面Ａと平行な平面Ｃに伸びる
第２の端子群４３を備えて構成される。第１の端子群４
２及び第２の端子群４３の端子ピッチを、例えば０．５
０ｍｍに構成すると、隣り合う第１の端子群４２と第２
の端子群４３との端子ピッチは、０．２５ｍｍとなる。
【００４７】以下、上述のように構成された半導体装置
４０の取り付け方法を説明する。
【００４８】図８はダイレクトに半導体装置を実装する
基板実装例を示す図である。
【００４９】図８において、４４は平面Ａに対応する半
導体装置搭載基板（第１の半導体装置搭載基板）、４５
は平面Ｃに対応する半導体装置搭載基板（第２の半導体
装置搭載基板）である。上記半導体装置搭載基板４５
は、半導体装置搭載基板４４に対し平行に配置された半
導体装置搭載基板であり、半導体装置搭載基板４４，４
５上の半導体装置４０の外部端子群と対向する位置に
は、配線パターン（図示略）が配置されている。
【００５０】まず、半導体装置搭載基板４４上に半導体
装置４０を載置し、第１の端子群４２を半導体装置搭載
基板４４の配線パターン上に、また、第２の端子群４３
を半導体装置搭載基板４５の配線パターン上に接着材料
により電気的に接続する。
【００５１】以上説明したように、第３の実施形態に係
る半導体装置４０は、平面Ａに面して伸びる第１の端子
群４２と、第１の端子群４２に対して交互に配置され、
平面Ｃ上に伸びる第２の端子群４３を備えて構成したの
で、第２の実施形態と同様に、半導体装置４０から導き
出されている端子ピッチが０．２５ｍｍであっても、基
板実装時の端子ピッチは０．５０ｍｍとなるため、半導
体装置４０を基板に実装することが容易になる効果を得
ることができる。
【００５２】また、第３の実施形態では、半導体装置搭
載基板４５が、半導体装置搭載基板４４上に平行配置さ
れているので、実装の厚みを薄くすることができる。
【００５３】上記各実施形態の何れの場合においても各
端子ピッチを狭くすることができるため、多端子化に対
応することができる。
【００５４】なお、上記各実施形態では、半導体装置と
して、樹脂基板を用いた半導体装置に適用した例である
が、異なる平面に面して、交互に配置した端子群同士を
有する半導体装置であればどのような装置にも適用でき
ることは言うまでもなく、また、どのようなパッケージ
にも適用できることは言うまでもない。
【００５５】また、上記各実施形態では、端子ピッチを
０．２５又は０．５０ｍｍを例にとり説明したが、この
端子ピッチは一例でありこれら端子ピッチ以外の場合で
も適用可能であることは勿論である。
【００５６】さらに、上記各実施形態に係る半導体装置
が、パッケージ周囲に、端子を設ける構造であれば、ど
のような構成でもよく、その製造プロセス、チップ基板
の種類、端子等の個数、パッケージ周囲の配置状態等は
上記各実施形態に限定されない。
【００５７】
【発明の効果】本発明に係る半導体装置では、第１の平
面に面して配置した第１の端子群と、第１の端子群と交
互に配置され、第２の平面に面して配置した第２の端子
群とを備えて構成したので、端子ピッチをより狭ピッチ
化することができ、半導体装置により多くの端子を設置
することができる。
【００５８】本発明に係る半導体装置では、パッケージ
周囲から第１の平面に向かって突出形成された第１の端
子群と、第１の端子群と交互に配置され、パッケージ周
囲から第２の平面に向かって突出形成された第２の端子
群とを備えて構成したので、端子ピッチをより狭ピッチ
化することができ、半導体装置により多くの端子を設置
することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係る半導体
装置の基本構造を示す模式図である。
【図２】上記半導体装置の基本構造を示す斜視図であ
る。
【図３】上記半導体装置のソケットを使用して半導体装
置を実装する基板実装例を示す図である。
【図４】上記半導体装置のダイレクトに半導体装置を実
装する基板実装例を示す図である。
【図５】本発明を適用した第２の実施形態に係る半導体
装置の基本構造を示す図である。
【図６】上記半導体装置の基板実装例を示す図である。
【図７】本発明を適用した第３の実施形態に係る半導体
装置の基本構造を示す図である。
【図８】上記半導体装置の基板実装例を示す図である。
【図９】従来の半導体装置の端子ピッチの狭ピッチ化を
示す図である。
【図１０】従来の半導体装置の１平面への端子接続例を
示す図である。
【符号の説明】
１０，３０，４０ 半導体装置、１１，３１，４１ 樹
脂パッケージ、１２樹脂基板、１２ａ 凸状面（第１の
平面）、 １２ｂ 凹状面（第２の平面）、１３，３
２，４２ 第１の端子群、１４，３３，４３ 第２の端
子群、１９ ソケット、２０，２１ コンタクトピン、
２２，３４，３５，４４，４５ 半導体装置搭載基板、
平面Ａ（第１の平面）、平面Ｂ（第２の平面）、平面Ｃ
（第２の平面）

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 パッケージ周囲に端子を有する半導体装
    置において、 第１の平面に面して配置した第１の端子群と、 前記第１の端子群と交互に配置され、第２の平面に面し
    て配置した第２の端子群とを備えたことを特徴とする半
    導体装置。
  2. 【請求項２】 端子を配置する樹脂基板を備え、 前記樹脂基板の端面に、前記第１の平面となる凸状面
    と、前記第２の平面となる凹状面とを所定ピッチで交互
    に形成し、前記第１の平面上に前記第１の端子群を設け
    るとともに、前記第２の平面上に前記第２の端子群を設
    けるように構成したことを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】 前記第１の平面が形成された樹脂基板端
    面の底部に、前記第１の端子群を設けるようにしたこと
    を特徴とする請求項１又は２の何れかに記載の半導体装
    置。
  4. 【請求項４】 パッケージ周囲に端子を有する半導体装
    置において、 前記パッケージ周囲から第１の平面に向かって突出形成
    された第１の端子群と、 前記第１の端子群と交互に配置され、前記パッケージ周
    囲から第２の平面に向かって突出形成された第２の端子
    群とを備えたことを特徴とする半導体装置。
  5. 【請求項５】 前記第１の平面は、前記パッケージが搭
    載される半導体装置搭載基板上の平面であり、 前記第２の平面は、前記第１の平面に対し直交する平面
    であることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 前記第１の平面は、前記パッケージが搭
    載される第１の半導体装置搭載基板上の平面であり、 前記第２の平面は、前記第１の平面と平行して配置され
    た第２の半導体装置搭載基板上の平面であり、前記第２
    の端子群が、前記第２の平面上に隙間なく達するように
    形成されたことを特徴とする請求項４記載の半導体装
    置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188230B1 (en) * 1997-12-16 2001-02-13 Intel Corporation Pickup chuck for double sided contact
JP2001185640A (ja) 1999-12-24 2001-07-06 Nec Corp 表面実装型パッケージ及び電子部品並びに電子部品の製造方法
US6433411B1 (en) * 2000-05-22 2002-08-13 Agere Systems Guardian Corp. Packaging micromechanical devices
US6870251B2 (en) * 2002-05-29 2005-03-22 Intel Corporation High-power LGA socket
US7893545B2 (en) * 2007-07-18 2011-02-22 Infineon Technologies Ag Semiconductor device
CN201518316U (zh) * 2009-08-21 2010-06-30 华为终端有限公司 电子模块及其封装结构
TWI405313B (zh) * 2010-03-31 2013-08-11 Quanta Comp Inc 具側邊接腳之積體電路封裝元件
JP2012069764A (ja) 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
ITVI20120145A1 (it) 2012-06-15 2013-12-16 St Microelectronics Srl Struttura comprensiva di involucro comprendente connessioni laterali
US10854763B2 (en) 2018-09-17 2020-12-01 Gbt Technologies Inc. Multi-dimensional integrated circuit having multiple planes and memory architecture having a honeycomb or bee hive structure
US11862736B2 (en) 2018-09-17 2024-01-02 GBT Tokenize Corp. Multi-dimensional photonic integrated circuits and memory structure having optical components mounted on multiple planes of a multi-dimensional package
US11809797B1 (en) 2022-07-31 2023-11-07 Gbt Technologies Inc. Systems and methods of predictive manufacturing of three-dimensional, multi-planar semiconductors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS582054A (ja) * 1981-06-26 1983-01-07 Fujitsu Ltd 半導体装置
JPS5963751A (ja) * 1982-10-04 1984-04-11 Matsushita Electronics Corp 半導体装置
FR2538961B1 (fr) * 1982-12-30 1985-07-12 Europ Composants Electron Embase pour circuit integre
JP2592308B2 (ja) * 1988-09-30 1997-03-19 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
JPH04184967A (ja) * 1990-11-19 1992-07-01 Mitsubishi Electric Corp 半導体装置
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
JPH05102262A (ja) * 1991-10-03 1993-04-23 Hitachi Ltd 半導体装置及びそれを実装した実装装置
KR940022803A (ko) * 1993-03-05 1994-10-21 김광호 반도체 패키지 및 그 실장에 적합한 인쇄회로기판
JPH0757832A (ja) * 1993-08-19 1995-03-03 Fujitsu Ltd プリント板の接続構造
US5563446A (en) * 1994-01-25 1996-10-08 Lsi Logic Corporation Surface mount peripheral leaded and ball grid array package
WO1997002596A1 (fr) * 1995-06-30 1997-01-23 Kabushiki Kaisha Toshiba Composant electronique et son procede de fabrication

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