DE69823574T2 - Halbleitervorrichtung, Leiterplatte und deren Kombination - Google Patents

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Description

  • QUERVERWEIS AUF EINE ZUGEHÖRIGE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der Anmeldung Nr. H09-042775, eingereicht am 27. Februar 1997 in Japan, deren Inhalt hierin durch Bezugnahme enthalten ist.
  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, und insbesondere einen Paketaufbau und eine Montagetechnik einer Halbleitervorrichtung.
  • HINTERGRUND DER ERFINDUNG
  • In den meisten Fällen sind Halbleiterchips in ein einzelnes schützendes Paket eingebaut, das an eine Schaltungsplatine angeschlossen ist. Bei einer herkömmlichen Halbleitervorrichtung sind externe Anschlüsse (Verbindungsanschlüsse), die sich vom schützenden Paket erstrecken, an eine flache Ebene der Schaltungsplatine bondiert. Beispielsweise sind bei einem flachen Paket Leitungen (Verbindungsanschlüsse) um das Paket an die Oberfläche der Schaltungsplatine bondiert. Die Teilung (die Beabstandung) zwischen zwei benachbarten Leitern ist derart entworfen, dass sie klein ist, wie beispielsweise 1,27 mm, um zu einem Erhöhen der Anzahl von Leitern (Anschlüssen) beizutragen. Ein solches Paket ist bezüglich der Größe klein entworfen und ist nahezu quadratisch geformt, so dass verbindende Leitungen (Innenleiter) im Paket derart entworfen sein können, dass sie dieselbe Länge haben; und daher ist es einfach, ihre Impedanz zu steuern. Ein solcher Paketaufbau ist nützlich für eine Halbleitervorrichtung hoher Leistungsfähigkeit.
  • Gemäß der herkömmlichen Halbleitervorrichtung sind die Verbindungsanschlüsse an die einzelne Ebene der Schaltungsplatine angeschlossen, so dass es erforderlich ist, die Teilung zwischen zwei benachbarten Anschlüssen zu verengen, um die Anzahl von Anschlüssen zu erhöhen. Die Teilung der Verbindungsanschlüsse ist grundsätzlich durch die Montagetechnik definiert, und beispielsweise würde ein Abstand von 0,3 mm das Minimum für QFP bei einer Rückfluss-Lötbondierungstechnik sein. Demgemäß besteht die einzige Art zum Erhöhen der Anzahl von Verbindungsanschlüssen darin, eine Teilung von Anschlüssen enger als 0,3 mm zu machen. Gemäß der aktuellen Montagetechnik ist es jedoch schwierig, die Halbleitervorrichtung mit den Verbindungsanschlüssen mit einer Teilung von weniger als 0,3 mm an die Schaltungsplatine zu montieren.
  • US 4,530,003 beschreibt eine Halbleitervorrichtung mit einem Chip-Trägergehäuse zum Paketieren von wenigstens einem Halbleiterchip und einer Vielzahl von Verbindungsleitern, die elektrisch an den Halbleiterchip angeschlossen sind. Die erste Gruppe von Verbindungsleitern ist nach und nach in einer horizontalen Ebene angeordnet und die zweite Gruppe von Verbindungsleitern ist als vertikal ausgerichtete Leitungspins ausgebildet.
  • US 5,450,289 offenbart eine Anordnung zum vertikalen Montieren einer Halbleitervorrichtung an eine Schaltungsplatine, wobei eine Vielzahl von sequentiell angeordneten externen Leitern der Halbleitervorrichtung wenigstens zwei unterschiedliche Gruppen von nicht aufeinander folgenden der externen Leiter enthält, die sich in lateraler Richtung nach außen erstreckende Fußteile haben, die in jeweiligen vertikal voneinander beabstandeten Ebenen liegen, und wobei die Fußteile von der ersten und der zweiten der Gruppen von nicht aufeinander folgenden externen Leiter jeweils an einer jeweiligen ersten und zweiten Stufe befestigt sind, die in einer Vielzahl von Wänden ausgebildet sind, die einen Hohlraum in der Schaltungsplatine definieren, und eine dritte Gruppe von nicht aufeinander folgenden externen Leitern an einem Teil einer Hauptoberfläche der Schaltungsplatine neben dem Hohlraum befestigt ist.
  • Die veröffentlichte internationale Anmeldung WO 97/02596 A offenbart eine akustische Oberflächenwellenvorrichtung mit einem Paket, das darin die elektronische Vorrichtung enthält und das weiterhin ein Harzsubstrat mit einer unteren Oberfläche enthält, die als erste Verbindungsplatte dient, an welcher eine Gruppe von Verbindungsanschlüssen angebracht ist. Wenigstens eine Seitenfläche eines Verbindungsanschlusses 2 hat flache Teile, die als zweite Gruppe von Verbindungsanschlüssen dienen, die in einer zweiten Anschlussebene angeordnet sind.
  • Die europäische Patentanmeldung Nr. 0 113 292 A1 beschreibt eine Basis für einen integrierten Schaltkreis. Die Erfindung weist wenigstens zwei Bereiche von Leitungsausgängen auf, die in regelmäßigen Intervallen gemäß einer gegebenen Gangart am Umfang eines Gehäuses angeordnet sind. Diese Leitungsausgänge stellen Endteile dar, die sich über das Gehäuse erheben, um den Anschluss an eine Lastschaltung zu garantieren, wobei Bereiche kohärent zueinander verschoben sind.
  • Der Artikel "A Mixed Solder Grip Array and Peripheral Leaded MCM Package" von Hassan Hashemi et al. (1994) lehrt ein MultiChip-Modul-(MCM-)Paket zum Unterbringen einer Chipgruppe eines statischen RAMs und eines Digitalsignalprozessors mit 40 MHz. Das Paketkonzept ist dasjenige eines MCM-L-Substrats mit mehr als einem Chip, wobei die Chips mittels einer herkömmlichen Golddrahtbondierung an das Substrat angeschlossen sind und über dem Teil eine Gussform angeordnet ist. Eine Mischung aus Lötkugeln und peripheren Leitern wird zur Bildung einer Schnittstelle mit dem Paket verwendet. Die Mischung von Ansätzen für eine Anschlussmöglichkeit für ein Paket wird zum Erhöhen der Führungsbetriebsmittel, zum Entkoppeln des Signals einer Leistungs/Erdungs-Verteilung und zum Bereitstellen einer guten Anschlusskopplung zwischen dem Paket und der Platine einer nächsten Ebene verwendet.
  • AUFGABEN DER ERFINDUNG
  • Demgemäß ist es eine Aufgabe der Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die auf einfache Weise an eine Leiterplatte angebracht werden kann, auch wenn die Anzahl von Verbindungsanschlüssen erhöht ist.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht im Bereitstellen einer Leiterplatte, die zu einem Erhöhen der Anzahl von Verbindungsanschlüssen einer Halbleitervorrichtung beiträgt.
  • Zusätzliche Aufgaben, Vorteile und neue Merkmale der Erfindung werden teilweise in der Beschreibung, die folgt, aufgezeigt werden und werden teilweise Fachleuten auf dem Gebiet bei einer Untersuchung des Folgenden offensichtlich werden oder können durch Ausführen der Erfindung gelernt werden. Die Aufgaben und Vorteile der Erfindung können mittels der Instrumentarien und Kombinationen realisiert und erreicht werden, die insbesondere in den beigefügten Ansprüchen aufgezeigt sind.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der Erfindung ist eine Kombination aus einer Halbleitervorrichtung und einer Leiterplatte zur Verfügung gestellt, wie es im Anspruch 1 definiert ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Seitenansicht, die eine herkömmliche Halbleitervorrichtung darstellt.
  • 2 ist eine Seitenansicht, die eine herkömmliche Halbleitervorrichtung darstellt.
  • 3 ist eine Seitenansicht, die eine herkömmliche Halbleitervorrichtung darstellt.
  • 4 ist eine Seitenansicht, die eine herkömmliche Halbleitervorrichtung darstellt, die direkt an eine Schaltungsplatine angebracht ist.
  • 5 ist eine Seitenansicht, die eine herkömmliche Halbleitervorrichtung darstellt, die direkt an eine Schaltungsplatine angebracht ist.
  • 6 ist eine Seitenansicht, die eine herkömmliche Halbleitervorrichtung darstellt, die an eine Schaltungsplatine mit einer Einfügemontagetechnik angebracht ist.
  • 7 ist eine Seitenansicht, die eine Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung darstellt.
  • 8 ist eine perspektivische Ansicht, die die in 7 gezeigte Halbleitervorrichtung darstellt.
  • 9 ist eine Seitenansicht, die die in den 7 und 8 gezeigte Halbleitervorrichtung direkt an eine Schaltungsplatine angebracht darstellt.
  • 10 ist eine Seitenansicht, die die in den 7 und 8 gezeigte Halbleitervorrichtung an eine Schaltungsplatine angebracht darstellt.
  • 11 ist eine Seitenansicht, die eine Halbleitervorrichtung gemäß einem Beispiel der Erfindung darstellt.
  • 12 ist eine Seitenansicht, die die in 11 gezeigte Halbleitervorrichtung direkt an eine Schaltungsplatine angebracht darstellt.
  • 13 ist eine Seitenansicht, die eine Halbleitervorrichtung gemäß einem Beispiel der Erfindung darstellt.
  • 14 ist eine Seitenansicht, die die in 13 gezeigte Halbleitervorrichtung direkt an einer Schaltungsplatine angebracht darstellt.
  • DETAILLIERTE OFFENBARUNG DER ERFINDUNG
  • Zum besseren Verstehen der Erfindung wird zuerst eine Hintergrundtechnologie in Zusammenhang mit den 1 bis 6 beschrieben. 1 zeigt ein typisches herkömmliches Gehäuse, d.h. QFP (Quad Flat Package), QFJ (Quad Flat J-Lead), SOJ (Small Outline J-Lead) oder ähnliches. In 1 sind Leitungen (Verbindungsanschlüsse) 12 mit einer Teilung bzw. einem Abstand von 0,8 mm angeordnet und erstrecken sich von einem Gussharz-Gehäuse 10 nach außen. Ein Halbleiterchip, der nicht gezeigt ist, ist in dem Gussharz-Gehäuse 10 enthalten. Bei einem solchen QFP-Typ eines Gehäuseaufbaus ist zum Erhöhen der Anzahl von Leitungen eine Teilung (eine Beabstandung) von Leitungen in der Größenordnung von 1,0 mm, 0,8 mm, 0,65 mm, 0,5 mm, 0,4 mm bis 0,3 mm schmäler geworden, wie es in den 2 und 3 gezeigt ist. In 2 sind Leitungen (Verbindungsanschlüsse) 16 mit einer Teilung von 0,65 mm angeordnet und erstrecken sich von einem Gussharz-Gehäuse 14 nach außen. In 3 sind Leitungen (Verbindungsanschlüsse) 20 mit einer Teilung von 0,50 mm angeordnet und erstrecken sich von einem Gussharz-Gehäuse 18 nach außen.
  • 4 zeigt eine herkömmliche Halbleitervorrichtung 22, die an eine Oberfläche einer Schaltungsplatine 26 unter Verwendung einer Oberflächenmontagetechnik angebracht ist. Alle Enden von Leitungen 24 sind elektrisch an die Schaltungsplatine 26 angeschlossen.
  • 5 zeigt eine herkömmliche Halbleitervorrichtung 28, die an eine Oberfläche einer Schaltungsplatine 26 unter Verwendung einer Oberflächenmontagetechnik angebracht ist. Die Halbleitervorrichtung (ein Gehäuse) 28 ist vom BGA-(Ball Grid Array = Kugelgitteranordnungs)-Typ.
  • 6 zeigt eine herkömmliche Halbleitervorrichtung 32, die an eine Oberfläche einer Schaltungsplatine 36 unter Verwendung einer Einfügemontagetechnik angebracht ist. Leitungen 34, die sich vom Paket (32) erstrecken, sind in Durchgangslöcher der Schaltungsplatine 36 eingefügt.
  • Gemäß den oben angegebenen herkömmlichen Halbleitervorrichtungen sind die Leiter (Verbindungsanschlüsse) an die einzige Ebene einer Leiterplatte angeschlossen, so dass es erforderlich ist, die Teilung bzw. den Abstand zwischen zwei benachbarten Leitern zu verschmälern, um die Anzahl von Leitern zu erhöhen. Demgemäß besteht der einzige Weg zum Erhöhen von Leitern darin, eine Teilung von Leitern schmaler als 0,3 mm zu machen. Gemäß der aktuellen Montagetechnik ist es jedoch schwierig, die Halbleitervorrichtung mit Leitern mit einer Teilung von weniger als 0,3 mm an eine Leiterplatte anzubringen.
  • Die 7 und 8 zeigen eine Halbleitervorrichtung 40 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung. Die Halbleitervorrichtung 40 enthält einen Halbleiterchip 41, ein Kunstharzgehäuse 42, das den Halbleiterchip 41 schützt, und ein Kunstharzsubstrat 44. Das Kunstharzsubstrat 44 ist derart geformt, dass es eine Unterseite (eine erste Anschlussebene) 44a und eine Seitenfläche mit flachen Teilen (eine zweite Anschlussebene) 44b hat. Eine erste Gruppe von Verbindungsanschlüssen 46 ist an die Unterseite 44a des Kunstharzsubstrats 44 angebracht. Eine zweite Gruppe von Verbindungsanschlüssen 48 ist an die vertieften bzw. flachen Teile 44b (die zweite Anschlussebene) des Kunstharzsubstrats 44 angebracht. Die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 sind abwechselnd zueinander angeordnet. Die Verbindungsanschlüsse 46 der ersten Gruppe sind mit einer vorbestimmten Teilung angeordnet, um eine genügende Beabstandung zwischen zwei benachbarten Anschlüssen zu haben.
  • Die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 sind auf den unterschiedlichen Ebenen 44a und 44b angeordnet, so dass die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 voneinander vollständig isoliert sind. Als Ergebnis werden die unterschiedlichen Signale über die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 übertragen. Die Halbleitervorrichtung 40 kann durch eine herkömmliche Technik hergestellt werden.
  • 9 zeigt die Halbleitervorrichtung 40, die direkt an einer ersten und einer zweiten Schaltungsplatine 50 und 52 angebracht ist. Es ist ein Merkmal der Erfindung, dass zwei unterschiedliche Ebenen von Leiterplatten vorhanden sind. Die erste Schaltungsplatine 50 ist derart entworfen, dass sie eine horizontale obere Oberfläche hat. Die zweite Schaltungsplatine 52 ist senkrecht zur ersten Leiterplatte 50 angeordnet. Die erste und die zweite Schaltungsplatine 50 und 52 sind an Stellen entsprechend den ersten und den zweiten Verbindungsanschlüssen 46 und 48 mit Verdrahtungsmustern (nicht gezeigt) versehen.
  • Bei einer Herstellung (einem Montageprozess) wird die Halbleitervorrichtung 40 zuerst auf der ersten Schaltungsplatine 50 angeordnet, und dann wird die erste Gruppe von Verbindungsanschlüssen 46 mit Klebematerial an das Verdrahtungsmuster der ersten Schaltungsplatine 50 elektrisch angeschlossen. Als nächstes wird die zweite Gruppe von Verbindungsanschlüssen 48 mit dem Klebematerial 54 an dem Verdrahtungsmuster der zweiten Schaltungsplatine 52 elektrisch angeschlossen.
  • Die zweite Gruppe von Verbindungsanschlüssen 48 ist auf der vertieften bzw. flachen Ebene 44b (der zweiten Anschlussebene) des Harzsubstrats 44 vorgesehen und ist elektrisch an das Verdrahtungsmuster der zweiten Schaltungsplatine 52 angeschlossen. Bei diesem Prozess wird das Klebematerial 54 teilweise in die zweite Gruppe von Verbindungsanschlüssen 48 eingefügt, die derart geformt ist, dass sie konkav ist.
  • 10 zeigt die Halbleitervorrichtung 40 unter Verwendung eines Sockels 58 an eine Schaltungsplatine 60 angebracht. Im Sockel 58 sind Kontaktstifte 62 und 64 jeweils an die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 angeschlossen. Die Kontaktstifte 62 und 64 erstrecken sich aus dem Sockel 58 heraus, um als externe Stifte bzw. Pins zu fungieren. Die Kontaktstifte 62 sind angeordnet, um zu der ersten Gruppe von Verbindungsanschlüssen 46 der Halbleitervorrichtung 40 zu schauen, und die Kontaktstifte 64 sind angeordnet, um zu der zweiten Gruppe von Verbindungsanschlüssen 48 zu schauen. Die Kontaktstifte 62 sind derart geformt, dass sie flache Spitzen 62a haben, um in Kontakt mit der ersten Gruppe von Verbindungsanschlüssen 46 zu sein, und die Kontaktstifte 64 sind derart geformt, dass sie Führungsteile 64a haben, um in Kontakt mit der zweiten Gruppe von Verbindungsanschlüssen 48 zu sein.
  • Bei einer Herstellung (einem Montageprozess) wird der Sockel 58 über die Kontaktstifte 62 und 64 im Voraus an die Leiterplatte 60 angeschlossen. Als nächstes wird die Halbleitervorrichtung 40 in den Sockel 58 montiert, und dann wird die erste Gruppe von Verbindungsanschlüssen 46 elektrisch an die Kontaktstifte 62 mit einem Klebematerial angeschlossen und wird die zweite Gruppe von Verbindungsanschlüssen 48 elektrisch an die Kontaktstifte 64 mit einem Klebematerial 54 angeschlossen. Das Klebematerial 54 kann im Voraus an die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 angebracht werden, und dann kann die Halbleitervorrichtung 40 mit dem Klebematerial 54 in den Sockel 58 angeordnet werden.
  • Wie es oben beschrieben ist, ist gemäß der Halbleitervorrichtung 40 des bevorzugten Ausführungsbeispiels die erste Gruppe von Verbindungsanschlüssen 46 an der unteren Oberfläche (einer projizierten Ebene) 44a des Kunstharzsubstrats 44 angeordnet und ist die zweite Gruppe von Verbindungsanschlüssen 48 an der zweiten Ebene 44b angeordnet, so dass die Halbleitervorrichtung 40 mit vielen Anschlüssen versehen sein kann, die mit einer engen Teilung angeordnet sind.
  • Gemäß der herkömmlichen Art, bei welcher die Anschlüsse an eine einzige Ebene einer Leiterplatte angeschlossen werden, ist es schwierig, die Halbleitervorrichtung mit Verbindungsanschlüssen mit einer kleineren Teilung als 0,3 mm an der Leiterplatte anzubringen. Gegensätzlich dazu werden gemäß dem Ausführungsbeispiel die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 an die unterschiedlichen Ebenen 50 und 52 (62a und 64a) angeschlossen, so dass die Verbindungsanschlüsse 46 und 48 voneinander vollständig isoliert sein können. Daher kann die Teilung der Verbindungsanschlüsse im Gehäuse 42 verschmälert werden und können mehr Anschlüsse für die Halbleitervorrichtung verwendet werden.
  • Gemäß dem bevorzugten Ausführungsbeispiel werden die erste und die zweite Gruppe von Verbindungsanschlüssen 46 und 48 an die unterschiedlichen Ebenen 44a und 44b angeschlossen, so dass die Anzahl von Verbindungsanschlüssen 46 und 48 auf einfache Weise erhöht werden kann, ohne die Teilung der Anschlüsse auf der Leiterplatte 50 (60) zu verschmälern. Anders ausgedrückt können die Verbindungsanschlüsse 46 und 48 selbst dann, wenn die Verbindungsanschlüsse 46 und 48 im Paket 42 eng angeordnet sind, mit genügend Beabstandung außerhalb des Pakets 42 angeordnet werden.
  • 11 zeigt eine Halbleitervorrichtung 70 gemäß einem Beispiel der Erfindung. 12 zeigt die Halbleitervorrichtung 70, die an einer ersten und einer zweiten Schaltungsplatine 78 und 79 angebracht ist. Die Halbleitervorrichtung 70 enthält ein Kunstharzgehäuse 72, das einen Halbleiterchip enthält, der nicht gezeigt ist, eine erste Gruppe von Verbindungsanschlüssen (Leitern) 74 und eine zweite Gruppe von Verbindungsanschlüssen (Leitern) 76. Die erste und die zweite Gruppe von Verbindungsanschlüssen 74 und 76 erstrecken sich jeweils vom Paket 72 in Richtung zu einer ersten Ebene A und einer zweiten Ebene B. Die erste und die zweite Gruppe von Verbindungsanschlüssen 74 und 76 sind abwechselnd zueinander angeordnet.
  • Die zweite Ebene B ist derart angeordnet, dass sie senkrecht zur Ebene A ist. Die Enden der ersten Gruppe von Verbindungsanschlüssen 74 sind am Halbleiterchip im Kunstharzgehäuse 72 angeschlossen und die anderen Enden sind rechtwinklig gebogen, um den Bereich zu vergrößern, der in Kontakt mit der ersten Ebene A ist. Die Enden der zweiten Gruppe von Verbindungsanschlüssen 76 sind am Halbleiterchip im Kunstharzgehäuse 72 angeschlossen und die anderen Enden sind rechtwinklig gebogen, um den Bereich zu vergrößern, der in Kontakt mit der zweiten Ebene B ist.
  • Gemäß der oben beschriebenen Halbleitervorrichtung 70 würden die zwei benachbarten Anschlüsse dann, wenn der Abstand von jeder Gruppe von Anschlüssen derart entworfen ist, dass er 0,5 mm ist, eine Beabstandung (eine Teilung) von 0,25 mm im Kunstharzgehäuse 72 haben.
  • Nimmt man nun Bezug auf 12, ist die Halbleitervorrichtung 70 an einer ersten und einer zweiten Schaltungsplatine 78 und 79 angebracht. Die erste und die zweite Schaltungsplatine 78 und 79 sind an Stellen entsprechend den Verbindungsanschlüssen 74 und 76 mit Verdrahtungsmustern (nicht gezeigt) versehen.
  • Bei einer Herstellung (einem Montageprozess) wird die Halbleitervorrichtung 70 auf der ersten Schaltungsplatine 78 angeordnet, und wird dann die erste Gruppe von Verbindungsanschlüssen 74 mit einem Klebemittel elektrisch an das Verdrah tungsmuster der ersten Schaltungsplatine 78 angeschlossen. Als nächstes wird die zweite Gruppe von Verbindungsanschlüssen 76 elektrisch mit dem Klebemittel an dem Verdrahtungsmuster der zweiten Schaltungsplatine 79 angeschlossen. Die erste und die zweite Schaltungsplatine 78 und 79 entsprechen der ersten und der zweiten Ebene A und B in 11.
  • Gemäß dem oben beschriebenen Beispiel würden selbst dann, wenn die Teilung von jeder Gruppe von Verbindungsanschlüssen 74 und 76 derart entworfen ist, dass sie 0,25 mm im Kunstharzgehäuse 72 ist, die zwei benachbarten Anschlüsse, die an die Schaltungsplatinen 78 und 79 anzuschließen sind, eine Beabstandung (eine Teilung) von 0,5 mm haben, und daher wird die Halbleitervorrichtung 70 auf einfache Weise montiert.
  • 13 zeigt eine Halbleitervorrichtung 80 gemäß einem weiteren Beispiel der Erfindung. 14 zeigt die Halbleitervorrichtung 80 direkt an eine erste und eine zweite Schaltungsplatine 88 und 89 angebracht. Die Halbleitervorrichtung 80 enthält ein Kunstharzgehäuse 82, das einen Halbleiterchip (nicht gezeigt) enthält; eine erste Gruppe von Verbindungsanschlüssen (Leiter) 84, die sich vom Kunstarzgehäuse 82 in Richtung zu einer unteren Ebene A (einer ersten Ebene) erstrecken; und eine zweite Gruppe von Verbindungsanschlüssen 86, die sich vom Kunstharzgehäuse 82 parallel zu einer Ebene C (einer zweiten Ebene) erstrecken. Die erste und die zweite Gruppe von Verbindungsanschlüssen 84 und 86 sind abwechselnd zueinander angeordnet.
  • Die erste Gruppe von Verbindungsanschlüssen 84 ist derart geformt, dass sie rechtwinklig gebogene Enden hat, um den Bereich für einen Kontakt mit der Ebene A zu vergrößern. Die Ebene C ist senkrecht zur Ebene A angeordnet. Die zweite Gruppe von Verbindungsanschlüssen 86 ist ohne eine Beabstandung dazwischen in Kontakt mit der Ebene C. Beim dritten bevorzugten Ausführungsbeispiel würden die zwei benachbarten Anschlüsse dann, wenn die Teilung von jedem Verbindungsanschluss 84 und 86 derart entworfen ist, dass er 0,5 mm ist, eine Beabstandung (eine Teilung) von 0,25 mm im Harzpaket 82 haben.
  • Nimmt man nun Bezug auf 14, entsprechen die erste und die zweite Schaltungsplatinen 88 und 89 jeweils der ersten und der zweiten Ebene A und C. Die erste und die zweite Ebene A und C sind parallel zueinander angeordnet. Die erste und die zweite Schaltungsplatine 88 und 89 sind an Stellen entsprechend den Verbindungsanschlüssen 84 und 86 mit Verdrahtungsmustern (nicht gezeigt) versehen.
  • Bei einer Herstellung (einem Montageprozess) wird die Halbleitervorrichtung 80 zuerst auf der ersten Schaltungsplatine 88 angeordnet, und dann wird die erste Gruppe von Verbindungsanschlüssen 84 elektrisch mit einem Klebematerial an dem Verdrahtungsmuster der Schaltungsplatine 88 angeschlossen. Als nächstes wird die zweite Gruppe von Verbindungsanschlüssen 86 elektrisch mit dem Klebematerial an dem Verdrahtungsmuster der zweiten Schaltungsplatine 89 angeschlossen.
  • Wie es oben beschrieben ist, würden bei der Halbleitervorrichtung 80 gemäß diesem Beispiel selbst dann, wenn die Teilung der ersten und der zweiten Gruppe von Verbindungsanschlüssen 84 und 86 derart entworfen ist, dass sie 0,25 mm im Kunstharzgehäuse 82 ist, die zwei benachbarten Anschlüsse, die an die Schaltungsplatinen 88 und 89 anzuschließen sind, eine Beabstandung (eine Teilung) von 0,5 mm haben. Daher wird die Halbleitervorrichtung 80 auf einfache Weise an die Schaltungsplatinen 88 und 89 angebracht. Zusätzlich sind die erste und die zweite Schaltungsplatine 88 und 89 parallel zueinander angeordnet, so dass die Gesamtdicke reduziert werden kann.
  • Gemäß der Erfindung sind die erste und die zweite Gruppe von Verbindungsanschlüssen an die unterschiedlichen Ebenen angeschlossen, so dass die Anzahl von Verbindungsanschlüssen auf einfache Weise erhöht werden kann, ohne die Teilung der Anschlüsse an der Leiterplatte zu verschmälern. Anders ausgedrückt können die Verbindungsanschlüsse selbst dann, wenn die Verbindungsanschlüsse im Paket eng angeordnet sind, mit genügender Beabstandung außerhalb des Pakets angeordnet werden.
  • Die Erfindung ist auf irgendwelche Typen von Halbleitervorrichtungen und irgendwelche Typen von Paketen anwendbar. Es ist klar, dass der Abstand der Verbindungsanschlüsse nicht durch die oben beschriebenen Ausführungsbeispiele beschränkt ist. Ein Herstellungsprozess, der Typ des Chipsubstrats, die Anzahl von Anschlüssen, die Anordnung bzw. der Aufbau des Pakets sind nicht durch das oben beschriebene Ausführungsbeispiel und die Beispiele beschränkt.

Claims (3)

  1. Kombination aus einer Halbleitervorrichtung (40) und einer Leiterplatte, wobei die Halbleitervorrichtung (40) folgendes aufweist: ein Gehäuse (42), das darin einen Halbleiterchip (41) enthält, und ein Kunstharzsubstrat (44) mit einer Unterseite (44a), die als erste Anschlussebene dient, an welche eine erste Gruppe von Verbindungsanschlüssen (46) angebracht ist, wobei das Kunstharzsubstrat (44) wenigstens eine Seitenfläche mit flachen Teilen (44b) hat, die in einer zweiten Anschlussebene angeordnet sind, an welche eine zweite Gruppe von Verbindungsanschlüssen (48) angebracht ist, wobei die erste (46) und die zweite Gruppe (48) von Verbindungsanschlüssen vollständig isoliert voneinander sind, und die Leiterplatte folgendes aufweist: eine erste Schaltungsplatine (50) mit einer horizontalen Oberseite, die als erste Anschlussebene mit einem ersten Verdrahtungsmuster dient, eine zweite Schaltungsplatine (52), die senkrecht zur ersten Schaltungsplatine (50) angeordnet ist und eine vertikale Oberfläche davon hat, die als zweite Anschlussebene mit einem zweiten Verdrahtungsmuster dient, und wobei die erste Gruppe von Verbindungsanschlüssen (46) elektrisch an das erste Verdrahtungsmuster angeschlossen ist und die zweite Gruppe von Verbindungsanschlüssen (48) elektrisch an das zweite Verdrahtungsmuster angeschlossen ist.
  2. Kombination nach Anspruch 1, wobei die erste und die zweite Anschlussebene senkrecht zueinander angeordnet sind.
  3. Kombination nach Anspruch 1 oder 2, wobei das Kunstharzsubstrat (44) eine rechteckförmige Form hat und flache Teile (44b) an allen vier Seitenflächen davon aufweist.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188230B1 (en) * 1997-12-16 2001-02-13 Intel Corporation Pickup chuck for double sided contact
JP2001185640A (ja) 1999-12-24 2001-07-06 Nec Corp 表面実装型パッケージ及び電子部品並びに電子部品の製造方法
US6433411B1 (en) * 2000-05-22 2002-08-13 Agere Systems Guardian Corp. Packaging micromechanical devices
US6870251B2 (en) * 2002-05-29 2005-03-22 Intel Corporation High-power LGA socket
US7893545B2 (en) * 2007-07-18 2011-02-22 Infineon Technologies Ag Semiconductor device
CN201518316U (zh) * 2009-08-21 2010-06-30 华为终端有限公司 电子模块及其封装结构
TWI405313B (zh) * 2010-03-31 2013-08-11 Quanta Comp Inc 具側邊接腳之積體電路封裝元件
JP2012069764A (ja) 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
ITVI20120145A1 (it) 2012-06-15 2013-12-16 St Microelectronics Srl Struttura comprensiva di involucro comprendente connessioni laterali
US10854763B2 (en) 2018-09-17 2020-12-01 Gbt Technologies Inc. Multi-dimensional integrated circuit having multiple planes and memory architecture having a honeycomb or bee hive structure
US11862736B2 (en) 2018-09-17 2024-01-02 GBT Tokenize Corp. Multi-dimensional photonic integrated circuits and memory structure having optical components mounted on multiple planes of a multi-dimensional package
US11809797B1 (en) 2022-07-31 2023-11-07 Gbt Technologies Inc. Systems and methods of predictive manufacturing of three-dimensional, multi-planar semiconductors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS582054A (ja) * 1981-06-26 1983-01-07 Fujitsu Ltd 半導体装置
JPS5963751A (ja) * 1982-10-04 1984-04-11 Matsushita Electronics Corp 半導体装置
FR2538961B1 (fr) * 1982-12-30 1985-07-12 Europ Composants Electron Embase pour circuit integre
JP2592308B2 (ja) * 1988-09-30 1997-03-19 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
JPH04184967A (ja) * 1990-11-19 1992-07-01 Mitsubishi Electric Corp 半導体装置
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
JPH05102262A (ja) * 1991-10-03 1993-04-23 Hitachi Ltd 半導体装置及びそれを実装した実装装置
KR940022803A (ko) * 1993-03-05 1994-10-21 김광호 반도체 패키지 및 그 실장에 적합한 인쇄회로기판
JPH0757832A (ja) * 1993-08-19 1995-03-03 Fujitsu Ltd プリント板の接続構造
US5563446A (en) * 1994-01-25 1996-10-08 Lsi Logic Corporation Surface mount peripheral leaded and ball grid array package
US6262513B1 (en) * 1995-06-30 2001-07-17 Kabushiki Kaisha Toshiba Electronic component and method of production thereof

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Publication number Publication date
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KR19980071478A (ko) 1998-10-26
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EP0862213A3 (de) 1999-09-22

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