DE3614087C2 - Halbleitervorrichtungs-Baueinheit und Verfahren zum elektrischen Verbinden eines IC-Chips - Google Patents

Halbleitervorrichtungs-Baueinheit und Verfahren zum elektrischen Verbinden eines IC-Chips

Info

Publication number
DE3614087C2
DE3614087C2 DE3614087A DE3614087A DE3614087C2 DE 3614087 C2 DE3614087 C2 DE 3614087C2 DE 3614087 A DE3614087 A DE 3614087A DE 3614087 A DE3614087 A DE 3614087A DE 3614087 C2 DE3614087 C2 DE 3614087C2
Authority
DE
Germany
Prior art keywords
electrodes
chip
housing
metal layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3614087A
Other languages
English (en)
Other versions
DE3614087A1 (de
Inventor
De Martiis Carlo Cognetti
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS Microelettronica SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Microelettronica SpA filed Critical SGS Microelettronica SpA
Publication of DE3614087A1 publication Critical patent/DE3614087A1/de
Application granted granted Critical
Publication of DE3614087C2 publication Critical patent/DE3614087C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01094—Plutonium [Pu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

Die Erfindung betrifft allgemein die Verkapselung von Halbleitervor­ richtungen und insbesondere die Verkapselung von Halbleitervorrichtun­ gen wie integrierte Schaltungen (im folgenden auch mit IC abgekürzt), die eine bequeme Verbindung einer Halbleitervorrichtung oder integrier­ ten Schaltung mit Zuführungen bzw. Zuführungsleitern gestattet, die sich von einem Gehäuse, welches die Halbleitervorrichtung oder die inte­ grierte Schaltung enthält, erstrecken. Im einzelnen betrifft die Erfindung eine Halbleitervorrichtungs-Baueinheit, aufweisend eine Halbleitervor­ richtung und ein mit daran befestigten Zuführungen versehenes Gehäuse, sowie ein Verfahren zum elektrischen Verbinden eines IC-Chips mit Zuführungsrahmenteilen eines Gehäuses.
Da Halbleitervorrichtungen in Einzelbauweise oder als integrierte Schal­ tung, welche in Halbleiter-Chips hergestellt werden, komplexer gewor­ den sind und eine größere Komponentendichte erreicht haben, hat die Schwierigkeit der Verbindung der Chips, auf welchen die integrierten Schaltungen untergebracht sind, mit Schaltungen, die integrierte Schal­ tungskomponenten verwenden, zugenommen. Eine typische Methode zur Herstellung einer Verbindung zwischen dem IC-Chip und einer elek­ tronischen Schaltung ist zuerst das Einbringen des IC-Chips in ein Ge­ häuse und danach das Herstellen von Bondverbindungen mittels winzigen Drahtleitern zwischen ausgewählten Bereichen des Chips und ausgewähl­ ten Bereichen des Gehäuses. Das Gehäuse weist Zuführungen auf, die sich von ihm weg erstrecken und geeignet sind zur Verbindung mit einer elektronischen Schaltung oder einem elektronischen System, z. B. mittels einer Platine mit einer gedruckten Schaltung. Z. B. kann das Gehäuse mit den Zuführungen in Löcher einer Platine mit einer gedruckten Schaltung oder in eine Fassung einer elektrischen Schaltung eingesetzt werden. Die elektrische Verbindung zwischen einem IC-Chip und den Zuführungen des Gehäuses ist jedoch typischerweise mit feinen Drahtleitern aus­ geführt worden. Diese feinen Drahtleiter sind zerbrechlich, und es hat sich gezeigt, daß sie relativ schwierig zwischen leitenden Bereichen des Halbleiter-Chips und den Zuführungen des Gehäuses zu befestigen sind. Weiterhin wies die Oberfläche des Chips, welche Kontaktflächen für einen elektrischen Kontakt mit verschiedenen Vorrichtungen oder Halb­ leiterzonen des Chips aufweist, keine große Flexibilität auf, um auf leichte Weise einen Kontakt mit unterschiedlich großen Gehäuseleiterrah­ men zu gestatten, was besonders wichtig war, wenn die Größe des Chips entweder vergrößert oder verkleinert wurde, wie erforderlich.
Aus der Druckschrift GB-PS-1,173,117 ist eine mit einem elektrischen Anschluß (Bezugszeichen 10 in Fig. 1 dieser Druckschrift) versehene Halbleitervorrichtung (Bezugszeichen 12 in Fig. 1 dieser Druckschrift) bekannt. Die bekannte Halbleitervorrichtung weist an einer Stelle eine Kontaktschicht auf, die in einem bestimmten Bereich mit einer darüber­ liegenden Chromschicht elektrisch verbunden ist. Im übrigen sind die Kontaktschicht und die Chromschicht über eine Öffnung in einer isolierenden Schicht aus Siliziumdioxid miteinander verbunden. Der Anschluß ist über weitere elektrisch leitfähige Zwischenschichten mit der Chromschicht verlötet.
Es wird deshalb eine Technik zur sicheren und verläßlichen Verbindung der elektrisch leitenden Zuführungen des Gehäuses direkt mit den leiten­ den Bereichen der Halbleitervorrichtung oder des IC-Chips benötigt, um dadurch eine verstärkte elektrische Verbindung herzustellen und die elektrische Verbindung leichter ausführbar zu machen.
Es ist Aufgabe der vorliegenden Erfindung, eine entsprechend verbes­ serte Halbleitervorrichtungs-Baueinheit sowie ein verbessertes Verfahren zum elektrischen Verbinden eines IC-Chips mit Zuführungsrahmenteilen eines Gehäuses zu schaffen.
Eine erfindungsgemäße Lösung dieser Aufgabe ist in den Patentan­ sprüchen 1 bzw. 3 angegeben. Der Gegenstand des Anspruches 1 kann gemäß dem Anspruch 2 vorteilhaft weitergebildet werden.
Ein IC-Chip wird mit einer Schicht aus isolierendem Material versehen und ein Satz von relativ großen Elektroden auf die Schicht aus isolieren­ dem Material aufgebracht. Die größeren Elektroden sind mit Elektroden der integrierten Schaltungen verbunden und die größeren Elektroden sind so ausgebildet, daß sie mit den leitenden Zuführungen des Gehäuses, das den IC-Chip trägt, in mechanischem Kontakt stehen, wenn die Elemente des Gehäuses zusammengebaut sind. Die Zuleitungen bzw. Zuführungen des Gehäuses und die großen Elektroden sind mit einer geeigneten Be­ netzungs- oder Lötmaterialverbindung für eine zweckdienliche elektri­ sche und mechanische Verbindung jener Elemente und Elektroden be­ schichtet.
Mit der vorliegenden Erfindung ist eine verbesserte Verbindung zwi­ schen den Elektroden eines IC-Chips und den leitenden Zuführungen eines Gehäuseelements geschaffen worden. Es sind eine verbesserte Gehäusekapselung und ein verbessertes Verfahren geschaffen worden, welche die Kombination von vergrößerten Kontaktflächenbereichen eines Chips und eines Gehäuses mit einem Leiterrahmen, dessen Zuführungs­ leitungen gebogene Enden aufweisen, verwenden, um verläßlichere elektrische Kontakte zwischen den Zuführungen des Leiterrahmens und den vergrößerten Kontaktflächenbereichen des Chips zu erzielen.
Es lassen sich dann die Kosten zur Verkapselung reduzieren, da es die Kombination von vergrößerten Kontaktflächenbereichen des Chips und von gebogene Endbereiche aufweisenden Zuführungsleitungen des Ge­ häuseleiterrahmens gestattet, daß Chips verschiedener Größen in demsel­ ben Gehäuse verwendet werden können.
Weiterhin ermöglicht es die vorliegende Erfindung, einen direkten Kon­ takt zwischen leitenden Zuführungen eines Gehäuses und Elektroden eines IC-Chips zu schaffen, wobei die leitenden Zuführungen und die Elektroden mit einem Material zur leichten elektrischen Verbindung beschichtet sind.
Ein Verfahren umfaßt die Verbindung von Elektroden eines Halbleiter-Chips mit den Zuführungen eines Gehäuses, welches den Halbleiter-Chip ent­ hält. Große Elektroden, die elektrisch mit vorgewählten Elektroden des Halbleiter-Chips verbunden sind, werden auf eine isolierende Schicht aufgebracht, wobei die isolierende Schicht über den Elektroden des Chips angebracht ist und diese schützt, außer die Bereiche der Elek­ troden, die sich durch die isolierende Schicht hindurch erstrecken und in Kontakt mit den großen Elektroden stehen, wobei die großen Elektroden direkt die Zuführungen des Gehäuses kontaktieren. Wenigstens die Ge­ häusezuleitungen oder die großen Elektroden sind mit einer Zusammen­ setzung oder einer Legierung beschichtet, die bei relativ niedriger Tem­ peratur schmilzt. Die Zuführungen des Gehäuses werden elektrisch und mechanisch mit den großen Elektroden durch Erhitzen der Zusammen­ setzung oder Legierung verbunden, wobei diese zum Fließen, zum Be­ netzen und zum Verbinden der großen Elektroden mit den Zuführungen des Gehäuses gebracht wird.
Eine elektronische Baueinheit umfaßt einen IC-Chip, welcher eine erste Gruppe von Elektroden aufweist, der Halbleiterbereiche des Chips kon­ taktiert. Der Chip weist eine zweite Gruppe größerer Elektroden auf, die auf einem isolierenden Material aufgebracht sind, welches den IC-Chip bedeckt außer an Elektrodenbereichen, die sich von der ersten Elektro­ dengruppe durch die isolierende Schicht erstrecken und in Kontakt mit der zweiten Gruppe der größeren Elektroden stehen. Es ist ein Gehäuse vorgesehen, das leitende Zuführungen, welche an diesem befestigt sind, aufweist. Es werden weiterhin Lötmittel zur elektrischen und mechani­ schen Verbindung der leitenden Zuführungen mit der zweiten Gruppe von Elektroden geschaffen.
Die Erfindung wird im folgenden anhand eines zeichne­ risch dargestellten Ausführungsbeispiels noch näher er­ läutert.
Fig. 1 zeigt eine Querschnittsansicht einer Halbleiter- oder IC-Chip-Anordnung;
Fig. 2 ist eine Draufsicht auf eine Chip-Anordnung nach Fig. 1 und enthält einen Unterlagenteil, auf welchem die Chip-Anordnung vorzugsweise befe­ stigt ist;
Fig. 3 zeigt eine Querschnittsansicht eines Teils der die Chip-Anordnung und die Unterlage aufweisen­ den Struktur nach Fig. 2 und einen Teil eines Leiterrahmens, welcher an der Chip-Anordnung angebracht werden soll;
Fig. 4 zeigt eine perspektivische Ansicht eines Leiter­ rahmentyps eines Gehäuserahmens und die die Chip-Anordnung und die Unterlage aufweisende Struktur, wobei ein Teil des Gehäuses weggebro­ chen ist, um den Zusammenhang der vollständig verkapselten Anordnung zu zeigen.
In Fig. 1 ist ein Halbleiter- oder vorzugsweise IC-Chip 10 gezeigt. Die integrierte Schaltung selbst ist im Chip 10 unterge­ bracht. Eine erste Elektroden- oder Metallisierungsebe­ ne 11 umfaßt eine Vielzahl von Leitern, die zum elektri­ schen Verbinden mit verschiedenen Halbleiterbereichen der integrierten Schaltung verwendet werden. Einige der Leiter oder der Elektroden 11 der ersten Metallisie­ rungsebene erfordern eine elektrische Verbindung mit den leitenden Zuführungen eines Leiterrahmentyps einer Ge­ häuse- oder Rahmenanordnung. Eine isolierende Beschich­ tung 12 aus Siliziumdioxid oder irgendeinem geeigneten aufgebrachten isolierenden Material bedeckt die Leiter der ersten Metallisierungsebene 11. Danach ist auf der isolierenden Beschichtung 12 eine zweite Metallisie­ rungsebene aufgebracht und in ein Muster gebracht wor­ den. Die zweite Metallisierungsebene 13 enthält eine Gruppe von vergrößerten Elektroden und ist weiterhin über Flächen oder Bereichen 14, welche durch die isolie­ rende Beschichtung 12 hindurchreichen, mit ausgewählten oder vorherbestimmten Elektroden 11 der integrierten Schaltung in der ersten Metallisierungsebene elektrisch verbunden. Die Gruppe von vergrößerten Elektroden er­ leichtert den Kontakt mit den Zuführungen des Leiterrah­ mens und gestattet außerdem den Zuführungen des Leiter­ rahmens, sogar dann die vergrößerten Elektroden oder Kontaktflächen zu kontaktieren, wenn die Chipgröße ver­ größert oder verkleinert wird, da sich bei einer Ände­ rung der Größe des Chips nur der Kontaktbereich zwischen den Zuführungen des Leiterrahmens und den vergrößerten Kontaktflächen verändern würde, aber der elektrische Kontakt wegen der vergrößerten Kontaktfläche noch er­ reicht werden würde. Die verschiedenen Halbleiterzonen (N- oder P-Typ) des Halbleiterchips 10 sind nicht abge­ bildet, aber würden von den Elektroden 11 kontaktiert werden.
In Fig. 2 ist eine Draufsicht auf den Chip 10, welcher die integrierte Schaltung enthält, gezeigt. Sichtbar sind die vergrößerten Elektroden der zweiten Metallisie­ rungsebene, die vorzugsweise als Sektoren ausgebildet sind - je einer für jeden von acht Anschlußstiften -, sowie die darunter liegende isolierende Beschichtung 12. Der Halbleiterchip 10 ist auf einer Zunge oder einem Unterlagenbereich 15 angeordnet gezeigt.
In Fig. 3 ist die relative Anordnung des Unterlagenbe­ reichs 15 und des Chips 10 in einer Gehäuseanordnung gezeigt, wobei ein Teil davon dargestellt ist, um die Verbindungstechnik zu zeigen. Seitenwände 20 des Gehäuses haben elektrisch leitende Zuführungen oder Leiterrahmenbereiche 21, welche durch die Seiten­ wände hindurchführen. Im Inneren des Gehäuses sind die Zuführungen 21 umgebogen oder mit umgebogenen Enden aus­ gebildet, um die vergrößerten Elektroden 13 der zweiten Metallisierungsebene zu kontaktieren, wenn die Chip-Un­ terlage-Anordnung in dem Gehäuse positioniert ist. Zu­ sätzlich haben die vergrößerten Elektroden 13 der zwei­ ten Metallisierungsebene und die Zuführungen 21, die zu dem Gehäuse gehören, beide vorzugsweisen einen Überzug oder eine Schicht 22 aus einer Blei-Zinn-Verbindung oder -Legierung, mit welchem sie beschichtet sind bzw. welche an ihnen befestigt ist.
In Fig. 4 ist eine Perspektivansicht der vervollstän­ digten Anordnung gezeigt, wobei ein Teil weggeschnitten ist. Wenn Chip-Anordnung und Unterlage an ihrem Platz in dem Gehäuse angeordnet sind, weisen die Zuleitungen 21, welche am Rahmen 20 angebracht sind und durch ihn hindurchführen, gebogene Enden auf, um einen körperli­ chen Kontakt mit den vergrößerten Elektroden 13 der zweiten Metallisierungsebene herzustellen. Vorzugsweise werden die Enden der Zuführungen 21 vor dem Einbringen des Chips 10 in das Gehäuse umgebogen, aber wenn ge­ wünscht, können die Enden der Zuführungen 21 auch erst umgebogen werden, nachdem der Chip 10 in das Gehäuse eingebracht worden ist. Weiterhin kann, falls gewünscht, die Unterlage 15 ein Bestandteil des Gehäuses sein, und der Chip 10 kann darauf untergebracht werden und vorzugs­ weise darauf befestigt werden.
Eine IC-Baueinheit muß Zuführungen einer annehmbaren Haltbarkeit zum Anbringen an leitende Bereiche der Schaltung, in welcher sie verwendet wird, z. B. in der Fassung einer Schaltungsplatine, aufweisen. In einer typischen Anordnung weist ein IC-Chip Drähte auf, die elektrisch mit Elektroden verbunden sind, die in einer Metallisierungebene angeordnet sind und die elektrisch verbunden sind mit den elektrisch leitenden Zuführungen der Baueinheit. Diese bereits vorgeschlagenen Typen von Drähten, welche am IC-Chip angebracht sind, sind typi­ scherweise zerbrechlich und schwierig zu befestigen. Die vorliegende Erfindung löst dieses elektrische Verbin­ dungsproblem durch die Verwendung vergrößerter Elek­ troden, die in einer zweiten Metallisierungsebene gebil­ det sind, die Leiterelektroden aufweist, deren Flächen größer sind als die der Leiterelektroden des Chips, die sich in der ersten Metallisierungsebene befinden. Die Zuführungen der Baueinheit stehen in direktem körperli­ chem und elektrischen Kontakt mit den vergrößerten Lei­ terelektroden der zweiten Metallisierungsebene. Wegen der Größe dieser vergrößerten Elektroden können ver­ schieden großen Chips innerhalb desselben Gehäuses ver­ wendet werden, und die heiklen Verbindungsprobleme, die aus der elektrischen Verbindung der kleinen Drahtzufüh­ rungen bei bereits vorbekannten Anordnungen resultiern, werden umgangen. Zusätzlich haben die Elektroden der zweiten Metallisierungsebene, ebenso wie die Rahmenlei­ ter innerhalb des Rahmens auf ihrer Oberfläche je eine Beschichtung aus einer Blei-Zinn-Zusammensetzung oder -Legierung (z. B. 90% Blei- 10% Zinn oder 95% Blei- 5% Zinn). Wenn die Leiterelektroden und die Rahmenleiter bzw. Gehäuseleiter miteinander in Kontakt sind, kann eine mäßige Erwärmung durchgeführt werden (z. B. durch Einbringen der Baueinheit in einen Ofen und Erhitzen des Inneren des Ofens bis zu einer Temperatur, die aus­ reicht, die Verflüssigung der Lotbeschichtung zu errei­ chen), die zu einem Fließen des Lotes und dann nach dem Abkühlen des Lotes und der Benetzung der kontaktierten Bereiche (zwischen den gebogenen Endbereichen der Zufüh­ rungen 21 und den vergrößerten Elektroden 13) zur Bil­ dung eines guten elektrischen Kontaktes sowie einer ver­ stärkten mechanischen Verbindung führen.
Auf diese Weise kann eine wirksame und mechanisch zuver­ lässige Methode zur Verbindung eines Halbleiter- oder IC-Chips mit Zuleitungen eines Gehäuses erzielt werden. Das Ergebnis ist eine verbesserte Möglichkeit, eine verläßliche elektrische Verbindung zwischen einem Halb­ leiter- oder IC-Chip und einer äußeren elektrischen Schaltung herzustellen.

Claims (3)

1. Halbleitervorrichtungs-Baueinheit, aufweisend eine Halbleitervor­ richtung (10-14) und ein mit daran befestigten Zuführungen (21) versehenes Gehäuse (20, 21), wobei die Halbleitervorrichtung (10-­ 14) aufweist:
  • a) eine integrierte Schaltung (10),
  • b) eine erste Metallschicht, die derart mit einem Muster versehen ist, um Elektroden (11) zu bilden, die Bereiche auf der integrierten Schaltung (10) kontaktieren,
  • c) eine die erste Metallschicht bedeckende Isolierschicht (12), in der Durchgangslöcher auf die erste Metallschicht ent­ sprechend denjenigen Elektroden (11) vorgesehen sind, die elektrisch mit den Zuführungen verbunden werden sollen, und
  • d) eine über der Isolierschicht (12) angeordnete zweite Metall­ schicht, die entsprechend den Durchgangslöchern mit den Elektroden (11) in Kontakt steht und derart mit einem Muster versehen ist, daß benachbarte breite Kontaktflächen (13) gebildet sind, um großflächige Elektroden (13) zu erzielen, mit denen die Zuführungen (21) des Gehäuses (20, 21) über Lötmittel (22) elektrisch und mechanisch verbunden sind.
2. Halbleitervorrichtungs-Baueinheit nach Anspruch 1, dadurch ge­ kennzeichnet, daß das Lötmittel (22) ein Blei-Zinn-Lötmittel ist.
3. Verfahren zum elektrischen Verbinden eines IC-Chips mit Zufüh­ rungsrahmenteilen (21) eines Gehäuses (20) mit folgenden Schritten:
  • a) Aufbringen einer Isolierschicht (12) über die gesamte Ober­ fläche des Chips (10), um aus einer ersten Metallschicht ge­ wonnene Elektroden (11) zu bedecken,
  • b) selektives Entfernen der Isolierschicht (12), um Durchgangs­ löcher entsprechend denjenigen Elektroden (11), die mit den Zuführungsrahmenteilen (21) elektrisch zu verbinden sind, zu der ersten Metallschicht zu erzielen,
  • c) Aufbringen einer sich durch die Durchgangslöcher zu den Elektroden (11) erstreckenden zweiten Metallschicht über der Isolierschicht (12),
  • d) selektives Entfernen der zweiten Metallschicht, um gegenein­ ander isolierte, breite Kontaktflächen (13) zu erzielen, von denen jede mittels mindestens einem der Durchgangslöcher mit einer darunterliegenden Elektrode (11) in Verbindung steht,
  • e) Beschichten der Zuführungsrahmenteile und der breiten Kon­ taktflächen (13) mit einer Legierung (22), die bei einer relativ geringen Temperatur schmilzt,
  • f) Positionieren des Halbleiterchips (10) in dem Gehäuse, so daß jedes der Zuführungsrahmenteile (21) in mechanischen Kontakt mit einer entsprechenden breiten Kontaktfläche (13) kommt,
  • g) Erhitzen der Legierung (22), um sie zum Schmelzen und zum Benetzen der Zuführungsrahmenteile (21) und der breiten Kon­ taktflächen (13) zu bringen und um die Zuführungsrahmenteile (21) elektrisch und mechanisch mit den breiten Kontaktflächen (13) zu verbinden.
DE3614087A 1985-04-26 1986-04-25 Halbleitervorrichtungs-Baueinheit und Verfahren zum elektrischen Verbinden eines IC-Chips Expired - Fee Related DE3614087C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT8520504A IT1215268B (it) 1985-04-26 1985-04-26 Apparecchio e metodo per il confezionamento perfezionato di dispositivi semiconduttori.

Publications (2)

Publication Number Publication Date
DE3614087A1 DE3614087A1 (de) 1986-10-30
DE3614087C2 true DE3614087C2 (de) 1999-05-06

Family

ID=11167929

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3614087A Expired - Fee Related DE3614087C2 (de) 1985-04-26 1986-04-25 Halbleitervorrichtungs-Baueinheit und Verfahren zum elektrischen Verbinden eines IC-Chips

Country Status (6)

Country Link
JP (1) JPH0658924B2 (de)
DE (1) DE3614087C2 (de)
FR (1) FR2581247B1 (de)
GB (1) GB2174543B (de)
IT (1) IT1215268B (de)
NL (1) NL193513C (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959706A (en) * 1988-05-23 1990-09-25 United Technologies Corporation Integrated circuit having an improved bond pad
EP0693783B1 (de) * 1994-07-13 1999-09-22 United Microelectronics Corporation Verfahren zur Eliminierung des Antenneneffekts während der Fabrikation
EP0693782B1 (de) * 1994-07-13 2000-11-15 United Microelectronics Corporation Verfahren zur Reduzierung des Antenneneffekts während der Fabrikation
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
EP1424730B1 (de) * 2002-11-29 2008-10-08 Infineon Technologies AG Halbleiterchip mit Anschlusskontaktflächen und Anordnung eines solchen Halbleiterchips auf einem Träger

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458925A (en) * 1966-01-20 1969-08-05 Ibm Method of forming solder mounds on substrates
GB1173117A (en) * 1967-07-13 1969-12-03 Ibm Improvements relating to Terminal Structures

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL169122C (nl) * 1970-02-26 1982-06-01 Toyo Electronics Ind Corp Halfgeleiderelement, omvattende een halfgeleiderplaatje met een door een isolerende laag bedekt hoofdvlak en met elektroden die zich ononderbroken uitstrekken over delen van de isolerende laag en aangrenzende delen van zijvlakken van het halfgeleiderplaatje, alsmede werkwijze voor het bevestigen van het halfgeleiderelement op een van aansluitklemmen voorziene montageplaat.
JPS5420120B2 (de) * 1971-12-23 1979-07-20
CA954635A (en) * 1972-06-06 1974-09-10 Microsystems International Limited Mounting leads and method of fabrication
JPS5091269A (de) * 1973-12-12 1975-07-21
JPS5851425B2 (ja) * 1975-08-22 1983-11-16 株式会社日立製作所 ハンドウタイソウチ
JPS5445574A (en) * 1977-09-17 1979-04-10 Tdk Corp Connection method of integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458925A (en) * 1966-01-20 1969-08-05 Ibm Method of forming solder mounds on substrates
GB1173117A (en) * 1967-07-13 1969-12-03 Ibm Improvements relating to Terminal Structures

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
JP 54-41 666 A, in: Pat. Abstr. of JP, E-114 *
JP 54-47 476 A, in: Pat. Abstr. of JP, E-116 *
JP 54-68 164, in: Pat. Abstr. of JP, E-127 *
JP 58-2 16 448 A, in: Pat. Abstr. of JP, E-234 *

Also Published As

Publication number Publication date
GB2174543B (en) 1988-11-16
FR2581247A1 (fr) 1986-10-31
NL193513B (nl) 1999-08-02
GB8609260D0 (en) 1986-05-21
DE3614087A1 (de) 1986-10-30
GB2174543A (en) 1986-11-05
JPS61251047A (ja) 1986-11-08
FR2581247B1 (fr) 1991-03-29
JPH0658924B2 (ja) 1994-08-03
IT1215268B (it) 1990-01-31
NL8601073A (nl) 1986-11-17
NL193513C (nl) 1999-12-03
IT8520504A0 (it) 1985-04-26

Similar Documents

Publication Publication Date Title
EP1442503B1 (de) Anordnung bestehend aus einem paneelartig aufgebauten modul und aus einer anschlusseinheit, herstellungsverfahren und vorrichtung
DE2752438C2 (de) Träger für eine integrierte Schaltung
DE69133558T2 (de) Halbleiterchipanordnung und Verfahren zu Ihrer Herstellung
DE19955100B4 (de) Auf einer Leiterplatte integrierte Halbleitereinrichtung
DE2843144C2 (de)
DE19541334C2 (de) Verfahren zur Herstellung einer Vielzahl von Leiterplatten sowie Leiterplattenanordnung
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE1933547B2 (de) Traeger fuer halbleiterbauelemente
DE19940633A1 (de) IC-Gehäuse
DE3812021A1 (de) Flexible schaltung mit anschlussorganen und verfahren zu ihrer herstellung
DE10002852A1 (de) Abschirmeinrichtung und elektrisches Bauteil mit einer Abschirmeinrichtung
DE69737320T2 (de) Halbleitervorrichtung
DE3042085A1 (de) Halbleiterplaettchen-montageaufbau und verfahren zu seiner herstellung
DE10117239A1 (de) Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat, und zum Anordnen auf einem Substrat angepaßte Halbleitervorrichtung
DE3535923A1 (de) Substrathaltender aufbau
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE4133598C2 (de) Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
DE3614087C2 (de) Halbleitervorrichtungs-Baueinheit und Verfahren zum elektrischen Verbinden eines IC-Chips
EP1106040B1 (de) Verfahren zur herstellung von verdrahtungen mit elektrisch leitenden querverbindungen zwischen ober- und unterseite eines substrats sowie verdrahtung mit derartigen querverbindungen
DE10103966A1 (de) Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat und zum Anordnen auf einem Substrat angepaßte Halbleitervorrichtung
EP1393604B1 (de) Leiterplatte mit einer darauf aufgebrachten kontakthülse
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets
DE10012510A1 (de) Für Oberflächenmontage ausgelegter Verbinder und Verfahren zur Herstellung einer den Verbinder beinhaltenden Schaltungsvorrichtung
DE10153666A1 (de) Kontaktanordnung mit hoher Dichte
DE69838604T2 (de) Gedruckte platte und verfahren zu deren herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee