DE10301510B4 - Verfahren zur Herstellung eines Verkleinerten Chippakets - Google Patents
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Abstract
Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte:
(i) Herstellen eines Wafers mit einer Mehrzahl von Chips, wobei jeder Chip einen Anschluss auf allen seinen oberen und unteren Flächen umfasst,
(ii) Ausbilden von ersten und zweiten leitfähigen Schichten, jeweils ausgebildet auf den oberen und den unteren Flächen des Wafers;
Ausbilden von Passivierungsschichten, die jeweils auf den ersten und den zweiten leitfähigen Schichten ausgebildet werden;
(iii) erstes Zerteilen des Wafers in Chippakete, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird;
(iv) Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; wobei die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, durch das erste Zerteilen des Wafers in Chippakete erhalten werden;
(v) zweites Zerteilen der Chippakete in würfelförmige Paketeinheiten, wobei jede Paketeinheit einen Chip umfasst; und
(vi) Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten;...
(i) Herstellen eines Wafers mit einer Mehrzahl von Chips, wobei jeder Chip einen Anschluss auf allen seinen oberen und unteren Flächen umfasst,
(ii) Ausbilden von ersten und zweiten leitfähigen Schichten, jeweils ausgebildet auf den oberen und den unteren Flächen des Wafers;
Ausbilden von Passivierungsschichten, die jeweils auf den ersten und den zweiten leitfähigen Schichten ausgebildet werden;
(iii) erstes Zerteilen des Wafers in Chippakete, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird;
(iv) Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; wobei die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, durch das erste Zerteilen des Wafers in Chippakete erhalten werden;
(v) zweites Zerteilen der Chippakete in würfelförmige Paketeinheiten, wobei jede Paketeinheit einen Chip umfasst; und
(vi) Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten;...
Description
- Hintergrund der Erfindung
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines verkleinerten Chippakets und insbesondere eines verkleinerten Chippakets, das miniaturisiert ist und leichter hergestellt werden kann durch Ausbilden von leitenden bzw. leitfähigen Schichten auf beiden Oberflächen eines Chips und durch Ausbilden von Elektrodenoberflächen auf den Seitenflächen der leitfähigen Schichten.
- Beschreibung des Standes der Technik
- Im Allgemeinen sind Halbleiterbauteile wie Dioden gepackt und diese gepackten Bauteile werden dann auf einer gedruckten Leiterplatte oder Platine befestigt. Der Aufbau ist dabei derart, dass das Paket die Anschlüsse des Halbleiterbauteils einfach mit entsprechenden Leitungsanschlüssen der gedruckten Leiterplatte verbindet und es dient dazu, das Halbleiterbauteil vor äußeren Spannungen zu schützen, wodurch die Zuverlässigkeit des Chippakets verbessert wird.
- Um dem in jüngster Zeit aufgekommenen Trend der Miniaturisierung von Halbleiterprodukten zu entsprechen, sind auch Halbleiterchippakete miniaturisiert worden. Daher wurde ein verkleinertes Chippaket bzw. ein Chippaket in einem verringerten Maßstab eingeführt, das in dieser Anmeldung auch einfach als Chippaket bezeichnet wird.
-
1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets. Bei der Struktur des verkleinerten Chippakets10 von1 wird ein keramisches Substrat1 verwendet, dabei handelt es sich um ein Diodenpaket mit zwei Anschlüssen. - Bezug nehmend auf
1 sind auf dem keramischen Substrat1 zwei Durchgangslöcher, nämlich ein erstes Durchgangsloch2a und ein zweites Durchgangsloch2b ausgebildet. Die ersten und zweiten Durchgangslöcher2a und2b sind mit einem leitenden bzw. leitfähigen Material gefüllt, sodass sie die obere Fläche des Substrats1 elektrisch mit der unteren Fläche des Substrats1 verbinden. Eine erste und eine zweite obere leitende Fläche3a und3b sind auf den oberen Flächen des ersten bzw. des zweiten Durchgangslochs2a und2b ausgebildet. Eine erste und eine zweite untere leitende Fläche4a und4b sind auf den unteren Flächen der ersten bzw. zweiten Durchgangslöcher2a und2b ausgebildet. Die zweite obere leitende Fläche3b ist direkt mit einem Anschluss verbunden, der auf der unteren Fläche der Diode5 ausgebildet ist, dabei handelt es sich um eine Befestigungsfläche der Diode5 auf einer gedruckten Leiterplatte, und die erste obere leitende Fläche3a ist durch einen Draht7 mit dem anderen Anschluss verbunden, der auf der oberen Fläche der Diode5 ausgebildet ist. Ein Formteil9 , bei dem ein herkömmliches Harz benutzt worden ist, wird auf der oberen Fläche des keramischen Substrats1 einschließlich der Diode5 ausgebildet, um die Diode5 vor äußeren Spannungen zu schützen. Dadurch wird die Herstellung des Chippakets10 abgeschlossen. -
2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf der gedruckten Leiterplatte befestigt ist. - Wie in
2 gezeigt ist, ist das hergestellte Diodenpaket10 auf der gedruckten Leiterplatte20 durch Aufschmelzlöten befestigt. Das heißt, das Diodenpaket10 wird auf der gedruckten Leiterplatte20 befestigt durch Platzieren der unteren leitenden Flächen4a und4b des Pakets10 auf den entsprechenden Leiterbahnanschlüssen der gedruckten Leiterplatte20 und indem die unteren leitenden Flächen4a und4b mit den Leitungsanschlüssen der gedruckten Leiterplatte20 anschließend mit Lötzinn15 verbunden werden. - Da die Diode üblicherweise auf jeder ihrer beiden gegenüber liegenden Seiten einen Anschluss hat, wie in den
1 und2 gezeigt ist, müssen diese An schlüsse mit Drähten verbunden werden. Diese Drähte erfordern jedoch einen großen Raum auf der Oberfläche des Chips, wodurch die Gesamthöhe des Pakets erhöht wird. Da entsprechend der Anzahl der Anschlüsse der Diode wenigstens zwei Durchgangslöcher auf dem keramischen Substrat ausgebildet werden müssen, ist eine Fläche erforderlich, die so groß ist wie der Gesamtdurchmessermesser der Durchgangslöcher. Darüber hinaus müssen die leitenden Flächen voneinander in einem Mindestabstand beabstandet werden, um zu verhindern, dass die leitenden Flächen, die auf den oberen und den unteren Flächen der Durchgangslöcher ausgebildet sind, miteinander in Kontakt kommen. Daher ist das Substrat groß, um die vorgenannten Bedingungen zu erfüllen und die Größe des Substrats stellt eine Begrenzung bei der Miniaturisierung des Chippakets dar. - Darüber hinaus ist das keramische Substrat, das bei dem oben beschriebenen Pakte benutzt wird, hochpreisig, wodurch die Herstellungskosten des Chippakets erhöht werden. Zudem erfordert das herkömmliche Herstellungsverfahren des Chippakets die Verfahrensschritte Draht-Bonding, Gießformen und das Verbinden in der Form (Die-Bonding), wodurch die Herstellung sehr kompliziert wird.
- Dementsprechend besteht Bedarf an einer Packtechnik, die die Größe des Pakets minimieren und den Herstellungsprozess vereinfachen kann.
- Die japanische Veröffentlichungsschrift
JP 11111742 A - Ein LED-Chippaket, dessen Anschlussflächen ebenso mit leitfähigen Schichten versehen sind, ist in der
JP 11243231 A -
EP 1085561 A1 offenbart ein Herstellungsverfahren für ein Chippaket. Dabei wird eine leitfähige Schicht aufgebracht, die eine elektrische Verbindung zwischen ei ner Stelle an der Vorderseite des Chippakets und einem Anschluss an der Rückseite des Chippakets schafft. Daher wird kein Draht mehr zur Verbindung der Leiterplatte gegenüberliegender Anschlüsse des Chippakets mit der Leiterplatte benötigt. - Ein weiteres Chippaket, bei dem auf Ober- und Unterseite eine leitfähige Beschichtung angebracht ist und das durch Elektroden an den Seitenflächen mit der Leiterplatte verbunden ist, ist in der
US 6 177 719 B1 beschrieben. Darin ist auch ein Verfahren beschrieben, nach dem die Oberseite und die Unterseite des Chips, wo Anschlüsse vorhanden sind, mit einer leitfähigen Beschichtung versehen werden. - Zusammenfassung der Erfindung
- Dementsprechend wurde die vorliegende Erfindung unter Berücksichtigung der obigen Probleme gemacht und es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines verkleinerten Chippakets anzugeben, das miniaturisiert und einfach herzustellen ist, durch Ausbilden von leitenden Schichten auf den oberen und unteren Flächen eines Chips mit Anschlüssen und durch Ausbilden von Elektrodenoberflächen auf Seitenflächen der leitfähigen Schichten, wodurch die Zuverlässigkeit des Pakets verbessert wird.
- Zur Lösung dieser Aufgabe ist ein Verfahren zur Herstellung eines verkleinerten Chippakets vorgesehen, umfassend die folgenden Schritte: (i) Herstellen eines Wafers mit einer Mehrzahl von Chips, jeder Chip umfasst einen Anschluss auf allen seinen oberen und unteren Flächen; (ii) Ausbilden von ersten und zweiten leitfähigen Schichten, jeweils ausgebildet auf den oberen und den unteren Flächen des Wafers; Ausbilden von Passivierungsschichten, die jeweils auf den ersten und den zweiten leitfähigen Schichten ausgebildet werden; (iii) erstes Zerteilen des Wafers in Chippakete, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird; Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, werden durch das erste Zerteilen des Wafers in Chippakete erhalten; zweites Zerteilen der Chippakete in würfelförmige Paketeinheiten, wobei jede Paketeinheit einen Chip umfasst; und Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, werden durch das zweite Zerteilen des Wafers in würfelförmige Paketeinheiten erhalten.
- Daneben betrifft die vorliegenden Erfindung ein Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte: (i) Herstellen eines Wafers mit einer Mehrzahl von Chips, jeder Chip umfasst einen Anschluss auf allen seinen oberen und unteren Flächen; (ii) Ausbilden von ersten und zweiten leitfähigen Schichten, jeweils ausgebildet auf den oberen und den unteren Flächen des Wafers; und (iii) erstes Zerteilen des Wafers in Chippakete, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird; Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, werden erhalten durch das erste Zerteilen des Wafers in Chippakete; zweites Zerteilen der Chippakete in würfelförmige Paketeinheiten, wobei jede Paketeinheit einen Chip umfasst; und Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; die Seitenflächen, die auf der Seitenfläche ausgebildet sind, werden durch das zweite Zerteilen des Wafers in würfelförmige Paketeinheiten erhalten.
- Kurze Beschreibung der Zeichnungen
- Die oben genannten und weitere Ziele und weitere Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden Figurenbeschreibung unter Bezugnahme auf die Figuren erläutert, in denen:
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1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets; -
2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf einer gedruckten Leiterplatte befestigt ist; -
3 ist eine perspektivische Ansicht eines verkleinerten Chippakets; -
4 ist eine perspektivische Ansicht einer verkleinerten Chippaketanordnung, bei der ein verkleinertes Chippaket auf einer gedruckten Leiterplatte befestigt ist; und -
5a bis5f sind geschnittene Ansichten und zeigen jeden Verfahrensschritt des erfindungsgemäßen Herstellungsverfahrens für das verkleinerte Chippaket gemäß einem bevorzugten Ausführungsbeispiel. - Beschreibung der bevorzugten Ausführungsbeispiele
- Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung detailliert unter Bezugnahme auf die zugehörigen Figuren beschrieben.
-
3 ist eine perspektivische Ansicht eines verkleinerten Chippakets. - Bezug nehmend
3 umfasst ein verkleinertes Chippaket30 einen Chip35 , eine obere bezw. erste leitende Schicht31a , die auf der oberen Fläche des Chips35 ausgebildet ist, eine untere bezw. zweite leitfähige Schicht31b , die auf der unteren Fläche des Chips35 ausgebildet ist, eine erste Elektrodenfläche33a , die auf einer Seitenfläche der oberen leitenden Schicht31a ausgebildet ist, und eine zweite Elektrodenfläche33b , die auf einer Seitenfläche der unteren leitenden Schicht31b ausgebildet ist. Dabei liegen die Seitenfläche der oberen leitenden Schicht31a , die die erste Elektrodenfläche33a hat und die Seitenfläche der unteren leitenden Schicht31b , die die zweite Elektrodenfläche33b hat, auf derselben Seitenfläche der leitenden Schichten31a und31b . Der Chip35 umfasst einen oberen Anschluss (nicht gezeigt), der auf der oberen Fläche ausgebildet ist und einen unteren Anschluss (nicht gezeigt), der auf der unteren Fläche ausgebildet ist. Der Chip35 kann zum Beispiel eine Diode sein. - Die obere leitende Schicht
31a , die auf der oberen Fläche des Chips ausgebildet ist, ist mit dem oberen Anschluss (nicht gezeigt) verbunden, und die untere leitende Schicht31b , die auf der unteren Fläche des Chips35 ausgebildet ist, ist an den unteren Anschluss (nicht gezeigt) angeschlossen. Die oberen und die unteren leitenden Schichten31a und31b können eine aus Kupfer (Cu) hergestellte Metallschicht sein, sie sind jedoch nicht darauf beschränkt. Die oberen und die unteren leitenden Schichten31a und31b müssen eine festgelegte Tiefe besitzen, entsprechend dem Abstand zwischen Anschlussflächen, die auf der gedruckten Leiterplatte ausgebildet sind. Da die Elektrodenflächen33a und33b , die auf den Seitenflächen der oberen und der unteren leitenden Schichten31a und31b ausgebildet sind, auf den entsprechenden Anschlussflächen der gedruckten Leiterplatte liegen, erfordern die oberen und die unteren leitenden Schichten31a und31b eine ausreichende Dicke. - Die oberen und die unteren leitenden Schichten
31a und31b können in einer festgelegten Tiefe oder Dicke durch ein herkömmliches galvanisches Verfahren ausgebildet werden. Die Ausbildung der oberen und der unteren leitenden Schichten31a und31b durch Anwenden des Galvanikverfahrens erfordert jedoch eine lange Zeit und verursacht höhere Herstellungskosten. Daher wird vorzugsweise zuerst eine Überzugsschicht durch Galvanisieren ausgebildet. Anschließend wird wenigstens eine Kupferschicht auf die Galvanikschicht aufgetragen, wodurch die leitenden Schichten einfach in der gewünschten Dicke erzeugt werden. - Darüber hinaus wird die erste Elektrodenfläche
33a auf einer Seitenfläche der oberen leitenden Schicht31a ausgebildet, und die zweite Elektrodenfläche33b wird auf einer Seitenfläche der unteren leitenden Schicht31b ausgebildet. Die Seitenfläche der oberen leitenden Schicht31a , die die erste Elektrodenfläche33a hat und die Seitenfläche der unteren leitenden Schicht31b , die die zweite Elektrodenoberfläche33b hat, sind auf derselben Seitenfläche der oberen und der unteren leitenden Schicht31a und31b . Die ersten und die zweiten Elektrodenflächen33a und33b sind elektrisch und mechanisch mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte verbunden. Daher sind die ersten und die zweiten Elektrodenflächen33a und33b vorzugsweise Metallschichten, die Gold (Au) enthalten, sodass anschließend der Lötvorgang durchgeführt werden kann. - Bei dem vorgenannten verkleinerten Chippaket
30 sind die oberen und die unteren Anschlüsse (nicht gezeigt), die auf den oberen und den unteren Flächen des Chips35 ausgebildet sind, mit den ersten und den zweiten Elektrodenflächen33a und33b über die oberen und die unteren leitenden Schichten31a bzw.31b verbunden. Somit sind die Seitenflächen mit den ersten und den zweiten Elektrodenflächen33a und33b Befestigungsflächen auf der gedruckten Leiterplatte. Das bedeutet, dass das verkleinerte Chippaket30 von3 um einen Winkel von 90° gedreht wird, und das gedrehte verkleinerte Chippaket30 wird anschließend auf der gedruckten Leiterplatte befestigt, sodass die ersten und die zweiten Elektrodenflächen33a und33b an die entsprechenden Anschlussflächen der gedruckten Leiterplatte angeschlossen werden. - Um die oberen und die unteren leitenden Schichten
31a und31b , die der Außenseite ausgesetzt sind, vor Oxidation zu schützen, kann eine Passivierungsschicht37 auf den oberen und den unteren leitenden Schichten31a und31b ausgebildet werden, ausgenommen die ersten und die zweiten Elektrodenflächen33a und33b . Vorzugsweise ist die Passivierungsschicht37 ein Isolationsfilm, der gebildet wird durch Auftragen eines isolierenden Harzes. Falls erforderlich, kann die Passivierungsschicht darüber hinaus auch auf den freiliegenden Seitenflächen des Chips35 ausgebildet werden. -
4 ist eine perspektivische Ansicht einer verkleinerten Chippaketanordnung70 , bei der ein verkleinertes Chippaket40 auf einer gedruckten Leiterplatte51 befestigt ist. - Wie in
4 gezeigt ist, umfasst die Chippaketanordnung70 die verkleinerte Chipanordnung40 und eine gedruckte Leiterplatte51 zur Befestigung des verkleinerten Chippakets40 . Das verkleinerte Chippaket40 umfasst einen Chip45 , eine obere leitende Schicht41a , ausgebildet auf der oberen Fläche des Chips45 , eine untere leitende Schicht41b , ausgebildet auf der unteren Fläche des Chips45 , eine erste Elektrodenfläche43a , ausgebildet auf einer Seitenfläche der oberen leitenden Schicht41a , und eine zweite Elektrodenfläche43b , ausgebildet auf einer Seitenfläche der unteren leitenden Schicht41b . Dabei liegen die Seitenflächen der oberen leitenden Schicht41a , die die erste Elektrodenfläche43a hat und die Seitenfläche der unteren leitenden Schicht41b , die die zweite Elektronenfläche43b hat, auf denselben Seitenflächen der oberen und der unteren leitenden Schichten41a und41b . Die ersten und die zweiten Elektrodenflächen43a und43b sind Befestigungsflächen des verkleinerten Chippakets40 auf der gedruckten Leiterplatte51 . Die ersten und die zweiten Elektrodenflächen43a und43b sind mit den oberen und unteren Anschlüssen (nicht gezeigt) des Chips45 über die oberen und unteren leitenden Schichten41a bzw.41b verbunden. Das verkleinerte Chippaket40 wird mit der gedruckten Leiterplatte51 verbunden, indem die ersten und die zweiten Elektrodenflächen43a und43b des verkleinerten Chippakets40 auf entsprechende Anschlussflächen53a und53b der gedruckten Leiterplatte51 gelegt werden und durch Verlöten der ersten und der zweiten Elektrodenflächen43a und43b mit den Anschlussflächen53a und53b , wodurch die Herstellung der Chippaketanordnung70 von4 abgeschlossen wird. - Ausgewählte Schaltkreise (nicht gezeigt) oder Leiterbahnen, die auf der gedruckten Leiterplatte
51 ausgebildet sind, sind mit jedem Anschluss des Chips45 über die ersten und die zweiten Elektrodenflächen43a und43b des verkleinerten Chippakets40 verbunden, das an die Anschlussflächen53a und53b angeschlossen ist. Wie oben beschrieben wurde, haben die ersten und die zweiten leitenden Schichten41a und41b eine bestimmte Tiefe bzw. Dicke gemäß dem Abstand zwischen den Anschlussflächen53a und53b der gedruckten Leiterplatte51 . - Die vorliegende Erfindung schlägt ein Verfahren zur Herstellung des verkleinerten Chippakets vor. Die
5a bis5f sind geschnittene Ansichten und zeigen jeden Verfahrensschritt des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiels der vorliegenden Erfindung. - Wie in
5a gezeigt ist, wird zunächst ein Wafer125 , der eine Mehrzahl von Chips umfasst, hergestellt. Ein Anschluss wird auf den oberen und den unteren Flächen jedes Chips ausgebildet. Dabei wird jeder Chip von einer in5a gezeigten gestrichelten Linie auf der oberen Fläche des Wafers125 geteilt.5a zeigt eine teilweise geschnittene Ansicht des Wafers125 . Die Gesamtstruktur des Wafers125 mit der Mehrzahl der Chips ist für einen Fachmann dieses Gebiets jedoch offensichtlich. - Der Chip umfasst einen oberen und einen unteren Anschluss
101a und101b auf seinen oberen bzw. unteren Flächen. Darüber hinaus ist ein Maskenmuster118 mit einer Mehrzahl von Fenstern auf dem Wafer125 ausgebildet, wodurch Anschlussflächen des Wafers125 freigelegt werden. Die Fenster des Maskenmusters118 entsprechen den Anschlussflächen des Wafers125 . - Wie in
5b gezeigt ist, sind obere und untere leitende Schichten121a und121b auf den oberen bzw. unteren Flächen des Wafers125 ausgebildet. Dann werden Passivierungsschichten127a und127b auf den oberen und den unteren leitenden Schichten121a bzw.121b ausgebildet. - Die oberen und die unteren leitenden Schichten
121a und121b sind mit den oberen und den unteren Anschlüssen101a bzw.101b verbunden. Die oberen und die unteren leitenden Schichten121a und121b können in dem Verfahrensschritt der Galvanisierung ausgebildet werden. Vorzugsweise werden jedoch die oberen und die unteren leitenden Schichten121a und121b ausgebildet durch Herstellen einer Galvanikschicht und anschließendes Aufbringen wenigstens einer Kupferschicht auf die galvanisierte Schicht, wobei die Dicke der Schicht dem Abstand zwischen den Anschlussflächen der gedruckten Leiterplatte entspricht. - Die Passivierungsschichten
127a und127b schützen die oberen und die unteren leitenden Schichten121a und121b vor Oxidation, wodurch die Zuverlässigkeit des Chippakets verbessert wird. Vorzugsweise sind die oberen und die unteren leitenden Schichten121a und121b Isolationsschichten, die gebildet werden durch Auftragen eines Isolierharzes. In dem Fall, wenn der Wafer125 ausreichend vor äußeren Spannungen geschützt werden kann, wobei lediglich die natürlich gebildete Oxidschicht gemäß den Einsatzbedingungen des verkleinerten Chippakets benutzt wird, können die Passivierungsschichten127a und127b entfallen. Darüber hinaus kann der Verfahrensschritt des Herstellens der Passivierungsschichten127a und127b auf unterschiedliche Weise durchgeführt werden. Das heißt, wie in5f gezeigt ist, auf die später Bezug genommen wird, nach dem Verfahrensschritt des Zerteilens in würfelförmige Einheiten kann der Passivierungsschritt gesammelt bei den oberen, den unteren und den Seitenflächen der leitfähigen Schichten durchgeführt werden. Berücksichtigt man jedoch die Oxidation der leitenden Schichten oder falls auf eine Fläche des Wafers während des Zerteilens in würfelförmige Einheiten ein Klebeband aufgebracht ist, dann werden die Passivierungsschichten127a und127b vorzugsweise bei diesem Verfahrensschritt ausgebildet. - Wie in
5c gezeigt ist, wird der Wafer zuerst so in würfelförmige Einheiten geteilt, dass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird. Vorzugsweise wird der Wafer entlang den gestrichelten Linien von5b in zwei Reihen in würfelförmige Einheiten geteilt. Bei dem zuerst in würfelförmige Einheiten geschnittenen Wafer130' , der zwei verkleinerte Chippakete umfasst, ist lediglich eine Seitenfläche jedes verkleinerten Chippakets der Außenseite ausgesetzt. - Wie in
5d gezeigt ist, sind erste und zweite Elektrodenschichten133a und133b auf den Seitenflächen der oberen und der unteren leitenden Schichten121a bzw.121b des würfelförmigen Wafers130' ausgebildet. Die ersten und die zweiten Elektrodenflächen133a und133b sind mit jedem Anschluss des Chips über die ersten und die zweiten leitfähigen Schichten121a und121b verbunden. Die ersten und die zweiten Elektrodenflächen133a und133b sind durch Galvanisieren ausgebildet, wobei Gold (Au) benutzt wird. Dabei ist die Elektrodenfläche nicht auf den Seitenflächen des Chips ausgebildet, der aus Silizium mit einer Passivierungsschicht aus isolierendem Harz hergestellt ist, sondern die Elektrodenfläche ist auf den Seitenflächen der ersten und der zweiten leitfähigen Schichten121a und121b ausgebildet, die aus Metall bestehen. Das heißt, die ersten und die zweiten Elektrodenflächen133a und133b werden selektiv auf dem Wafer ausgebildet. - Nach dem Ausbilden der ersten und der zweiten Elektrodenflächen
133a und133b , wie in5e gezeigt ist, wird der einmal in würfelförmige Einheiten geteilte Wafer130' ein zweites Mal in würfelförmige Einheiten geteilt, wobei eine Mehrzahl von verkleinerten Chippaketeinheiten130'' gebildet wird. Anschließend wird, wie in5f gezeigt ist, eine Passivierungsschicht137 auf den Seitenflächen der ersten und der zweiten leitfähigen Schichten121a und121b ausgebildet, wodurch die Herstellung des verkleinerten Chippakets140 abgeschlossen wird, wie in5f gezeigt ist. Die Passivierungsschicht137 , die in5f gezeigt ist, wird auf dieselbe Weise wie die Passivierungsschichten127a und127b hergestellt, die in5b gezeigt sind. Das heißt, die in5f gezeigte Passivierungsschicht137 wird ebenso hergestellt durch Beschichten mit einem Isolierharz. - Das Verfahren der Herstellung des verkleinerten Chippakets, das in den
5a bis5f gezeigt ist, ist eine bevorzugte Ausführungsform der vorliegenden Erfindung. Daher kann das Verfahren der Herstellung des verkleinerten Chippakets vielfältig innerhalb des Schutzbereichs der Erfindung modifiziert werden. Insbesondere können die in den5c bis5f gezeigten Verfahrensschritte mit dem Zerteilen in würfelförmige Einheiten stark modifiziert werden. Das heißt, der Wafer kann in dem ersten Schritt so in würfelförmige Einheiten geteilt werden, dass andere Seitenflächen als eine bestimmte Seitenfläche des verkleinerten Chippakets gebildet werden, bzw. eine Passivierungsschicht wird auf Seitenflächen der leitfähigen Schichten, die die Seitenfläche bilden und die in dem ersten Schritt des Zerteilens in würfelförmige Einheiten gebildet wurden, ausgebildet. Anschließend wird der in dem ersten Verfahrensschritt in würfelförmige Einheiten geteilte Wafer ein zweites Mal in würfelförmige Einheiten geteilt, wodurch verkleinerte Chippaketeinheiten gebildet werden. Eine Elektrodenfläche wird auf den Seitenflächen der leitfähigen Schichten ausgebildet, die die Seitenfläche bilden, die in dem zweiten Schritt des Zerteilens in würfelförmige Einheiten erhalten wurde. Wie oben beschrieben wird der Wafer jedoch vor dem Schritt des Zerteilens in würfelförmige Einheiten auf ein Klebeband aufgebracht und fixiert. In diesem Fall, wenn ein größerer Wafer an dem Klebeband befestigt wird, kann das Herstellungsverfahren stabiler durchgeführt werden. Daher wird vorzugsweise ein großer Bereich des in dem ersten Verfahrensschritt in würfelförmige Einheiten geteilten Wafers an dem Klebeband befestigt. Daher werden die vorgenannten Verfahrensschritte, die in den5c bis5f gezeigt sind, bevorzugt. - Gemäß dem Verfahren der Herstellung des verkleinerten Chippakets der vorliegenden Erfindung wird der Wafer in eine Mehrzahl von verkleinerten Chippaketen würfelförmig zerteilt, die jeweils einen Chip besitzen und die Elektrodenflächen werden auf den Seitenflächen zweiter leitender Schichten auf einer Seitenfläche des verkleinerten Chippakets ausgebildet und die Passivierungsschichten werden auf anderen Seitenflächen der leitfähigen Schichten ausgebildet. Somit kann jeder Verfahrensschritt des Zerteilens in würfelförmige Einheiten zum Ausbilden der Seitenflächen des verkleinerten Chippakets und der Verfahrensschritte zum Ausbilden der Passivierungsschichten und der Elektrodenflächen vielfältig hinsichtlich der Art und Weise modifiziert werden. Diese Änderungen oder Verbesserungen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
- Aus der obigen Beschreibung ergibt sich daher, dass die vorliegende Erfindung ein verkleinertes Chippaket schafft, das miniaturisiert und einfacher herstellbar ist, durch Ausbilden leitfähiger Schichten auf oberen und unteren Flächen eines Chips, die jeweils einen Anschluss besitzen und durch Ausbilden von Elektrodenflächen auf denselben Seitenflächen der leitfähigen Schichten, wodurch die Zuverlässigkeit des Pakets verbessert wird. Darüber hinaus schafft die vorliegende Erfindung ein Verfahren zur Herstellung des verkleinerten Chippakets, bei dem der herkömmliche Verfahrensschritt des Draht-Bondings oder des Ausbildens eines Durchgangslochs entfallen können, wodurch der Herstellungsprozess vereinfacht wird und die Herstellungskosten reduziert werden. Obwohl die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung zum Zwecke der Darstellung offenbart wurden, ist es dem Fachmann klar, dass vielfältige Änderungen, Ergänzungen und Ersetzungen möglich sind, ohne den Schutzbereich der Erfindung zu verlassen, der durch die Patentansprüche definiert wird.
Claims (10)
- Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte: (i) Herstellen eines Wafers mit einer Mehrzahl von Chips, wobei jeder Chip einen Anschluss auf allen seinen oberen und unteren Flächen umfasst, (ii) Ausbilden von ersten und zweiten leitfähigen Schichten, jeweils ausgebildet auf den oberen und den unteren Flächen des Wafers; Ausbilden von Passivierungsschichten, die jeweils auf den ersten und den zweiten leitfähigen Schichten ausgebildet werden; (iii) erstes Zerteilen des Wafers in Chippakete, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird; (iv) Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; wobei die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, durch das erste Zerteilen des Wafers in Chippakete erhalten werden; (v) zweites Zerteilen der Chippakete in würfelförmige Paketeinheiten, wobei jede Paketeinheit einen Chip umfasst; und (vi) Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, werden durch das zweite Zerteilen des Wafers in würfelförmige Paketeinheiten erhalten.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass der Wafer in dem Schritt des ersten Zerteilens des Wafers in Chippakete entlang Anreißlinien in zwei Teile geschnitten wird.
- Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte: (i) Herstellen eines Wafers mit einer Mehrzahl von Chips, jeder Chip umfasst einen Anschluss auf allen seinen oberen und unteren Flächen; (ii) Ausbilden von ersten und zweiten leitfähigen Schichten, jeweils ausgebildet auf den oberen und den unteren Flächen des Wafers; und (iii) erstes Zerteilen des Wafers in Chippakete, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird; Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; wobei die Seitenflächen, die auf der Seitenfläche des Chippakets ausgebildet sind, durch das erste Zerteilen des Wafers in Chippakete werden erhalten; zweites Zerteilen der Chippakete in würfelförmige Paketeinheiten, wobei jede Paketeinheit einen Chip umfasst; und Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten; wobei die Seitenflächen, die auf der Seitenfläche ausgebildet sind, durch das zweite Zerteilen des Wafers in würfelförmige Paketeinheiten erhalten werden.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 3, dadurch gekennzeichnet, dass der Wafer in dem ersten Zerteilschritt in zwei Paketeinheiten würfelförmiger Einheiten geteilt wird.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass die leitfähigen Schichten durch ein galvanisches Verfahren ausgebildet werden.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass als leitfähige Schichten metallische Schichten, die Kupfer (Cu) enthalten, verwendet werden.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass als Elektrodenflächen metallische Schichten, die Gold (Au) enthalten, verwendet werden.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass die leitfähigen Schichten ausgebildet werden durch Ausbilden von Metallschichten mit einem galvanischen Verfahren und durch Aufbringen von wenigstens einer Kupferschicht auf jede metallische Schicht.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass die Elektrodenflächen durch ein galvanisches Verfahren ausgebildet werden.
- Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass eine Diode als Chip verwendet wird.
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---|---|---|---|---|
CN1735807A (zh) * | 2003-12-19 | 2006-02-15 | 成都夸常医学工业有限公司 | 芯片检测方法及相关装置 |
KR100816762B1 (ko) * | 2007-01-02 | 2008-03-25 | 삼성전자주식회사 | 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판 |
JP2008252058A (ja) * | 2007-03-08 | 2008-10-16 | Toshiba Corp | 半導体装置及びその製造方法 |
CN101685836B (zh) * | 2008-09-26 | 2012-05-30 | 宏齐科技股份有限公司 | 晶片级直立式的二极管封装结构的制作方法 |
US8053885B2 (en) * | 2009-01-12 | 2011-11-08 | Harvatek Corporation | Wafer level vertical diode package structure and method for making the same |
CN102117789B (zh) * | 2010-01-04 | 2013-12-04 | 三星半导体(中国)研究开发有限公司 | 半导体芯片封装结构及封装方法 |
TWI501363B (zh) * | 2014-01-10 | 2015-09-21 | Sfi Electronics Technology Inc | 一種小型化表面黏著型二極體封裝元件及其製法 |
CN103956250B (zh) * | 2014-05-13 | 2017-01-25 | 华为技术有限公司 | 表贴型平面磁性元件及模块 |
US10679965B2 (en) * | 2015-02-04 | 2020-06-09 | Zowie Technology Corporation | Semiconductor package structure with preferred heat dissipating efficacy without formation of short circuit |
TWI651830B (zh) * | 2015-02-17 | 2019-02-21 | 立昌先進科技股份有限公司 | 多功能小型化表面黏著型電子元件及其製法 |
US9728935B2 (en) * | 2015-06-05 | 2017-08-08 | Lumentum Operations Llc | Chip-scale package and semiconductor device assembly |
KR20180094345A (ko) | 2017-02-15 | 2018-08-23 | 주식회사 모다이노칩 | 칩 패키지 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11111742A (ja) * | 1997-09-30 | 1999-04-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH11243231A (ja) * | 1998-12-09 | 1999-09-07 | Sharp Corp | チップ部品型の発光ダイオード、並びにその実装構造及び実装方法 |
US6177719B1 (en) * | 1999-03-31 | 2001-01-23 | Chih-Kung Huang | Chip scale package of semiconductor |
EP1085561A1 (de) * | 1999-09-13 | 2001-03-21 | Siliconix Incorporated | Oberflächenmontiertes Gehäuse in Chip-Grösse für Halbleiterbauelement und Verfahren zu dessen Herstellung |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4021839A (en) * | 1975-10-16 | 1977-05-03 | Rca Corporation | Diode package |
JPS60198759A (ja) * | 1984-03-22 | 1985-10-08 | Toshiba Corp | リ−ドレス半導体素子 |
US5403729A (en) | 1992-05-27 | 1995-04-04 | Micro Technology Partners | Fabricating a semiconductor with an insulative coating |
JPH0927591A (ja) * | 1995-07-10 | 1997-01-28 | Hitachi Ltd | 半導体装置およびその製造方法ならびに実装方法 |
JP3405494B2 (ja) * | 1995-08-28 | 2003-05-12 | 株式会社日立製作所 | チップ型ダイオードモジュール |
US5994167A (en) * | 1997-05-21 | 1999-11-30 | Zowie Technology Corporation | Method of making a fiberglass reinforced resin plate |
KR100269540B1 (ko) | 1998-08-28 | 2000-10-16 | 윤종용 | 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 |
DE19944256C2 (de) * | 1999-09-15 | 2002-12-12 | Ernst Markart | Teststreifen und Meßgerät zu seiner Vermessung |
-
2002
- 2002-03-18 KR KR10-2002-0014570A patent/KR100461718B1/ko not_active IP Right Cessation
- 2002-12-27 US US10/329,572 patent/US20030174482A1/en not_active Abandoned
-
2003
- 2003-01-06 CN CNB031010091A patent/CN1282242C/zh not_active Expired - Fee Related
- 2003-01-08 JP JP2003002166A patent/JP3660663B2/ja not_active Expired - Fee Related
- 2003-01-17 DE DE10301510A patent/DE10301510B4/de not_active Expired - Fee Related
-
2004
- 2004-11-16 US US10/988,523 patent/US7176058B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11111742A (ja) * | 1997-09-30 | 1999-04-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH11243231A (ja) * | 1998-12-09 | 1999-09-07 | Sharp Corp | チップ部品型の発光ダイオード、並びにその実装構造及び実装方法 |
US6177719B1 (en) * | 1999-03-31 | 2001-01-23 | Chih-Kung Huang | Chip scale package of semiconductor |
EP1085561A1 (de) * | 1999-09-13 | 2001-03-21 | Siliconix Incorporated | Oberflächenmontiertes Gehäuse in Chip-Grösse für Halbleiterbauelement und Verfahren zu dessen Herstellung |
Also Published As
Publication number | Publication date |
---|---|
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DE10301510A1 (de) | 2003-10-16 |
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