DE19728183B4 - Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgrösse - Google Patents

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Abstract

Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgröße oder eines CSP, das umfaßt:
Bonden leitender Drähte (45) auf Bondinseln (43), die auf einer oberen Oberfläche eines Halbleiterchips (41) geformt sind;
Einbringen des Halbleiterchips (41) mit den so gebondeten leitenden Drähten (45) in einen Elektrolyseur (55), der eine Elektrolytlösung (50) enthält, auf eine Art und Weise, daß ein Ende jedes der leitenden Drähte (45) außerhalb der Elektrolytlösung (50) liegt;
Anbringen einer Galvanisierelektrode (60) an einer Innenwand des Elektrolyseurs (55), wobei die Galvanisierungselektrode (60) vollständig in die Elektrolytlösung (50) eingetaucht ist;
Anbringen einer leitenden Platte (65), die als gemeinsame Elektrode dient, an dem freiliegenden einen Ende jedes der leitenden Drähte (45); und
Verbinden der leitenden Platte (65) und der Außenwand des Elektrolyseurs (55) mit einer elektrischen Stromquelle (70) zur Durchführung einer Galvanisierung auf der Oberfläche der leitenden Drähte (45).

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgröße (im Folgenden als CSP bezeichnet) und besonders ein verbessertes Herstellungsverfahren für leitende Drähte eines CSP, bei dem leitende Drähte direkt auf Bondinseln, die auf einem Halbleiterchip geformt sind, gebondet werden.
  • Das Herstellungsverfahren für CSP nach dem Stand der Technik wird nun mit Bezug auf 1A bis 1F ausführlich beschrieben.
  • Als erstes wird, wie in 1A gezeigt, ein Halbleiterchip (11) (oder ein Wafer), auf dem eine Bondinsel (13) geformt ist, bereitgestellt, und eine Passivierungsschicht (15) wird auf der oberen Oberfläche des Halbleiterchips (11), außer auf der Bondinsel (13), geformt. Dann werden, wie in 1B gezeigt, eine aus TiW bestehende erste leitende Schicht (17) und eine aus Au bestehende zweite leitende Schicht (19) der Reihe nach durch ein Sputterverfahren auf der Bondinsel (13) und der Passivierungsschicht (15) abgeschieden. Wie in 1C gezeigt, wird ein Ende eines aus Gold (Au) bestehenden leitenden Drahts (21) auf die Oberfläche der auf der Bondinsel (13) geformten zweiten leitenden Schicht (19) gebondet, und dann wird der leitende Draht (21) so geschnitten, daß er als gerade oder gekrümmte Linie von 1 bis 2 mm Länge geformt wird. Die leitende Schicht (19) wird als gemeinsamer Anschluß verwendet, wenn ein späterer Galvanisierprozeß ausgeführt wird. Als nächstes wird, wie in 1D gezeigt, auf der zweiten leitenden Schicht (19) außer auf dem Teil, wo die Bondinsel (13) geformt ist, ein Fotolack (23) geformt. Dann wird, wie in 1E gezeigt, um die Stärke des leitenden Drahts (21) zu erhöhen, auf der Oberfläche des leitenden Drahts (21) eine Beschichtung mit Nickel (Ni) (25) durchgeführt, und dann wird, wie in 1F gezeigt, auf dem mit Nickel beschichteten Teil des leitenden Drahts (21) eine Beschichtung mit Gold (Au) (27) ausgeführt. Die Goldbeschichtung verbessert eine elektrische Lötverbindung zwischen dem leitenden Draht (21) und einer Leiterplatte (PCB), wenn das CSP auf der PCB angebracht wird, und verhindert Korrosion. Das Verfahren zum Beschichten mit Nickel und Gold verwendet Galvanisieren. Schließlich wird der Fotolack (23) entfernt und die erste und zweite leitende Schicht (17, 19) werden außer in dem Bereich, wo die Bondinsel (13) geformt ist, entfernt.
  • Das in Zusammenhang mit den 1A bis 1F beschriebene Herstellungsverfahren ist beispielsweise aus der WO 96/15459 A1 bekannt, wobei jedoch anstatt von zwei leitfähigen Schichten (17, 19) nur eine einzige leitfähige Schicht auf die Bondinsel (13) bzw. die Passivierungsschicht (15) aufgebracht wird.
  • Das herkömmliche Herstellungsverfahren für CSP erfordert ungünstigerweise einen sehr schwierigen und kostspieligen Prozeß wie Sputtern, Aufbringen von Fotolack und Ätzen, um die Stärke des leitenden Drahts (21) und die elektrische Lötverbindung zu verbessern und Korrosion zu verhindern.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist folglich ein Ziel der vorliegenden Erfindung, durch Verbessern eines Beschichtungsverfahrens eines leitenden Drahts des CSP ein einfacheres und kostengünstigeres Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgröße (CSP) bereitzustellen.
  • Um das obige Ziel zu erreichen, wird ein verbessertes Herstellungsverfahren für leitende Drähte eines CSP bereitgestellt, das enthält: Bonden leitender Drähte auf Bondinseln, die auf der oberen Oberfläche eines Halbleiterchips geformt sind, Einbringen der gesamten Struktur in einen Elektrolyseur, der eine Elektrolytlösung enthält, auf eine Art und Weise, daß ein Ende jedes leitenden Drahts außerhalb der Elektrolytlösung liegt, Anbringen einer Galvanisierelektrode an der inneren Wand des Elektrolyseurs, wobei die Galvanisierungselektrode vollständig in die Elektrolytlösung eingetaucht ist, Anbringen ei ner leitenden Platte, die dem freigelegten einen Ende jedes leitenden Drahts als gemeinsame Elektrode dient, und Verbinden der leitenden Platte und der Außenwand des Elektrolyseurs mit einer Stromquelle zur Durchführung einer Galvanisierung auf der Oberfläche der leitenden Drähte.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird aus der unten gegebenen ausführlichen Beschreibung und den beigefügten Zeichnungen, die nur der Darstellung dienen und somit die vorliegende Erfindung nicht beschränken, besser verständlich.
  • 1A bis 1F sind Schnittansichten in Längsrichtung, die ein Herstellungsverfahren für ein Halbleitergehäuse in Chipgröße (CSP) gemäß dem Stand der Technik zeigen; und
  • 2A bis 2E sind Schnittansichten in Längsrichtung, die ein Herstellungsverfahren für ein CSP gemäß der vorliegenden Erfindung zeigen.
    •
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Das Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgröße (CSP) gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen ausführlich beschrieben.
  • 2A bis 2E sind Schnittansichten in Längsrichtung, die die Herstellung eines CSP gemäß der vorliegenden Erfindung zeigen.
  • Zuerst werden, wie in 2A gezeigt, aus Gold (Au) bestehende leitende Drähte (45) jeweils auf eine Vielzahl von auf einem Halbleiterchip (41) geformten Bondinseln (43) gebondet.
  • Dann wird der sich ergebende Halbleiterchip (40) von 2A, wie in 2B gezeigt, in einen Elektrolyseur (55), der eine Elektrolytlösung (50) enthält, auf eine Art und Weise eingebracht, daß ein Ende jedes aus der Vielzahl von leitenden Drähten (45), die auf den Halbleiterchip (40) gebondet sind, außerhalb der Elektrolytlösung (50) liegt.
  • Dann wird, wie in 2C gezeigt, eine Galvanisierelektrode (60) wie beispielsweise eine Nickelelektrode (Ni) an der Innenwand des Elektrolyseurs (55) auf eine Art und Weise angebracht, daß die Elektrode (60) vollständig in die Elektrolytlösung (50) eingetaucht ist.
  • Dann wird, wie in 2D gezeigt, eine als gemeinsame Elektrode dienende leitende Platte (65) auf dem einen freiliegenden Ende jedes der leitenden Drähte (45) angebracht. Die leitende Platte (65) besteht vorzugsweise aus Kupfer (Cu).
  • Als nächstes werden, wie in 2E gezeigt, die leitende Platte (65) und die Außenwand des Elektrolyseurs (55) mit einer elektrischen Stromquelle (70) verbunden, um ein Galvanisieren durchzuführen. Das Material der in den Elektrolyseur (55) eingetauchten Elektrode (60), d.h. Nickel (Ni) wird ionisiert, und das ionisierte Nickel wird auf die Oberflächen der aus Gold (Au) bestehenden, zu beschichtenden leitenden Drähte (45) aufgebracht. Nach Abschluß der Beschichtung mit Nickel wird die Stromquelle (70) abgeschaltet und die Galvanisierelektrode (60) wird durch eine an der Innenwand des Elektrolyseurs (55) anzubringende Goldelektrode anstatt einer Nickelelektrode ersetzt, und dann wird die Stromquelle (70) wieder daran angeschlossen. Dann wird die Goldgalvanisierelektrode ionisiert und das ionisierte Gold wird auf die Oberfläche des auf der Oberfläche der zu beschichtenden leitenden Drähte (45) geformten Nickelfilms aufgebracht. Das bedeutet, durch Ersetzen des Elektrodenmaterials (60) können die Oberflächen der leitenden Drähte (45) mit einem Material beschichtet werden, das der Anwender benötigt.
  • Wie oben ausführlich beschrieben, kann gemäß dem Herstellungsverfahren für CSP gemäß der vorliegenden Erfindung durch Durchführung einer Galvanisierung auf der Oberfläche des Leiters unter Verwendung eines einfachen Systems aus Elektrolyseur, im Elektrolyseur enthaltener Elektrolytlösung und einer Elektrode, ein einfacherer und kostengünstigerer Galvanisierprozeß verwirklicht werden, um eine gewünschte CSP-Herstellung zu erhalten.
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung zum Zweck der Darstellung beschrieben wurden, werden Fachleute erkennen, daß verschiedene Modifikationen, Zusätze und Ersetzungen möglich sind, ohne vom Bereich und vom Geist der Erfindung abzuweichen, wie sie in den beigefügten Ansprüchen dargestellt ist.

Claims (6)

  1. Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgröße oder eines CSP, das umfaßt: Bonden leitender Drähte (45) auf Bondinseln (43), die auf einer oberen Oberfläche eines Halbleiterchips (41) geformt sind; Einbringen des Halbleiterchips (41) mit den so gebondeten leitenden Drähten (45) in einen Elektrolyseur (55), der eine Elektrolytlösung (50) enthält, auf eine Art und Weise, daß ein Ende jedes der leitenden Drähte (45) außerhalb der Elektrolytlösung (50) liegt; Anbringen einer Galvanisierelektrode (60) an einer Innenwand des Elektrolyseurs (55), wobei die Galvanisierungselektrode (60) vollständig in die Elektrolytlösung (50) eingetaucht ist; Anbringen einer leitenden Platte (65), die als gemeinsame Elektrode dient, an dem freiliegenden einen Ende jedes der leitenden Drähte (45); und Verbinden der leitenden Platte (65) und der Außenwand des Elektrolyseurs (55) mit einer elektrischen Stromquelle (70) zur Durchführung einer Galvanisierung auf der Oberfläche der leitenden Drähte (45).
  2. Verfahren nach Anspruch 1, bei dem die leitenden Drähte (45) aus Gold (Au) bestehen.
  3. Verfahren nach Anspruch 1, bei dem die Galvanisierelektrode (60) aus einem leitenden Material besteht.
  4. Verfahren nach Anspruch 1, bei dem die leitende Platte (65) aus Kupfer (Cu) besteht.
  5. Verfahren nach Anspruch 1, bei dem die Galvanisierelektrode (60) aus Nickel (Ni) besteht.
  6. Verfahren nach Anspruch 1, bei dem die Galvanisierelektrode (60) aus Gold (Au) besteht.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406939B1 (en) 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
SG75841A1 (en) 1998-05-02 2000-10-24 Eriston Invest Pte Ltd Flip chip assembly with via interconnection
SG78324A1 (en) 1998-12-17 2001-02-20 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips-in-via and plating
TW396462B (en) 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
TW444236B (en) 1998-12-17 2001-07-01 Charles Wen Chyang Lin Bumpless flip chip assembly with strips and via-fill
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
KR100338945B1 (ko) * 1999-12-13 2002-05-31 박종섭 웨이퍼 스케일 패키지 및 그 제조방법
KR20010068590A (ko) * 2000-01-07 2001-07-23 이수남 웨이퍼 레벨 패키지
US6402970B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6660626B1 (en) 2000-08-22 2003-12-09 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6551861B1 (en) 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6403460B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a semiconductor chip assembly
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6436734B1 (en) 2000-08-22 2002-08-20 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6562709B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6537851B1 (en) 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
JP4369348B2 (ja) * 2004-11-08 2009-11-18 新光電気工業株式会社 基板及びその製造方法
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
CN107946201B (zh) * 2017-12-19 2020-03-31 哈尔滨工业大学 一种基于局域电沉积的引线键合焊点结构的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459102A (en) * 1993-02-19 1995-10-17 Ngk Spark Plug Co., Ltd. Method of electroplating lead pins of integrated circuit package
US5476211A (en) * 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
WO1996015459A1 (en) * 1994-11-15 1996-05-23 Formfactor, Inc. Mounting spring elements on semiconductor devices, and wafer-level testing methodology

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3901785A (en) * 1972-05-09 1975-08-26 Antonina Vladimiro Buzhinskaya Apparatus for producing a metal band
EP0689241A2 (de) * 1991-10-17 1995-12-27 Fujitsu Limited Halter für Halbleiterteil
US5541447A (en) * 1992-04-22 1996-07-30 Yamaha Corporation Lead frame
US5529682A (en) * 1995-06-26 1996-06-25 Motorola, Inc. Method for making semiconductor devices having electroplated leads

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459102A (en) * 1993-02-19 1995-10-17 Ngk Spark Plug Co., Ltd. Method of electroplating lead pins of integrated circuit package
US5476211A (en) * 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
WO1996015459A1 (en) * 1994-11-15 1996-05-23 Formfactor, Inc. Mounting spring elements on semiconductor devices, and wafer-level testing methodology

Also Published As

Publication number Publication date
JPH10284533A (ja) 1998-10-23
DE19728183A1 (de) 1998-07-02
US5863816A (en) 1999-01-26
KR100214545B1 (ko) 1999-08-02
KR19980055816A (ko) 1998-09-25
JP2873954B2 (ja) 1999-03-24

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