DE102019105610A1 - Halbleitervorrichtung - Google Patents
Halbleitervorrichtung Download PDFInfo
- Publication number
- DE102019105610A1 DE102019105610A1 DE102019105610.1A DE102019105610A DE102019105610A1 DE 102019105610 A1 DE102019105610 A1 DE 102019105610A1 DE 102019105610 A DE102019105610 A DE 102019105610A DE 102019105610 A1 DE102019105610 A1 DE 102019105610A1
- Authority
- DE
- Germany
- Prior art keywords
- metal layer
- layer
- thickness
- metal
- passivation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
- H01L2224/03462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/0347—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/038—Post-treatment of the bonding area
- H01L2224/0382—Applying permanent coating, e.g. in-situ coating
- H01L2224/03825—Plating, e.g. electroplating, electroless plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05012—Shape in top view
- H01L2224/05015—Shape in top view being circular or elliptic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
- H01L2224/05017—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
- H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
- H01L2224/05019—Shape in side view being a non conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
- H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05109—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05116—Lead [Pb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05118—Zinc [Zn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05149—Manganese [Mn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05157—Cobalt [Co] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05164—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05169—Platinum [Pt] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05171—Chromium [Cr] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05176—Ruthenium [Ru] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05181—Tantalum [Ta] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/05193—Material with a principal constituent of the material being a solid not provided for in groups H01L2224/051 - H01L2224/05191, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05563—Only on parts of the surface of the internal layer
- H01L2224/05564—Only on the bonding interface of the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
- H01L2224/06182—On opposite sides of the body with specially adapted redistribution layers [RDL]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
Es wird eine Halbleitervorrichtung offenbart, die eine leitfähige Struktur (110) auf einem Substrat (10) umfasst, eine Passivierungsschicht (120) auf dem Substrat (10) und eine Öffnung (121), welche die leitfähige Struktur (110) teilweise freilegt, und eine Pad-Struktur (140) in der Öffnung (121) der Passivierungsschicht (120) umfasst, die mit der leitfähigen Struktur (110) verbunden ist. Die Pad-Struktur (140) umfasst eine erste Metallschicht (141), die die Öffnung (121) der Passivierungsschicht (120) füllt und eine größere Breite (W2) als diejenige der Öffnung (121) aufweist, und eine zweite Metallschicht (143) auf der ersten Metallschicht (141). Die erste Metallschicht (141) weist eine erste Dicke (T3) an einer Außenwand der ersten Metallschicht (141) auf, eine zweite Dicke (T2) auf einer oberen Oberfläche der Passivierungsschicht (120) und eine dritte Dicke (T1) auf einer oberen Oberfläche der leitfähigen Struktur (110). Die zweite Dicke (T2) ist größer als die erste Dicke (T3) und die dritte Dicke (T1) ist größer als die zweite Dicke (T2).
Description
- Querverweis auf verwandte Anmeldung
- Diese nicht-vorläufige US-Patentanmeldung beansprucht unter 35 U.S.C § 119 die Priorität der am 15. Juni 2018 beim koreanischen Amt für geistiges Eigentum eingereichten
koreanischen Patentanmeldung Nr. 10-2018-0069195 - Hintergrund
- Die vorliegenden beispielhaften Ausführungsformen betreffen eine Halbleitervorrichtung und insbesondere eine Halbleitervorrichtung, die eine feine Pad-Struktur umfasst.
- Ein Trend hin zu kompakter Größe erfordert, dass Verbindungsanschlüsse von Halbleitervorrichtungen in geringen Abständen angeordnet werden. Halbleitervorrichtungen können elektrische Verbindungsmuster aufweisen, wie beispielsweise Lötkugeln oder Lötbumps für elektrische Verbindungen mit anderen Halbleitervorrichtungen oder Platinen.
- Kurzfassung
- Einige beispielhafte Ausführungsformen des vorliegenden erfinderischen Konzepts sehen eine Halbleitervorrichtung mit einer Pad-Struktur vor, die mit einer externen elektronischen Vorrichtung verbunden ist.
- Der Gegenstand des vorliegenden erfinderischen Konzepts ist nicht auf den oben erwähnten beschränkt und andere Gegenstände, die oben nicht erwähnt wurden, gehen für den Fachmann aus der nachfolgenden Beschreibung deutlich hervor.
- Gemäß einiger beispielhafter Ausführungsformen des vorliegenden erfinderischen Konzepts kann eine Halbleitervorrichtung eine leitfähige Schicht, eine Passivierungsschicht und eine Pad-Struktur umfassen. Die leitfähige Struktur kann auf einem Substrat sein. Die Passivierungsschicht kann auf dem Substrat sein und eine Öffnung umfassen, welche die leitfähige Struktur teilweise freilegt. Die Pad-Struktur ist in der Öffnung der Passivierungsschicht und mit der leitfähigen Struktur verbunden. Die Pad-Struktur kann eine erste Metallschicht umfassen, welche die Öffnung der Passivierungsschicht füllt und eine größere Breite als eine Breite der Öffnung aufweist, und eine zweite Metallschicht auf der ersten Metallschicht umfassen. Die erste Metallschicht kann eine erste Dicke an einer Außenwand der ersten Metallschicht aufweisen, eine zweite Dicke auf einer oberen Oberfläche der Passivierungsschicht und eine dritte Dicke auf einer oberen Oberfläche der leitfähigen Struktur. Die zweite Dicke kann größer sein als die erste Dicke. Die dritte Dicke kann größer sein als die zweite Dicke.
- Gemäß einiger beispielhafter Ausführungsformen des vorliegenden erfinderischen Konzepts kann eine Halbleitervorrichtung eine leitfähige Struktur, eine Passivierungsschicht und eine Pad-Struktur umfassen. Die leitfähige Struktur ist auf einem Substrat. Die Passivierungsschicht ist auf dem Substrat und umfasst eine Öffnung, welche die leitfähige Struktur teilweise freilegt. Die Pad-Struktur ist in der Öffnung der Passivierungsschicht und ist mit der leitfähigen Struktur verbunden. Die Pad-Struktur kann eine erste Metallschicht umfassen, welche die Öffnung der Passivierungsschicht füllt, und eine zweite Metallschicht auf der ersten Metallschicht. Die erste Metallschicht kann einen mittleren Teil in und über der Öffnung der Passivierungsschicht umfassen; und einen Randteil auf der Passivierungsschicht. Eine obere Oberfläche der ersten Metallschicht kann sich auf einer höheren Höhe befinden sein als eine Höhe einer oberen Oberfläche der Passivierungsschicht. Der Randteil der ersten Metallschicht kann eine nach oben konvexe obere Oberfläche aufweisen.
- Gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte kann eine Halbleitervorrichtung eine leitfähige Struktur, eine Passivierungsschicht und eine Pad-Struktur umfassen. Die leitfähige Struktur ist auf einem Substrat. Die Passivierungsschicht ist auf dem Substrat und umfasst eine Öffnung, welche die leitfähige Struktur teilweise freilegt. Die Pad-Struktur ist in der Öffnung der Passivierungsschicht und mit der leitfähigen Struktur verbunden. Die Pad-Struktur kann eine erste Metallschicht umfassen, welche die Öffnung der Passivierungsschicht füllt, und eine zweite Metallschicht auf der ersten Metallschicht. Die erste Metallschicht kann einen mittleren Teil in der Öffnung und einen Randteil auf der Passivierungsschicht umfassen. Die erste Metallschicht kann eine obere Oberfläche auf einer höheren Höhe als eine Höhe einer oberen Oberfläche der Passivierungsschicht aufweisen. Die obere Oberfläche der ersten Metallschicht kann eine erste Krümmung an dem Randteil und eine zweite Krümmung an dem mittleren Teil aufweisen. Die zweite Krümmung kann sich von der ersten Krümmung unterscheiden.
- Details zu anderen beispielhaften Ausführungsformen sind in der Beschreibung und den Zeichnungen umfasst.
- Figurenliste
-
-
1A stellt eine Querschnittsansicht dar, die teilweise eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte zeigt. -
1B stellt eine vergrößerte Ansicht dar, die einen Abschnitt A aus1A zeigt. -
2 und3 stellen Querschnittsansichten dar, die teilweise eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte darstellen. -
4A stellt eine vereinfachte Draufsicht dar, die eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte zeigt. -
4B stellt eine vereinfachte Querschnittsansicht entlang einer LinieA-A' aus4A dar, die eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte zeigt. -
5 stellt eine Querschnittsansicht dar, die ein Halbleitergehäuse zeigt, das eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte umfasst. -
6 bis11 stellen Querschnittsansichten dar, die ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte darstellen. - DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
- Vorliegend wird eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte in Verbindung mit den beigefügten Zeichnungen erläutert.
- Wo in dieser Spezifikation in Verbindung mit einem numerischen Wert die Begriffe „circa“ oder „im Wesentlichen“ verwendet werden, ist gemeint, dass der zugehörige numerische Wert eine Toleranz von ±10 % um den genannten numerischen Wert umfasst. Der Ausdruck „bis zu“ umfasst Mengen von null bis zu der angegebenen Obergrenze und alle Werte dazwischen. Wo Bereiche angegeben werden umfasst der Bereich alle Werte dazwischen wie beispielsweise Inkremente von 0,1 %. Wenn die Ausdrücke „im Allgemeinen“ und „im Wesentlichen“ in Verbindung mit geometrischen Formen verwendet werden, ist ferner gemeint, dass die Genauigkeit der geometrischen Form nicht erforderlich ist, sondern dass bei der Form Spielraum im Rahmen der Offenbarung besteht.
-
1A stellt eine Querschnittsansicht dar, die teilweise eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte zeigt.1B stellt eine vergrößerte Ansicht dar, die einen AbschnittA aus1A zeigt. - In den
1A und1B kann eine Halbleitervorrichtung eine leitfähige Struktur110 auf einer unteren Struktur100 , eine Passivierungsschicht120 , welche die leitfähige Struktur110 bedeckt, und eine Pad-Struktur140 umfassen, die auf der Passivierungsschicht120 liegt und mit der leitfähigen Struktur110 verbunden ist. - Die untere Struktur
100 kann integrierte Halbleiterschaltungen auf einem Halbleitersubstrat, elektrische Leitungen und dielektrische Schichten umfassen, welche die integrierten Halbleiterschaltungen und die elektrischen Leitungen bedecken. - Die leitfähige Struktur
110 kann auf einer obersten dielektrischen Schicht angeordnet sein, welche die integrierten Halbleiterschaltungen bedeckt. Die leitfähige Struktur110 kann zum Beispiel Kupfer (Cu), Aluminium (Al), Nickel (Ni), Silber (Ag), Gold (Au), Platin (Pt), Zinn (Sn), Blei (Pb), Titan (Ti), Chrom (Cr), Palladium (Pd), Indium (In), Zink (Zn), Kohlenstoff (C) oder eine Legierung derselben umfassen. Die leitfähige Struktur110 kann eine Sperrschicht, eine Keimschicht und eine Metallschicht umfassen, die aufeinanderfolgend gestapelt sind. - Auf der unteren Struktur
100 kann die Passivierungsschicht120 die leitfähige Struktur110 bedecken und eine Öffnung aufweisen, welche die leitfähige Struktur110 teilweise freilegt. Eine Dicke T der Passivierungsschicht120 kann auf einer oberen Oberfläche der unteren Struktur100 größer sein als eine obere Oberfläche der leitfähigen Struktur110 . Alternativ kann die Passivierungsschicht120 eine im Wesentlichen einheitliche Dicke auf der unteren Struktur100 und der leitfähigen Struktur110 aufweisen. - Die Passivierungsschicht
120 kann zum Beispiel eine anorganische dielektrische Schicht wie beispielsweise eine Siliziumoxidschicht, eine Siliciumnitridschicht und eine Siliziumoxinitridschicht umfassen, oder eine Polyimid-basierte dielektrische Schicht wie beispielsweise eine lichtempfindliche Polyimidschicht (PSPI). - Die Pad-Struktur
140 kann auf der Passivierungsschicht120 angeordnet sein, während sie die Öffnung füllt. Die Pad-Struktur140 kann elektrisch mit der leitfähigen Struktur110 verbunden sein. Die Pad-Struktur140 kann eine größere BreiteW2 aufweisen als eine größte BreiteW1 der Öffnung. - Eine untere Metallstruktur
130 kann zwischen der Pad-Struktur140 und der leitfähigen Struktur110 angeordnet sein. Die untere Metallstruktur130 kann eine im Wesentlichen einheitliche Dicke aufweisen. Die untere Metallstruktur130 kann eine obere Oberfläche der leitfähigen Struktur110 bedecken, deren obere Oberfläche zu der Öffnung hin freiliegt, und auch eine Seitenwand der Öffnung und eine obere Oberfläche der Passivierungsschicht120 bedecken. Die untere Metallstruktur130 kann eine Metallsperrstruktur132 und eine Metallkeimstruktur134 umfassen, die aufeinanderfolgend gestapelt sind. Zum Beispiel kann die Metallsperrstruktur132 Titan, Titannitrid, Tantal, Tantalnitrid, Ruthenium, Kobalt, Mangan, Wolframnitrid, Nickel oder Nickelborid umfassen. Als weiteres Beispiel kann die Metallsperrstruktur132 eine Doppelschicht umfassen, die aus Titan und Titannitrid besteht, oder eine andere Mischschicht als die Doppelschicht. Die Metallkeimstruktur134 kann zum Beispiel Kupfer (Cu) umfassen. - Die Pad-Struktur
140 kann eine Seitenwand aufweisen, die vertikal nicht mit derjenigen der unteren Metallstruktur130 fluchtet, und eine Hinterschneidung kann zwischen der oberen Oberfläche der Passivierungsschicht120 und einer unteren Oberfläche der Pad-Struktur140 definiert sein. - In einigen beispielhaften Ausführungsformen kann die Pad-Struktur
140 eine erste Metallschicht141 , eine zweite Metallschicht143 und eine Abdeckmetallschicht145 umfassen, die aufeinanderfolgend auf der unteren Metallstruktur130 gestapelt sind. Die Pad-Struktur140 kann die Öffnung der Passivierungsschicht120 füllen und kann eine im Wesentlichen planare obere Oberfläche aufweisen. - Die erste Metallschicht
141 kann die Öffnung der Passivierungsschicht120 füllen und kann eine obere Oberfläche auf einer höheren Höhe als derjenigen der oberen Oberfläche der Passivierungsschicht120 aufweisen. Zum Beispiel kann die erste Metallschicht141 eine nicht planare obere Oberfläche aufweisen. Die erste Metallschicht141 kann eine zweite BreiteW2 aufweisen, die größer ist als die erste BreiteW1 der Öffnung der Passivierungsschicht120 . - Die erste Metallschicht
141 kann einen mittleren TeilP1 umfassen, der in und über der Öffnung der Passivierungsschicht120 angeordnet ist, und einen RandteilP2 , der auf der oberen Oberfläche der Passivierungsschicht120 angeordnet ist. Die erste Metallschicht141 kann im Wesentlichen säulenförmig sein und der RandteilP2 kann den mittleren TeilP1 umgeben. - Die erste Metallschicht
141 kann ein erstes Metallmaterial umfassen, zum Beispiel Kupfer (Cu) oder eine Kupferlegierung. In dieser Beschreibung kann mit Kupferlegierung Kupfer gemischt mit einer extrem geringen Menge von einem oder mehreren Elementen ausgewählt aus C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al und Zr gemeint sein. - Die erste Metallschicht
141 kann andere Korngrößen an dem mittleren TeilP1 und dem RandteilP2 aufweisen. In einigen beispielhaften Ausführungsformen kann die erste Metallschicht141 eine kleinere durchschnittliche Korngröße an dem RandteilP2 aufweisen als an dem mittleren TeilP1 . - Die erste Metallschicht
141 kann eine erste DickeT1 an dem mittleren TeilP1 und eine zweite DickeT2 an dem RandteilP2 aufweisen. Die erste DickeT1 ist eine minimale Dicke des mittleren TeilsP1 . Die zweite DickeT2 ist eine maximale Dicke des RandteilsP2 . Die erste DickeT1 kann größer sein als die DickeT der Passivierungsschicht120 auf der leitfähigen Struktur110 und die zweite DickeT2 kann kleiner sein als die DickeT der Passivierungsschicht120 auf der leitfähigen Struktur110 . Die zweite DickeT2 der ersten Metallschicht141 an dem RandteilP2 kann kleiner sein als die erste DickeT1 der ersten Metallschicht141 an dem mittleren TeilP1 . Die erste Metallschicht141 kann ferner eine dritte DickeT3 an einer Außenwand aufweisen, wobei die dritte DickeT3 kleiner ist als die zweite DickeT2 . Zum Beispiel kann die erste Metallschicht141 eine Dicke aufweisen, die von circa 1,0 bis 1,5 µm an dem RandteilP2 reicht und circa 3,0 bis 5,0 µm in dem mittleren TeilP1 . - Der mittlere Teil
P1 der ersten Metallschicht141 kann eine nach unten konvexe obere OberflächeS1 aufweisen und der RandteilP2 der ersten Metallschicht141 kann eine nach oben konvexe obere OberflächeS2 aufweisen. Zum Beispiel kann die erste Metallschicht141 eine Höhendifferenz zwischen der oberen OberflächeS1 in dem mittleren TeilP1 und der oberen OberflächeS2 an dem RandteilP2 aufweisen. Die obere OberflächeS1 kann an dem mittleren TeilP1 und die obere OberflächeS2 kann an dem RandteilP2 in zueinander entgegengesetzte Richtungen gekrümmt sein. Die obere OberflächeS1 kann an dem mittleren TeilP1 der ersten Metallschicht141 eine erste Krümmung aufweisen und die obere OberflächeS2 kann an dem RandteilP2 der ersten Metallschicht141 eine zweite Krümmung aufweisen, die sich von der ersten Krümmung unterscheidet. Die zweite Krümmung kann größer sein als die erste Krümmung. - In einigen beispielhaften Ausführungsformen kann die obere Oberfläche der ersten Metallschicht
141 eine obere HöheUL an dem RandteilP2 und eine untere HöheLL an dem mittleren TeilP1 aufweisen. Eine Differenz d1 zwischen der oberen HöheUL und der unteren HöheLL der oberen Oberfläche der ersten Metallschicht141 kann kleiner sein als die DickeT der Passivierungsschicht120 auf der leitfähigen Struktur110 . Die erste Metallschicht141 kann eine mittlere HöheML an der Außenwand derselben aufweisen, wobei sich die mittlere HöheML zwischen der oberen HöheUL und der unteren HöheLL befindet, und daher kann die obere Oberfläche der ersten Metallschicht141 die mittlere HöheML an dem RandteilP2 aufweisen. Eine Differenzd2 zwischen der mittleren HöheML und der unteren HöheUL kann kleiner sein als die Differenzd1 zwischen der oberen HöheUL und der unteren HöheLL . - Die zweite Metallschicht
143 kann eine untere Oberfläche aufweisen, die in Kontakt mit der oberen Oberfläche der ersten Metallschicht141 steht. In solchen Fällen kann die zweite Metallschicht143 eine nicht planare untere Oberfläche aufweisen. Die zweite Metallschicht143 kann eine im Wesentlichen planare obere Oberfläche aufweisen. Zum Beispiel kann die obere Oberfläche der zweiten Metallschicht143 planarer sein als die obere Oberfläche der ersten Metallschicht141 . - Die zweite Metallschicht
143 kann ein zweites Metallmaterial umfassen, das sich von dem ersten Metallmaterial der ersten Metallschicht141 unterscheidet. Die zweite Metallschicht143 kann zum Beispiel Nickel (Ni) umfassen. - Die zweite Metallschicht
143 kann an dem mittleren TeilP1 der ersten Metallschicht141 eine vierte Dicke Ta, oder größte Dicke, aufweisen und eine fünfte DickeTb , oder eine minimale Dicke, an dem RandteilP2 der ersten Metallschicht141 . Die minimale DickeTb der zweiten Metallschicht143 kann größer sein als die erste DickeT1 , die einer größten Dicke der ersten Metallschicht141 entspricht. Die zweite Metallschicht143 kann eine Dicke aufweisen, die von circa 3,0 bis 4,0 µm reicht. - Die zweite Metallschicht
143 kann eine dritte BreiteW3 aufweisen, die im Wesentlichen der zweiten BreiteW2 der ersten Metallschicht141 entspricht. Eine Außenwand der zweiten Metallschicht143 kann vertikal mit der Außenwand der ersten Metallschicht141 fluchten. - Die Abdeckmetallschicht
145 kann auf der oberen Oberfläche der zweiten Metallschicht143 angeordnet sein und kann ein drittes Metallmaterial umfassen, das sich von dem ersten und dem zweiten Metallmaterial von jeweils der ersten Metallschicht141 und der zweiten Metallschicht143 unterscheidet. Die Abdeckmetallschicht145 kann zum Beispiel Gold (Au) umfassen. - Die
2 und3 stellen Querschnittsansichten dar, die teilweise eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte darstellen. Die gleichen technischen Merkmale wie diejenigen der oben unter Bezugnahme auf die1A und1B erläuterten Ausführungsformen können der Kürze der Beschreibung halber ausgelassen werden. - In den
2 und3 kann die Pad-Struktur140 die erste Metallschicht141 , die zweite Metallschicht143 und die Abdeckmetallschicht145 umfassen, die aufeinanderfolgend gestapelt sind und, wie oben erläutert, kann die erste Metallschicht141 den mittleren TeilP1 umfassen, der in und über der Öffnung der Passivierungsschicht120 vorgesehen ist, und den RandteilP2 , der auf der oberen Oberfläche der Passivierungsschicht120 angeordnet ist. - Wie in
2 gezeigt kann der mittlere TeilP1 der ersten Metallschicht141 eine im Wesentlichen planare obere OberflächeS1 aufweisen und der RandteilP2 der ersten Metallschicht141 kann eine nach oben konvexe obere OberflächeS2 aufweisen, wobei die noch oben konvexe obere Oberfläche rund sein kann. Die dritte DickeT3 an der Außenwand der ersten Metallschicht141 kann kleiner sein als die zweite DickeT2 der ersten Metallschicht141 auf der Passivierungsschicht120 . - Wie in
3 gezeigt, kann sich die obere OberflächeS1 an dem mittleren TeilP1 der ersten Metallschicht141 auf einer gleichen Höhe oder niedrigeren Höhe als derjenigen der oberen Oberfläche der Passivierungsschicht120 befinden. Der RandteilP2 der ersten Metallschicht141 kann sich von dem ersten TeilP1 der ersten Metallschicht141 auf die obere Oberfläche der Passivierungsschicht120 erstrecken. -
4A stellt eine vereinfachte Draufsicht dar, die eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte zeigt.4B stellt eine vereinfachte Querschnittsansicht entlang einer LinieA-A' aus4A dar, die eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte zeigt. - In den
4A und4B kann eine Halbleitervorrichtung1000 eine untere Struktur100 , Umverdrahtungsmetallstrukturen110 , eine Passivierungsschicht120 , und Pad-Strukturen140 umfassen. Die untere Struktur100 kann ein Halbleitersubstrat10 , eine dielektrische Zwischenschicht20 , untere Verbindungs-Pads40 und externe Verbindungsanschlüsse50 umfassen. - Das Halbleitersubstrat
10 kann eine erste Oberfläche10a und eine zweite Oberfläche10b aufweisen, die einander zugewandt sind. Integrierte Halbleiterschaltungen15 können auf der ersten Oberfläche10a des Halbleitersubstrats10 angeordnet sein. Die integrierten Halbleiterschaltungen15 können zum Beispiel eine Speicherkomponente, eine Kernschaltungskomponente, eine Peripherieschaltungskomponente, eine Logikschaltungskomponente, eine Steuerschaltungskomponente oder eine Kombination aus denselben umfassen. - Die erste Oberfläche
10a des Halbleitersubstrats10 kann auf demselben so vorgesehen sein, dass die dielektrische Zwischenschicht20 die integrierten Halbleiterschaltungen15 bedeckt, und die dielektrische Zwischenschicht20 kann darin vorgesehen sein, wobei interne elektrische Leitungen22 elektrisch mit den integrierten Halbleiterschaltungen15 verbunden sind. Die dielektrische Zwischenschicht20 kann eine Struktur mit einer einzelnen Schicht oder eine Struktur mit mehreren Schichten aufweisen. - Die unteren Verbindungs-Pads
40 können auf einer unteren Oberfläche der Halbleitervorrichtung1000 platziert sein und die externen Verbindungsanschlüsse50 wie beispielsweise Lötkugeln können an den unteren Verbindungs-Pads40 befestigt sein. - Eine oder mehrere dielektrische Schichten
35 können auf der zweiten Oberfläche10b des Halbleitersubstrats10 angeordnet sein und die Umverdrahtungsmetallstrukturen110 können auf einer obersten Schicht der dielektrischen Schichten35 angeordnet sein. Die Umverdrahtungsmetallstrukturen110 können Kupfer (Cu), Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN), Gold (Au) oder eine Kombination aus denselben umfassen. - Die untere Struktur
100 kann Durchgangselektroden30 umfassen, die vertikal das Halbleitersubstrat10 durchdringen. Die Durchgangselektroden30 können säulenförmig sein und können die inneren elektrischen Leitungen22 , die auf der ersten Oberfläche10a des Halbleitersubstrats10 vorgesehen sind, mit den Umverdrahtungsmetallstrukturen110 , die auf der zweiten Oberfläche10b des Halbleitersubstrats10 vorgesehen sind, elektrisch verbinden. - Die Passivierungsschicht
120 kann die Umverdrahtungsmetallstrukturen110 auf der zweiten Oberfläche10b des Halbleitersubstrats10 bedecken. Die Passivierungsschicht120 kann, wie oben erläutert, Öffnungen umfassen, die teilweise leitfähige Strukturen freilegen, d. h., die Umverdrahtungsmetallstrukturen110 . - Die Pad-Strukturen
140 können in den Öffnungen der Passivierungsschicht120 vorgesehen sein. Jede der Pad-Strukturen140 kann eine erste Metallschicht141 umfassen, welche die Öffnung der Passivierungsschicht120 füllt, und auch eine zweite Metallschicht143 auf der ersten Metallschicht141 umfassen. Die Pad-Strukturen140 können im Wesentlichen planare obere Oberflächen aufweisen. -
5 stellt eine Querschnittsansicht dar, die ein Halbleitergehäuse zeigt, das eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte umfasst. - In
5 kann ein Halbleitergehäuse2000 ein Gehäusesubstrat200 , einen ersten Halbleiterchip100a , einen zweiten Halbleiterchip100b und eine Formschicht250 umfassen. - Das Gehäusesubstrat
200 kann zum Beispiel eine Platine, ein flexibles Substrat oder ein Bandsubstrat umfassen. Das Gehäusesubstrat200 kann eine elastische Platine sein, eine starre Platine und eine Kombination aus denselben, wobei jede Platine interne elektrische Leitungen umfasst, die darin ausgebildet sind. - Das Gehäusesubstrat
200 kann eine obere und eine untere Oberfläche aufweisen, die einander zugewandt sind, und kann Bondpads212 , externe Verbindungs-Pads214 und interne elektrische Leitungen222 umfassen. Die Bondpads212 können auf der oberen Oberfläche des Gehäusesubstrats200 platziert sein und die externen Verbindungs-Pads214 können auf der unteren Oberfläche des Gehäusesubstrats200 platziert sein. Die Bondpads212 können über die internen elektrischen Leitungen222 elektrisch mit den externen Verbindungs-Pads214 verbunden sein. Externe Verbindungsanschlüsse150 können an den externen Verbindungs-Pads214 befestigt sein. Die externen Verbindungsanschlüsse150 können so platziert sein, dass sie ein Ball Grid Array (BGA) bilden. - Der erste Halbleiterchip
100a und der zweite Halbleiterchip100b können auf dem Gehäusesubstrat200 gestapelt sein. Einer oder mehrere der ersten und zweiten Halbleiterchips100a und100b kann bzw. können eine Halbleitervorrichtung gemäß einiger Ausführungsformen der vorliegenden erfinderischen Konzepte sein und es können Pad-Strukturen140 wie oben erläutert auf seiner oberen und/oder unteren Oberfläche vorgesehen sein. - Sowohl der erste Halbleiterchip
100a als auch der zweite Halbleiterchip100b können Speicherchips oder Nicht-Speicherchips sein. Alternativ kann der erste Halbleiterchip100a ein Nicht-Speicherchip sein und der zweite Halbleiterchip100b kann ein Speicherchip sein. Der erste Halbleiterchip100a und der zweite Halbleiterchip100b kann die gleiche Größe oder unterschiedliche Größen aufweisen. - Der erste Halbleiterchip
100a kann ein Flip-Chip sein, der an das Gehäusesubstrat200 gebondet wird. Bei dem ersten Halbleiterchip100a kann auf seiner unteren Oberfläche untere Verbindungs-Pads102 vorgesehen sein und auf seiner oberen Oberfläche können die oben erläuterten Pad-Strukturen140 vorgesehen sein. - Die unteren Verbindungs-Pads
102 des ersten Halbleiterchips100a können über elektrische Verbindungsanschlüsse50a wie beispielsweise leitfähige Bumps oder Lötkugeln mit den Bondpads212 des Gehäusesubstrats200 gekoppelt sein. - Eine Passivierungsschicht (nicht gezeigt) kann auf dem ersten Halbleiterchip
100a vorgesehen sein und die Pad-Strukturen140 können in Öffnungen der Passivierungsschicht vorgesehen sein. Die Pad-Strukturen140 können über interne elektrische Leitungen und Durchgangselektroden in dem ersten Halbleiterchip100a elektrisch mit den unteren Verbindungs-Pads102 verbunden sein. Wie oben erläutert kann jede der Pad-Strukturen140 eine erste Metallschicht, welche die Öffnung der Passivierungsschicht füllt, und eine zweite Metallschicht auf der ersten Metallschicht umfassen. - Der zweite Halbleiterchip
100b kann untere Verbindungs-Pads102 auf der unteren Oberfläche desselben aufweisen, und kann durch elektrische Verbindungsanschlüsse50b wie beispielsweise leitfähige Bumps oder Lötkugeln mit den Pad-Strukturen140 des ersten Halbleiterchips100a verbunden sein. - Da die Pad-Strukturen
140 des ersten Halbleiterchips100a die im Wesentlichen planaren oberen Oberflächen aufweisen, kann in einigen beispielhaften Ausführungsformen verhindert werden, dass Kontaminierungssubstanzen zwischen den Pad-Strukturen140 und den Verbindungsanschlüssen50b verbleiben, wenn die Verbindungsanschlüsse50b , wie beispielsweise Lötkugeln, an den Pad-Strukturen140 des ersten Halbleiterchips100a befestigt werden. Folglich können eine strukturelle und elektrische Zuverlässigkeit zwischen den Pad-Strukturen140 und den Verbindungsanschlüssen50b verbessert werden. - <Herstellungsverfahren>
- Nachfolgend wird ein Herstellungsverfahren einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte unter Bezugnahme auf die
6 bis11 beschrieben. Die6 bis11 stellen Querschnittsansichten dar, die ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen der vorliegenden erfinderischen Konzepte darstellen. - In
6 kann eine leitfähige Struktur110 auf einer unteren Struktur100 ausgebildet werden. Obwohl nicht gezeigt, kann die untere Struktur100 ein Halbleitersubstrat umfassen, integrierte Halbleiterschaltungen auf dem Halbleitersubstrat, welche eine Speicherschaltung, eine Logikschaltung oder eine Kombination aus denselben umfassen, und gestapelte dielektrische Schichten umfassen, welche die integrierten Halbleiterschaltungen bedecken. - Die leitfähige Struktur
110 kann unter Verwendung eines Abscheidungsverfahrens, eines Strukturierungsprozesses, eines Elektroplattierungsprozesses oder eines stromlosen Abscheidens ausgebildet werden. Die leitfähige Struktur110 kann zum Beispiel Kupfer (Cu), Aluminium (Al), Nickel (Ni), Silber (Ag), Gold (Au), Platin (Pt), Zinn (Sn), Blei (Pb), Titan (Ti), Chrom (Cr), Palladium (Pd), Indium (In), Zink (Zn), Kohlenstoff (C) oder eine Legierung derselben umfassen. - Eine Passivierungsschicht
120 kann auf der unteren Struktur100 ausgebildet werden und so ausgebildet werden, dass sie eine Öffnung121 aufweist, die teilweise eine obere Oberfläche der leitfähigen Struktur110 freilegt. - Zum Beispiel wenn die Passivierungsschicht
120 ein Polyimid-basiertes Material ist oder dieses umfasst, wie beispielsweise lichtempfindliches Polyimid (PSPI), kann ein Rotationsbeschichtungsprozess durchgeführt werden, um die Passivierungsschicht120 abzulagern und ohne separat eine Fotolackschicht auszubilden kann ein Freilegungsprozess durchgeführt werden, um die Passivierungsschicht120 mit einer Struktur zu versehen, um die Öffnung121 auszubilden, welche die leitfähige Struktur110 teilweise freilegt. - Als weiteres Beispiel kann die Passivierungsschicht
120 aus einer Siliziumoxidschicht, einer Siliziumnitridschicht oder einer Siliziumoxynitridschicht ausgebildet werden. Eine Maskenstruktur (nicht gezeigt) kann auf der Passivierungsschicht120 ausgebildet werden und dann teilweise geätzt werden, um die Öffnung121 auszubilden, welche die leitfähige Struktur110 teilweise freilegt. - In
7 kann eine vorläufige untere Metallschicht131 und133 winkelgetreu auf einer Oberfläche der Passivierungsschicht120 abgelagert werden. Die vorläufige untere Metallschicht131 und133 kann auf der oberen Oberfläche der leitfähigen Struktur110 und auf der Oberfläche der Passivierungsschicht120 eine im Wesentlichen einheitliche Dicke aufweisen. - Die Ausbildung der vorläufigen unteren Metallschicht
131 und133 kann ein aufeinanderfolgendes Ablagern einer Metallsperrschicht131 und einer Metallkeimschicht133 umfassen. Die Metallsperrschicht131 und die Metallkeimschicht133 können unter Verwendung von physikalischer Gasphasenabscheidung (PVD), chemischer Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) ausgebildet werden. Zum Beispiel kann die Metallsperrschicht131 Titan, Titannitrid, Tantal, Tantalnitrid, Ruthenium, Kobalt, Mangan, Wolframnitrid, Nickel oder Nickelborid umfassen. Als weiteres Beispiel kann die Metallsperrschicht131 eine Doppelschicht, die aus Titan und Titannitrid besteht, oder eine andere Mischschicht als die Doppelschicht umfassen. Die Metallkeimschicht133 kann zum Beispiel Kupfer (Cu) umfassen. - Eine Maskenstruktur
MP mit einer Öffnung MP_O kann auf der vorläufigen unteren Metallschicht131 und133 ausgebildet sein. Die Öffnung MP_O der MaskenstrukturMP kann so ausgebildet sein, dass sie der Öffnung121 der Passivierungsschicht120 entspricht. Die Öffnung MP_O der MaskenstrukturMP kann eine maximale Breite haben, die größer ist als die der Öffnung121 der Passivierungsschicht120 und kann eine obere Oberfläche der Passivierungsschicht120 teilweise freilegen. - Die Ausbildung der Maskenstruktur
MP kann ein Beschichten einer Fotolackschicht (nicht gezeigt) und Verwenden eines fotolithografischen Prozesses, um die Fotolackschicht mit einer Struktur zu versehen, umfassen. - In
8 kann eine erste Metallschicht141 in und über der Öffnung MP_O der MaskenstrukturMP ausgebildet sein. Die erste Metallschicht141 kann ausgebildet werden, indem ein erster Elektroplattierungsprozess wie beispielsweise Elektroplattieren mit Gleichstrom oder mit Pulsstrom durchgeführt wird. - Die erste Metallschicht
141 kann aus einem Metallmaterial von einer Oberfläche der Metallkeimschicht133 ausgebildet werden, deren Oberfläche zu der Öffnung MP_O oder der MaskenstrukturMP hin freiliegt, und kann die Öffnung MP_O der MaskenstrukturMP teilweise füllen. Die erste Metallschicht141 , die von einem Boden der Öffnung MP_O aus ausgebildet ist, kann eine zylindrische Säulenform aufweisen, eine rechteckige Säulenform oder eine quadratische Säulenform. - Der erste Elektroplattierungsprozess kann eine Kupferbeschichtungslösung verwenden. Der Kupferbeschichtungslösung können Additive
A1 undA2 hinzugefügt werden, die eine Beschichtungsrate des Metallmaterials für jede Region in der Öffnung MP_O der MaskenstrukturMP steuern, wenn der erste Elektroplattierungsprozess durchgeführt wird. - Zum Beispiel wenn ein Substrat in einer Elektrolytlösung, die Kupferionen (Cu2+ oder Cu+) enthält, vorgesehen ist, und wenn eine Leistung an einem Zielobjekt (reinem Kupfer) angelegt wird, welches als Anode dient, und an einem Substrat, das als Kathode dient, können Kupferionen (Cu2+ oder Cu+), die von dem Zielobjekt ausgehen, durch die Elektrolytlösung zu dem Substrat hin migrieren und zur Ausbildung der ersten Metallschicht
141 auf der Metallkeimschicht133 führen. Eine Stromstärke für den ersten Elektroplattierungsprozess kann von einem Oberflächenprofil des Substrats abhängen, auf dem eine Beschichtung durchgeführt wird. - Wenn der erste Elektroplattierungsprozess durchgeführt wird, um die erste Metallschicht
141 auszubilden, kann das Metallmaterial von der Oberfläche der Metallkeimschicht133 wachsen und es kann zu einer Differenz in der Beschichtungsrate zwischen der Öffnung121 der Passivierungsschicht120 und einer Stelle neben einer Innenwand der Öffnung MP_O der MaskenstrukturMP kommen. - Zum Beispiel kann eine Elektrolytlösung, ein Beschleuniger
A1 und ein HemmstoffA2 in der Kupferbeschichtungslösung umfasst sein, die für den ersten Elektroplattierungsprozess verwendet wird, durch den die erste Metallschicht141 ausgebildet wird. Die Elektrolytlösung kann wasserlösliches Kupfersalz enthalten, der BeschleunigerA1 kann eine Kupferreduktionsreaktion beschleunigen und der HemmstoffA2 kann die Kupferreduktionsreaktion an einer Stelle lokal unterbinden, an der eine Ladungsdichte hoch ist. - Der Beschleuniger
A1 kann ein Material umfassen, dessen Molekulargewicht niedriger ist als dasjenige des HemmstoffesA2 und der HemmstoffA2 kann während einem Elektroplattierungsprozess elektrisch aufgeladen werden. Der BeschleunigerA1 kann zum Beispiel SPS (Bis-(3-Sulfopropyl)-Disulfid), MPSA (3-Mercapto-1-Propansulfon-säure) oder DPS (3-N ,N-Dimethylaminodithiocarbamoyl-1-Propansulfonsäure) umfassen. Der HemmstoffA2 kann zum Beispiel eine polymerbasierte organische Verbindung wie beispielsweise Polyethylenglycol (PEG) oder Polyethylenglycol-Polypropylenglycol-(PEG-PPG)-Copolymer umfassen. - Wenn der erste Elektroplattierungsprozess durchgeführt wird, kann eine Variation der Oberflächenform der Metallkeimschicht
133 eine Erhöhung der Stromdichte innerhalb der Öffnung121 der Passivierungsschicht120 einleiten. In solchen Fällen kann, wenn der erste Elektroplattierungsprozess durchgeführt wird, ein Stromfluss an einer mittleren Region anstelle an einer Randregion der Öffnung MP_O der MaskenstrukturMP konzentriert werden und folglich kann der BeschleunigerA1 mit niedrigem Molekulargewicht an der mittleren Region der Öffnung MP_O der MaskenstrukturMP angesammelt werden. Eine Beschichtungsrate der ersten Metallschicht141 kann dann an der mittleren Region der Öffnung MP_O der MaskenstrukturMP erhöht werden. Daher kann die Füllung des Metallmaterials an einem Inneren der Öffnung121 der Passivierungsschicht120 beginnen. - Wenn der erste Elektroplattierungsprozess durchgeführt wird, kann Strom an einer Eckregion zwischen der oberen Oberfläche der Passivierungsschicht
120 und der Innenwand der Öffnung MP_O der MaskenstrukturMP konzentriert werden und dementsprechend kann der HemmstoffA2 , der elektrische Ladungen und ein hohes Molekulargewicht aufweist, an der Eckregion der Öffnung MP_O der MaskenstrukturMP angesammelt werden. Die Beschichtungsrate der ersten Metallschicht141 kann dann an der Eckregion der Öffnung MP_O der MaskenstrukturMP reduziert werden. - Der Beschleuniger
A1 und der HemmstoffA2 können verursachen, dass die erste Metallschicht141 schneller auf der Metallkeimschicht133 in der Öffnung121 der Passivierungsschicht120 ausgebildet wird als auf der Metallkeimschicht133 auf der oberen Oberfläche der Passivierungsschicht120 . In solchen Fällen kann eine Dicke der ersten Metallschicht141 auf der oberen Oberfläche der Passivierungsschicht120 geringer sein als in und über der Öffnung121 der Passivierungsschicht120 . Daher kann eine Höhendifferenz einer oberen Oberfläche der ersten Metallschicht141 geringer sein als eine Dicke der Passivierungsschicht120 . - In dem ersten Elektroplattierungsprozess, der die erste Metallschicht
141 ausbildet, kann sowohl der BeschleunigerA1 als auch der HemmstoffA2 unterschiedliche Dichten haben, abhängig von Regionen in der Öffnung MP_O der MaskenstrukturMP und dementsprechend kann eine durchschnittliche Korngröße der ersten Metallschicht141 abhängig von den Regionen in der Öffnung MP_O der MaskenstrukturMP verändert werden. Zum Beispiel kann die durchschnittliche Korngröße der ersten Metallschicht141 an einer Region reduziert werden (z. B. der Randregion der Öffnung MP_O), wo der HemmstoffA2 eine hohe Dichte aufweist. - In
9 kann die Öffnung MP_O der MaskenstrukturMP teilweise mit der ersten Metallschicht141 gefüllt sein, die durch den ersten Elektroplattierungsprozess ausgebildet wird, und die erste Metallschicht141 kann eine obere Oberfläche auf einer höheren Höhe aufweisen als derjenigen der oberen Oberfläche der Passivierungsschicht120 . Da der HemmstoffA2 an der Eckregion zwischen der ersten Metallschicht141 und der Innenwand der Öffnung MP_O der MaskenstrukturMP konzentriert ist, kann die erste Metallschicht141 auf seiner oberen Oberfläche neben der Innenwand der Öffnung MP_O der MaskenstrukturMP nach oben konvex sein. Zum Beispiel wie oben unter Bezugnahme auf die1A und1B erläutert, kann die obere Oberfläche der ersten Metallschicht141 eine nach unten konvexe OberflächeS1 und eine nach oben konvexe OberflächeS2 umfassen. - Wie oben erläutert, kann eine Außenwand der ersten Metallschicht
141 die Innenwand der Öffnung MP_O der MaskenstrukturMP berühren und eine geringere Dicke aufweisen als diejenige der ersten Metallschicht141 auf der oberen Oberfläche der Passivierungsschicht120 . - In
10 kann ein zweiter Elektroplattierungsprozess durchgeführt werden, um eine zweite Metallschicht143 auf der ersten Metallschicht141 auszubilden. Elektroplattieren mit Gleichstrom oder Pulsstrom kann als zweiter Elektroplattierungsprozess verwendet werden und eine Nickelplattierungslösung kann für den zweiten Elektroplattierungsprozess verwendet werden. - Die Füllung der zweiten Metallschicht
143 kann auf der oberen Oberfläche der ersten Metallschicht141 beginnen. Da die Höhendifferenz der oberen Oberfläche der ersten Metallschicht141 kleiner ist als die Dicke der Passivierungsschicht120 , kann die zweite Metallschicht143 eine planarere obere Oberfläche aufweisen als die obere Oberfläche der ersten Metallschicht141 . Die zweite Metallschicht143 kann eine größere Dicke aufweisen als diejenige der ersten Metallschicht141 . - Ein dritter Elektroplattierungsprozess kann durchgeführt werden, um eine Abdeckmetallschicht
145 auf der zweiten Metallschicht143 auszubilden. Nachdem die Abdeckmetallschicht145 ausgebildet wurde, kann die MaskenstrukturMP wie in11 gezeigt entfernt werden. Wenn die MaskenstrukturMP auf einer Fotolackschicht ausgebildet ist, kann die MaskenstrukturMP durch einen Strippen-Prozess, der ein Veraschen und Reinigungsschritte umfasst, entfernt werden. Die Entfernung der MaskenstrukturMP kann Außenwände der ersten Metallschicht141 , der zweiten Metallschicht143 und der Abdeckmetallschicht145 freilegen und auch die Metallkeimschicht133 unter der MaskenstrukturMP freilegen. - Ein Ätzprozess kann auf der Metallkeimschicht
133 und der Metallsperrschicht131 durchgeführt werden und daher können eine Metallkeimstruktur134 und eine Metallsperrstruktur132 ausgebildet werden. Wenn die Metallkeimschicht133 und die Metallsperrschicht131 geätzt werden, kann eine Hinterschneidung zwischen der oberen Oberfläche der Passivierungsschicht120 und einer unteren Oberfläche der ersten Metallschicht141 ausgebildet werden. - Gemäß einiger Ausführungsformen der vorliegenden erfinderischen Konzepte kann eine Pad-Struktur, die elektrisch mit einer externen elektronischen Vorrichtung verbunden ist, eine im Wesentlichen planare obere Oberfläche aufweisen. Es ist dann möglicherweise möglich, das Auftreten von Verunreinigungen auf einer Oberfläche der Pad-Struktur zu reduzieren. Wenn eine Halbleitervorrichtung mit einer externen Vorrichtung über Lötkugeln oder Bumps, die auf der Oberfläche der Pad-Struktur befestigt sind, verbunden ist, kann dementsprechend die strukturelle und elektrische Verbindungszuverlässigkeit zwischen der Halbleitervorrichtung und der externen Vorrichtung verbessert werden.
- Obwohl die vorliegende Erfindung in Verbindung mit einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Konzepte, die in den beigefügten Zeichnungen dargestellt sind, beschrieben wurde, versteht es sich für den Fachmann, dass verschiedene Änderungen und Abwandlungen durchgeführt werden können, ohne von dem technischen Geist und essentiellen Merkmal der vorliegenden erfinderischen Konzepte abzuweichen. Für den Fachmann versteht es sich, dass verschiedene Ersetzungen, Abwandlungen und Veränderungen daran vorgenommen werden können, ohne von dem Umfang und Geist der erfinderischen Konzepte abzuweichen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- KR 1020180069195 [0001]
Claims (20)
- Halbleitervorrichtung, aufweisend: eine leitfähige Struktur (110) auf einem Substrat (10); eine Passivierungsschicht (120) auf dem Substrat (10), welche eine Öffnung (121) aufweist, die die leitfähige Struktur (110) teilweise freilegt; und eine Pad-Struktur (140) in der Öffnung (121) der Passivierungsschicht (120), welche mit der leitfähigen Struktur (110) verbunden ist, wobei die Pad-Struktur (140) eine erste Metallschicht (141) und eine zweite Metallschicht (143) umfasst, die erste Metallschicht (141) die Öffnung (121) der Passivierungsschicht (120) füllt, die erste Metallschicht (141) eine größere Breite (W2) aufweist als eine Breite (W1) der Öffnung (121), die zweite Metallschicht (143) auf der ersten Metallschicht (141) liegt, die erste Metallschicht (141) eine erste Dicke (T3) an einer Außenwand der ersten Metallschicht (141) aufweist, eine zweite Dicke (T2) auf einer oberen Oberfläche der Passivierungsschicht (120) und eine dritte Dicke (T1) auf einer oberen Oberfläche der leitfähigen Struktur (110) aufweist, wobei die zweite Dicke (T2) größer ist als die erste Dicke (T3) und die dritte Dicke (T1) größer ist als die zweite Dicke (T2).
- Halbleitervorrichtung nach
Anspruch 1 , wobei eine Dicke (T) der Passivierungsschicht (120) geringer ist als die dritte Dicke (T1). - Halbleitervorrichtung nach
Anspruch 1 , wobei die erste Metallschicht (141) einen mittleren Teil (P1) in und über der Öffnung (121) der Passivierungsschicht (120) sowie einen Randteil (P2) auf der Passivierungsschicht (120) umfasst, eine obere Oberfläche der ersten Metallschicht (141) eine obere Höhe (UL) an dem Randteil (P2) und eine untere Höhe (LL) an dem mittleren Teil (P1) aufweist, eine Differenz (d1) zwischen der oberen Höhe (UL) und der unteren Höhe (LL) geringer ist als eine Dicke (T) der Passivierungsschicht (120) auf der leitfähigen Struktur (110) und sich ein oberes Ende der Außenwand der ersten Metallschicht (141) zwischen der oberen Höhe (UL) und der unteren Höhe (LL) befindet. - Halbleitervorrichtung nach
Anspruch 1 , wobei die erste Metallschicht (141) Folgendes umfasst: einen mittleren Teil (P1) in und über der Öffnung (121) der Passivierungsschicht (120) und einen Randteil (P2) auf der Passivierungsschicht (120), wobei das Randteil (P2) der ersten Metallschicht (141) eine nach oben gerundete obere Oberfläche (S2) aufweist und die zweite Metallschicht (143) eine nicht planare untere Oberfläche, die mit einer Oberfläche der ersten Metallschicht (141) in Kontakt steht, sowie eine planare obere Oberfläche aufweist, wobei die zweite Metallschicht (143) eine größere Dicke (Ta) aufweist als die dritte Dicke (T1). - Halbleitervorrichtung nach
Anspruch 1 , wobei die erste Metallschicht (141) Folgendes umfasst: einen mittleren Teil (P1) in und über der Öffnung (121) der Passivierungsschicht (120) und einen Randteil (P2) auf der Passivierungsschicht (120), wobei die erste Metallschicht (141) ein Metallmaterial umfasst, dessen durchschnittliche Korngröße in dem Randteil (P2) kleiner ist als in dem mittleren Teil (P1). - Halbleitervorrichtung nach
Anspruch 1 , wobei die erste Metallschicht (141) ein erstes Metallmaterial umfasst und die zweite Metallschicht (143) ein zweites Metallmaterial umfasst, das sich von dem ersten Metallmaterial unterscheidet. - Halbleitervorrichtung nach
Anspruch 1 , wobei die Pad-Struktur (140) ferner Folgendes umfasst: eine Sperrstruktur zwischen der ersten Metallschicht (141) und der leitfähigen Struktur (110); und eine Keimstruktur (134) zwischen der Sperrstruktur (132) und der ersten Metallschicht (141). - Halbleitervorrichtung, aufweisend: eine leitfähige Struktur (110) auf einem Substrat (10); eine Passivierungsschicht (120) auf dem Substrat (10), wobei die Passivierungsschicht (120) eine Öffnung (121) umfasst, welche die leitfähige Struktur (110) teilweise freilegt; und eine Pad-Struktur (140) in und über der Öffnung (121) der Passivierungsschicht (120), welche mit der leitfähigen Struktur (110) verbunden ist, wobei die Pad-Struktur (140) eine erste Metallschicht (141) und eine zweite Metallschicht (143) umfasst, die erste Metallschicht (141) die Öffnung (121) der Passivierungsschicht (120) füllt, die zweite Metallschicht (143) auf der ersten Metallschicht (141) liegt, die erste Metallschicht (141) einen mittleren Teil (P1) in und über der Öffnung (121) der Passivierungsschicht (120) und einen Randteil (P2) auf der Passivierungsschicht (120) umfasst, sich eine obere Oberfläche der ersten Metallschicht (141) auf einer höheren Höhe befindet als eine Höhe einer oberen Oberfläche der Passivierungsschicht (120) und der Randteil (P2) der ersten Metallschicht (141) eine nach oben konvexe obere Oberfläche aufweist.
- Halbleitervorrichtung nach
Anspruch 8 , wobei die erste Metallschicht (141) eine größte Dicke in dem mittleren Teil (P1) aufweist und die größte Dicke größer ist als eine Dicke der Passivierungsschicht (120) auf der leitfähigen Struktur (110). - Halbleitervorrichtung nach
Anspruch 8 , wobei die erste Metallschicht (141) eine Höhendifferenz zwischen einer oberen Oberfläche des mittleren Teils (P1) und einer oberen Oberfläche des Randteils (P2) aufweist, eine obere Oberfläche der zweiten Metallschicht (143) eine planare obere Oberfläche hat und die zweite Metallschicht (143) eine erste Dicke (T1) in dem mittleren Teil (P1) der ersten Metallschicht (141) und eine zweite Dicke (T2) in dem Randteil (P2) der ersten Metallschicht (143) hat, wobei die zweite Dicke (T2) geringer ist als die erste Dicke (T3). - Halbleitervorrichtung nach
Anspruch 8 , wobei die obere Oberfläche der ersten Metallschicht (141) eine erste Krümmung in dem Randteil (P2) aufweist und eine zweite Krümmung in dem mittleren Teil (P1), wobei die zweite Krümmung geringer ist als die erste Krümmung. - Halbleitervorrichtung nach
Anspruch 8 , wobei der mittlere Teil (P1) der ersten Metallschicht (141) eine nach unten konvexe obere Oberfläche (S1) aufweist. - Halbleitervorrichtung nach
Anspruch 8 , wobei die erste Metallschicht (141) eine erste Dicke (T2) in dem Randteil (P2) und eine zweite Dicke (T1) in dem mittleren Teil (P1) aufweist, wobei die zweite Dicke (T1) größer ist als die erste Dicke (T2) und geringer ist als eine Dicke (Ta) der zweiten Metallschicht (143). - Halbleitervorrichtung nach
Anspruch 8 , wobei die erste Metallschicht (141) ein Metallmaterial umfasst, wobei eine durchschnittliche Korngröße des Metallmaterials in dem Randteil (P2) kleiner ist als in dem mittleren Teil (P1). - Halbleitervorrichtung nach
Anspruch 8 , wobei die Öffnung (121) der Passivierungsschicht (120) eine erste Breite (W1) aufweist, die erste Metallschicht (141) eine zweite Breite aufweist, die zweite Metallschicht (143) eine dritte Breite aufweist und sowohl die zweite als auch die dritte Breite größer ist als die erste Breite (W1). - Halbleitervorrichtung nach
Anspruch 8 , wobei eine größte Breite der ersten Metallschicht gleich einer größten Breite der zweiten Metallschicht ist. - Halbleitervorrichtung, aufweisend: eine leitfähige Struktur (110) auf einem Substrat (10); eine Passivierungsschicht (120) auf dem Substrat (10), welche eine Öffnung (121) umfasst, die die leitfähige Struktur (110) teilweise freilegt; und eine Pad-Struktur (140) in der Öffnung (121) der Passivierungsschicht (120), welche mit der leitfähigen Struktur (110) verbunden ist, wobei die Pad-Struktur (140) eine erste Metallschicht (141) und eine zweite Metallschicht (143) umfasst, die erste Metallschicht (141) die Öffnung (121) der Passivierungsschicht (120) füllt, die zweite Metallschicht (143) auf der ersten Metallschicht (141) liegt, die erste Metallschicht (141) einen mittleren Teil (P1) in und über der Öffnung (121) und einen Randteil (P2) auf der Passivierungsschicht (120) umfasst, die erste Metallschicht (141) eine obere Oberfläche auf einer höheren Höhe (UL) aufweist als eine Höhe einer oberen Oberfläche der Passivierungsschicht (120), die obere Oberfläche der ersten Metallschicht (141) eine erste Krümmung in dem Randteil (P2) und eine zweite Krümmung in dem mittleren Teil (P1) aufweist, wobei sich die zweite Krümmung von der ersten Krümmung unterscheidet.
- Halbleitervorrichtung nach
Anspruch 17 , wobei die obere Oberfläche der ersten Metallschicht (141) eine Höhendifferenz zwischen dem mittleren Teil (P1) und dem Kantenteil (P2) aufweist, die Höhendifferenz geringer ist als eine Dicke der Passivierungsschicht (120) auf einer oberen Oberfläche der leitfähigen Struktur (110) und die obere Oberfläche der ersten Metallschicht (141) in dem Randteil (P2) nach oben konvex und in dem mittleren Teil (P1) nach unten konvex ist. - Halbleitervorrichtung nach
Anspruch 17 , wobei die erste Metallschicht (141) ein Metallmaterial umfasst, wobei eine durchschnittliche Korngröße des Metallmaterials in dem Randteil (P2) kleiner ist als in dem mittleren Teil (P1). - Halbleitervorrichtung nach
Anspruch 17 , wobei die erste und zweite Metallschicht (141, 143) voneinander unterschiedliche Metallmaterialien umfassen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180069195A KR20190142102A (ko) | 2018-06-15 | 2018-06-15 | 반도체 장치 |
KR10-2018-0069195 | 2018-06-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102019105610A1 true DE102019105610A1 (de) | 2019-12-19 |
Family
ID=68724782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102019105610.1A Pending DE102019105610A1 (de) | 2018-06-15 | 2019-03-06 | Halbleitervorrichtung |
Country Status (5)
Country | Link |
---|---|
US (3) | US11004814B2 (de) |
KR (1) | KR20190142102A (de) |
CN (1) | CN110610913A (de) |
DE (1) | DE102019105610A1 (de) |
TW (1) | TWI808192B (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102624169B1 (ko) | 2019-06-24 | 2024-01-12 | 삼성전자주식회사 | 반도체 소자 및 이를 포함하는 반도체 패키지 |
DE102020135088A1 (de) * | 2020-03-27 | 2021-09-30 | Samsung Electronics Co., Ltd. | Halbleitervorrichtung |
US11322458B2 (en) * | 2020-04-27 | 2022-05-03 | Nanya Technology Corporation | Semiconductor structure including a first substrate and a second substrate and a buffer structure in the second substrate |
US20220199464A1 (en) * | 2020-12-21 | 2022-06-23 | Infineon Technologies Ag | Semiconductor device protection |
TWI774218B (zh) * | 2021-01-28 | 2022-08-11 | 欣興電子股份有限公司 | 金屬凸塊結構及其製作方法與驅動基板 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180069195A (ko) | 2016-12-14 | 2018-06-25 | 현대자동차주식회사 | 브라켓 일체형 이중구조 도어 임팩트빔, 그 제조장치 및 제조방법. |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2943805B1 (ja) | 1998-09-17 | 1999-08-30 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US8232655B2 (en) | 2008-01-03 | 2012-07-31 | International Business Machines Corporation | Bump pad metallurgy employing an electrolytic Cu / electorlytic Ni / electrolytic Cu stack |
US8258055B2 (en) | 2010-07-08 | 2012-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor die |
US9230934B2 (en) | 2013-03-15 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Surface treatment in electroless process for adhesion enhancement |
US8937009B2 (en) | 2013-04-25 | 2015-01-20 | International Business Machines Corporation | Far back end of the line metallization method and structures |
US9406629B2 (en) | 2014-10-15 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package structure and manufacturing method thereof |
TWI649848B (zh) | 2014-12-26 | 2019-02-01 | 聯華電子股份有限公司 | 具有凸塊下層金屬的半導體結構及其製作方法 |
US9738516B2 (en) | 2015-04-29 | 2017-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure to reduce backside silicon damage |
US9583451B2 (en) | 2015-06-19 | 2017-02-28 | International Business Machines Corporation | Conductive pillar shaped for solder confinement |
US10643965B2 (en) | 2016-05-25 | 2020-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of forming a joint assembly |
-
2018
- 2018-06-15 KR KR1020180069195A patent/KR20190142102A/ko active IP Right Grant
-
2019
- 2019-01-10 US US16/244,304 patent/US11004814B2/en active Active
- 2019-03-06 DE DE102019105610.1A patent/DE102019105610A1/de active Pending
- 2019-06-10 TW TW108119858A patent/TWI808192B/zh active
- 2019-06-13 CN CN201910508897.1A patent/CN110610913A/zh active Pending
-
2021
- 2021-04-13 US US17/229,023 patent/US11581279B2/en active Active
-
2023
- 2023-02-13 US US18/168,038 patent/US20230187393A1/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180069195A (ko) | 2016-12-14 | 2018-06-25 | 현대자동차주식회사 | 브라켓 일체형 이중구조 도어 임팩트빔, 그 제조장치 및 제조방법. |
Also Published As
Publication number | Publication date |
---|---|
US11004814B2 (en) | 2021-05-11 |
US20210233879A1 (en) | 2021-07-29 |
CN110610913A (zh) | 2019-12-24 |
US11581279B2 (en) | 2023-02-14 |
TW202002172A (zh) | 2020-01-01 |
KR20190142102A (ko) | 2019-12-26 |
US20230187393A1 (en) | 2023-06-15 |
US20190385964A1 (en) | 2019-12-19 |
TWI808192B (zh) | 2023-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102019105610A1 (de) | Halbleitervorrichtung | |
DE19728183B4 (de) | Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgrösse | |
DE102006044691B4 (de) | Verfahren zum Herstellen einer Anschlussleitstruktur eines Bauelements | |
DE102014019978B3 (de) | Bridge-verbindung mit geschichteten verbindungsstrukturen | |
DE102011056315B4 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE102008047916B4 (de) | Halbleiterbauelement mit Mehrfachschichtmetallisierung und dazugehöriges Verfahren | |
DE102013104721A1 (de) | System und Verfahren für einen verbesserten Anschluss mit geringem Mittenabstand | |
DE4446881A1 (de) | Durchgangsloch und Herstellungsverfahren eines Durchgangslochs | |
DE112010003936T5 (de) | Halbleitereinheit mit einem Kupferanschluss | |
DE102006036798B4 (de) | Elektronisches Bauteil und Verfahren zum Herstellen | |
DE1614928A1 (de) | Verfahren zur Kontaktierung von Halbleiter-Bauelementen | |
DE102011054120A1 (de) | Halbleiter-struktur und verfahren zu deren herstellung | |
DE10110453A1 (de) | Verfahren zum Montieren eines Halbleiterchips auf einem Substrat und auf einem Substrat montierbarer Halbleiterbaustein | |
DE112016007578T5 (de) | Verbindungstruktur für einen gestapelten Die in einem mikroelektronischen Bauelement | |
DE112006003861B4 (de) | Halbleiterbaugruppe und Verfahren zur Herstellung einer Halbleiterbaugruppe | |
DE102020108851A1 (de) | Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses | |
DE102013108986B4 (de) | Anschlussstruktur sowie Halbleiterelement und Modulsubstrat mit einer solchen Anschlussstruktur | |
DE112020004228T5 (de) | Bilden einer bump-struktur | |
DE102007009912B4 (de) | Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema | |
EP0152557B1 (de) | Halbleiterbauelement mit höckerartigen, metallischen Anschlusskontakten und Mehrlagenverdrahtung | |
DE102012107876A1 (de) | Trägerplatte, Vorrichtung mit Trägerplatte sowie Verfahren zur Herstellung einer Trägerplatte | |
DE102012113012A1 (de) | Elektronische Vorrichtung und Verfahren zum Herstellen einer elektronischen Vorrichtung | |
DE10239081B4 (de) | Verfahren zur Herstellung einer Halbleitereinrichtung | |
DE102006060205B3 (de) | Verfahren zur Herstellung von Durchkontaktierungen und Leiterbahnen | |
DE102012103157A1 (de) | Halbleitervorrichtung und Bonddraht |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication |