KR20190142102A - 반도체 장치 - Google Patents

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KR20190142102A
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    • H01L2224/05124—Aluminium [Al] as principal constituent
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    • H01L2224/05139—Silver [Ag] as principal constituent
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    • H01L2224/05144—Gold [Au] as principal constituent
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    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05149—Manganese [Mn] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/05171—Chromium [Cr] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에 배치된 도전 패턴; 상기 기판 상에 배치되며 상기 도전 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층; 및 상기 패시베이션층의 상기 오프닝 내에 제공되어 상기 도전 패턴과 연결되는 패드 구조체를 포함하되, 상기 패드 구조체는 상기 패시베이션층의 상기 오프닝을 채우며, 상기 오프닝의 폭보다 큰 폭을 갖는 제 1 금속층; 및 상기 제 1 금속층 상의 제 2 금속층을 포함할 수 있다. 여기서, 상기 제 1 금속층은 외측벽에서 제 1 두께를 갖고, 상기 패시베이션층의 상면에서 제 1 두께보다 큰 제 2 두께를 가지며, 상기 도전 패턴의 상면에서 상기 제 2 두께보다 큰 제 3 두께를 가질 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 미세 패드 구조체를 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 소형화됨에 따라 미세 피치의 연결 단자를 가지는 반도체 장치가 요구된다. 또한, 반도체 장치는 다른 반도체 장치 또는 인쇄회로기판과 전기적으로 연결되기 위해 솔더 볼이나 범프와 같은 전기적 연결 구조를 가질 수 있다. 따라서, 보다 안정적인 전기적 연결을 구현할 수 있는 반도체 장치의 전기적 연결 구조가 요구된다.
본원 발명이 해결하고자 하는 과제는 외부 전자 장치와 연결되는 패드 구조체를 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 배치된 도전 패턴; 상기 기판 상에 배치되며 상기 도전 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층; 및 상기 패시베이션층의 상기 오프닝 내에 제공되어 상기 도전 패턴과 연결되는 패드 구조체를 포함하되, 상기 패드 구조체는 상기 패시베이션층의 상기 오프닝을 채우며, 상기 오프닝의 폭보다 큰 폭을 갖는 제 1 금속층; 및 상기 제 1 금속층 상의 제 2 금속층을 포함할 수 있다. 여기서, 상기 제 1 금속층은 외측벽에서 제 1 두께를 갖고, 상기 패시베이션층의 상면에서 제 1 두께보다 큰 제 2 두께를 가지며, 상기 도전 패턴의 상면에서 상기 제 2 두께보다 큰 제 3 두께를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 배치된 도전 패턴; 상기 기판 상에 배치되며 상기 도전 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층; 및 상기 패시베이션층의 상기 오프닝 내에 제공되어 상기 도전 패턴과 연결되는 패드 구조체를 포함하되, 상기 패드 구조체는 상기 패시베이션층의 상기 오프닝을 채우는 제 1 금속층; 및 상기 제 1 금속층 상의 제 2 금속층을 포함할 수 있다. 여기서, 상기 제 1 금속층은 상기 패시베이션층의 상기 오프닝 내에 중심 부분 및 상기 패시베이션층 상에 에지 부분을 포함하고, 상기 제 1 금속층의 상면은 상기 패시베이션층의 상면보다 높은 레벨에 위치할 수 있으며, 상기 제 1 금속층의 상기 에지 부분은 위로 볼록한 상면을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 배치된 도전 패턴; 상기 기판 상에 배치되며 상기 도전 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층; 및 상기 패시베이션층의 상기 오프닝 내에 제공되어 상기 도전 패턴과 연결되는 패드 구조체를 포함하되, 상기 패드 구조체는 상기 패시베이션층의 상기 오프닝을 채우는 제 1 금속층; 및 상기 제 1 금속층 상의 제 2 금속층을 포함하되, 상기 제 1 금속층은 상기 오프닝 내의 중심 부분 및 상기 패시베이션층 상의 에지 부분을 포함할 수 있다. 여기서, 상기 제 1 금속층은 상기 패시베이션층의 상면보다 높은 레벨에서 상면을 갖되, 상기 제 1 금속층의 상면은 상기 에지 부분에서 제 1 곡률을 갖고, 상기 중심 부분에서 상기 제 1 곡률과 다른 제 2 곡률을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 외부 전자 장치와의 전기적으로 연결되는 패드 구조체가 실질적으로 평탄한 상면을 가질 수 있다. 그러므로, 패드 구조체의 표면에 불순물들이 존재하는 것을 줄일 수 있다. 따라서, 패드 구조체 표면에 솔더를 부착하여 반도체 장치를 외부장치와 연결할 때, 반도체 장치와 외부 전자 장치 간의 구조적 및 전기적 연결 신뢰성이 보다 향상될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다.
도 1b는 도 1a의 'A' 부분의 확대도이다.
도 2 및 도 3은 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4b는 본 발명의 실시예들에 따라 도 4a를 I-I’ 선을 따라 자른 반도체 장치의 개략적인 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 나타내는 단면도이다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대해 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다. 도 1b는 도 1a의 A 부분의 확대도이다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 하부막 구조체(100) 상의 도전 패턴(110), 도전 패턴(110)을 덮는 패시베이션층(120), 패시베이션층(120) 상에 배치되며 도전 패턴(110)과 연결되는 패드 구조체(140)를 포함할 수 있다.
하부막 구조체(100)는 반도체 기판 상에 집적된 반도체 집적 회로들, 배선들, 및 반도체 집적회로들 및 배선들을 덮는 절연막들을 포함할 수 있다.
도전 패턴(110)은 반도체 집적 회로를 덮는 최상층 절연막 상에 배치될 수 있다. 도전 패턴(110)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 일 예로, 도전 패턴(110)은 차례로 적층된 배리어막, 씨드막, 및 금속막을 포함할 수 있다.
패시베이션층(120)은 하부막 구조체(100) 상에서 도전 패턴(110)을 덮을 수 있으며, 도전 패턴(110)의 일부를 노출시키는 오프닝을 가질 수 있다. 하부막 구조체(100) 상면에서 패시베이션층(120)의 두께(T)는 도전 패턴(110)의 상면에서 패시베이션층(120)의 두께보다 클 수 있다. 이와 달리, 패시베이션층(120)은 하부막 구조체(100) 및 도전 패턴(110) 상에서 실질적으로 균일한 두께를 가질 수도 있다.
패시베이션층(120)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 및/또는 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 고분자 절연막을 포함할 수 있다.
패드 구조체(140)는 오프닝을 채우며 패시베이션층(120) 상에 배치될 수 있다. 패드 구조체(140)는 도전 패턴(110)과 전기적으로 연결될 수 있다. 패드 구조체(140)의 최대 폭(W2)은 오프닝의 최대 폭(W1)보다 클 수 있다.
패드 구조체(140)와 도전 패턴(110) 사이에 하부 금속 패턴(130)이 배치될 수 있다. 하부 금속 패턴(130)은 실질적으로 균일한 두께를 가질 수 있으며, 오프닝 내에 노출된 도전 패턴(110)의 상면, 오프닝의 측벽 및 패시베이션층(120)의 상면 일부를 덮을 수 있다. 하부 금속 패턴(130)은 차례로 적층된 금속 배리어 패턴(132) 및 금속 씨드 패턴(134)을 포함할 수 있다. 금속 배리어 패턴(132)은, 예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물과 같은 이중막 또는 이중막과 다른 형태의 혼합막을 포함할 수 있다. 금속 씨드 패턴(134)은 예를 들어, 구리(Cu)를 포함할 수 있다.
패드 구조체(140)의 측벽과 하부 금속 패턴(130)의 측벽은 수직적으로 오정렬될 수 있으며, 패시베이션층(120)의 상면과 패드 구조체(140)의 바닥면 사이에 언더 컷 영역이 정의될 수도 있다.
실시예들에 따르면, 패드 구조체(140)는 하부 금속 패턴(130) 상에 차례로 적층된 제 1 금속층(141), 제 2 금속층(143), 및 캡핑 금속층(145)을 포함할 수 있다. 패드 구조체(140)는 패시베이션층(120)의 오프닝을 채울 수 있으며, 실질적으로 평탄한(planar) 상면을 가질 수 있다.
제 1 금속층(141)은 패시베이션층(120)의 오프닝을 채울 수 있으며, 패시베이션층(120)의 상면보다 높은 레벨에서 상면을 가질 수 있다. 실시예들에서 제 1 금속층(141)은 비평탄한(non-planar) 상면을 가질 수 있다. 제 1 금속층(141)은 패시베이션층(120)의 오프닝의 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다.
보다 상세하게, 제 1 금속층(141)은 패시베이션층(120)의 오프닝 내에 배치되는 중심 부분(P1) 및 패시베이션층(120)의 상면 상에 배치되는 에지 부분(P2)을 포함할 수 있다. 제 1 금속층(141)은 실질적으로 필라(pillar) 형태를 가질 수 있으며, 에지 부분(P2)이 중심 부분(P1)을 둘러쌀 수 있다.
제 1 금속층(141)은 제 1 금속 물질로 이루어질 수 있으며, 예를 들어, 구리(Cu) 또는 구리 합금을 포함할 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼합된 것을 의미한다.
일 예에서, 제 1 금속층(141)은 에지 부분(P2)과 중심 부분(P1)에서 서로 다른 평균 그레인(grain) 사이즈를 가질 수 있다. 실시예들에서, 제 1 금속층(141)의 에지 부분(P2)에서 평균 그레인 사이즈가 중심 부분(P1)에서 평균 그레인 사이즈보다 작을 수 있다.
제 1 금속층(141)은 중심 부분(P1)에서 제 1 두께(T1)를 가질 수 있으며, 에지 부분(P2)에서 제 1 두께(T1)보다 작은 제 2 두께(T2)를 가질 수 있다. 여기서, 제 1 두께(T1)은 도전 패턴(110) 상에서 패시베이션층(120)의 두께(T)보다 클 수 있으며, 제 2 두께(T2)는 도전 패턴(110) 상에서 패시베이션층(120)의 두께(T)보다 작을 수 있다. 또한, 에지 부분(P2)에서 제 1 금속층(141)의 제 2 두께(T2)는 중심 부분(P1)에서 제 1 금속층(141)의 제 1 두께(T1)보다 작을 수 있다. 이에 더하여, 제 1 금속층(141)은 외측벽에서 제 2 두께(T2)보다 작은 제 3 두께(T3)를 가질 수 있다. 일 예로, 제 1 금속층(141)은 에지 부분(P2)에서 약 1.0 내지 1.5 ㎛의 두께 범위를 가질 수 있으며, 중심 부분(P1)에서 약 3.0 내지 5.0 ㎛의 두께 범위를 가질 수 있다.
제 1 금속층(141)의 중심 부분(P1)은 아래로 볼록한 상면(S1)을 가질 수 있으며, 에지 부분(P2)은 위로 볼록한 상면(S2)을 가질 수 있다. 즉, 제 1 금속층(141)은 중심 부분(P1)의 상면(S1)과 에지 부분(P2)의 상면(S2) 사이에 레벨 차이를 가질 수 있다. 중심 부분(P1)의 상면(S1)과 에지 부분(P2)의 상면(S2)은 서로 반대 방향으로 휘어질 수 있다. 제 1 금속층(141)의 제 1 금속층(141)의 중심 부분(P1)에서 상면(S1)은 제 1 곡률(curvature)을 가질 수 있으며, 에지 부분(P2)에서 상면(S2)은 제 1 곡률과 다른 제 2 곡률을 가질 수 있다. 여기서, 제 2 곡률이 제 1 곡률보다 클 수 있다.
실시예들에서, 제 1 금속층(141)의 상면은 에지 부분(P2)에서 최고 레벨(UL)을 갖고, 중심 부분(P1)에서 최저 레벨(LL)을 가질 수 있다. 제 1 금속층(141)의 상면에서, 최고 레벨(UL)과 최저 레벨(LL) 간의 차이(d1)는 도전 패턴(110) 상에서 패시베이션층(120)의 두께(T)보다 작을 수 있다. 또한, 제 1 금속층(141)의 외측벽에서 중간 레벨(ML), 즉, 제 1 금속층(141) 상면의 에지 부분(P2)에서 최저 레벨(ML)을 가질 수 있으며, 중간 레벨(ML)은 제 1 금속층(141) 상면의 최고 레벨(UL)과 최저 레벨(LL) 사이에 위치할 수 있다. 여기서, 중간 레벨(ML)과 최고 레벨(UL) 간의 차이(d2)는 최고 레벨(UL)과 최저 레벨(LL) 간의 차이(d1)보다 작을 수 있다.
제 2 금속층(143)은 제 1 금속층(141)의 상면과 접촉하는 바닥면을 가질 수 있다. 즉, 제 2 금속층(143)은 비평탄한(non-planar) 바닥면을 가질 수 있다. 제 2 금속층(143)은 실질적으로 평탄한(planar) 상면을 가질 수 있다. 즉, 제 2 금속층(143)의 상면이 제 1 금속층(141)의 상면보다 평탄할 수 있다.
제 2 금속층(143)은 제 1 금속층(141)의 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있다. 제 2 금속층(143)은, 예를 들어, 니켈(Ni)을 포함할 수 있다.
제 2 금속층(143)은 제 1 금속층(141)의 중심 부분(P1) 상에서 최대 제 4 두께(Ta)를 가질 수 있으며, 제 1 금속층(141)의 에지 부분(P2) 상에서 최소 제 5 두께(Tb)를 가질 수 있다. 제 2 금속층(143)의 최소 두께(Tb)는 제 1 금속층(141)의 최대 두께인 제 1 두께(T1)보다 클 수 있다. 제 2 금속층(143)은 약 3.0 내지 4.0㎛의 두께 범위를 가질 수 있다.
제 2 금속층(143)은 제 1 금속층(141)의 제 2 폭(W2)과 실질적으로 동일한 제 3 폭(W2)을 가질 수 있다. 제 2 금속층(143)의 외측벽은 제 1 금속층(141)의 외측벽과 수직적으로 정렬될 수 있다.
캡핑 금속층(145)은 제 2 금속층(143)의 상면 상에 배치될 수 있으며, 제 1 및 제 2 금속층들(141, 143)과 다른 제 3 금속 물질을 포함할 수 있다. 캡핑 금속층(145)은, 예를 들어, 금(Au)을 포함할 수 있다.
도 2 및 도 3은 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들이다. 설명의 간략함을 위해, 앞서 도 1a 및 도 1b를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 2 및 도 3을 참조하면, 패드 구조체(140)는 차례로 적층된 제 1 금속층(141), 제 2 금속층(143), 및 캡핑 금속층(145)을 포함하며, 앞서 설명한 것처럼, 제 1 금속층(141)은 패시베이션층(120)의 오프닝 내에 제공된 중심 부분(P1) 및 패시베이션층(120)의 상면 상에 배치되는 에지 부분(P2)을 포함할 수 있다.
도 2에 도시된 실시예에 따르면, 제 1 금속층(141)의 중심 부분(P1)은 실질적으로 평탄한 상면(S1)을 가질 수 있으며, 제 1 금속층(141)의 에지 부분(P2)은 위로 볼록한 상면(S2)을 가질 수 있다. 또한, 제 1 금속층(141)의 외측벽에서 제 3 두께(T3)가 패시베이션층(120) 상에서 제 1 금속층(141)의 제 2 두께(T2)보다 작을 수 있다.
도 3을 참조하면, 제 1 금속층(141)의 중심 부분(P1)에서 상면(S1)이 패시베이션층(120)의 상면과 실질적으로 동일한 레벨에 위치하거나 낮은 레벨에 위치할 수도 있다. 또한, 제 1 금속층(141)의 에지 부분(P2)은 중심 부분(P1)으로부터 패시베이션층(120)의 상면 상으로 연장될 수 있다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 4b는 본 발명의 실시예들에 따라 도 4a를 I-I’ 선을 따라 자른 반도체 장치의 개략적인 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 장치(1000)는 하부막 구조체(100) 재배선 금속층(110), 패시베이션층(120), 및 패드 구조체들(140)을 포함할 수 있다. 여기서, 하부막 구조체(100)는 반도체 기판(10), 내부 배선층(20, 22), 및 하부 접속 패드들(40), 및 외부 접속 단자들(50)을 포함할 수 있다.
상세하게, 반도체 기판(10)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10a)을 가질 수 있다. 반도체 기판(10)의 제 1 면(10a) 상에 반도체 집적 회로들(15)이 배치될 수 있다. 반도체 집적 회로들(15)은 예를 들어, 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다.
반도체 기판(10)의 제 1 면(10a) 상에 반도체 집적 회로들(11)은 덮는 층간 절연막들(20)이 적층될 수 있으며, 층간 절연막들(20) 내에 반도체 집적 회로들(15)과 전기적으로 연결되는 내부 배선들(22)이 형성될 수 있다.
반도체 장치(1000)의 하면에 하부 접속 패드들(40)이 배열될 수 있으며, 하부 접속 패드들(40)에 솔더 볼과 같은 외부 접속 단자들(50)이 부착될 수 있다.
반도체 기판(10)의 제 2 면(10b) 상에 적어도 하나 이상의 절연막들(35이 배치될 수 있으며, 최상층 절연막 상에 재배선 금속층들(110)이 배치될 수 있다. 재배선 금속층(110은 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 금(Au), 또는 이들의 조합을 포함할 수 있다.
나아가, 하부막 구조체(100)는 반도체 기판(10)을 수직적으로 관통하는 관통 전극들(30)을 포함할 수 있다. 관통 전극들(30)은 기둥(pillar) 형태를 가질 수 있으며, 반도체 기판(10)의 제 1 면(10a) 상에 제공된 내부 배선들(22)과 반도체 기판(10)의 제 2 면(10b) 상에 제공된 재배선 금속층들(110)을 전기적으로 연결할 수 있다.
패시베이션층(120)이 반도체 기판(10)의 제 2 면(10b) 상에서 재배선 금속층들(110)을 덮을 수 있다. 패시베이션층(120)은 앞서 설명한 것처럼, 도전 패턴, 즉, 재배선 금속층(110)의 일부분을 노출시키는 오프닝들을 가질 수 있다.
패시베이션층(120)의 오프닝들 내에 앞서 설명된 패드 구조체들(140)이 제공될 수 있다. 즉, 패드 구조체들(140) 각각은 패시베이션층(120)의 오프닝을 채우는 제 1 금속층(141) 및 제 1 금속층(141) 상의 제 2 금속층(143)을 포함할 수 있다. 이러한 패드 구조체들(140)은 실질적으로 평탄한 상면을 가질 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 나타내는 단면도이다.
도 5를 참조하면, 반도체 패키지(2000)는 패키지 기판(200), 제 1 반도체 칩(100a), 제 2 반도체 칩(100b), 및 몰딩막(250)을 포함할 수 있다.
패키지 기판(200)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 테이프 기판 등일 수 있다. 일 예로, 패키지 기판(200)은 그 내부에 내부 배선들(IC)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합일 수 있다.
패키지 기판(200)은 서로 대향하는 상면과 하면을 가지며, 본딩 패드들(212), 외부 접속 패드들(214), 및 내부 배선들(222)을 포함한다. 본딩 패드들(212)은 패키지 기판(200)의 상면에 배열될 수 있으며, 외부 접속 패드들(214)은 패키지 기판(200)의 하면에 배열될 수 있다. 본딩 패드들(212)은 내부 배선들(222)을 통해 외부 접속 패드들(214)과 전기적으로 연결될 수 있다. 외부 접속 단자들(150)이 외부 접속 패드들(214)에 부착될 수 있다. 외부 접속 단자들(150)로서 볼 그리드 어레이(ball grid array; BGA)가 제공될 수 있다.
제 1 및 제 2 반도체 칩들(100a, 100b)이 패키지 기판(200) 상에 적층될 수 있다. 제 1 및 제 2 반도체 칩들(100a, 100b) 중 적어도 어느 하나는 본 발명의 실시예들에 따른 반도체 장치일 수 있으며, 그것의 상면 및/또는 하면에 앞서 설명된 패드 구조체들(140)이 제공될 수 있다.
제 1 및 제 2 반도체 칩들(100a, 100b)은 모두 메모리 칩들 이거나, 모두 비메모리 칩들일 수 있다. 이와 달리, 제 1 반도체 칩은 비메모리 칩이고 제 2 반도체 칩은 메모리 칩일 수 있다. 제 1 및 제 2 반도체 칩들(100a, 100b)은 모두 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다.
보다 상세하게, 제 1 반도체 칩(100a)이 플립 칩(flip chip) 본딩 방식으로 패키지 기판(200) 상에 실장될 수 있다. 제 1 반도체 칩(100a)은 그 하면에 하부 접속 패드들(102)이 배열될 수 있으며, 그 상면에 앞서 설명된 패드 구조체들(140)이 제공될 수 있다.
제 1 반도체 칩(100a)의 하부 접속 패드들102)은 도전성 범프 또는 솔더 볼과 같은 전기적 연결 단자(50a)를 통해 패키지 기판(200)의 본딩 패드들(212)에 접속될 수 있다.
제 1 반도체 칩(100a)의 최상층에 패시베이션층이 제공될 수 있으며, 패시베이션층의 오프닝들 내에 패드 구조체들(140)이 제공될 수 있다. 패드 구조체들(140)은 제 1 반도체 칩(100a) 내부의 내부 배선들 및 관통 전극들을 통해 하부 접속 패드들(102)과 전기적으로 연결될 수 있다. 패드 구조체들(140) 각각은, 앞서 설명한 바와 같이, 패시베이션층의 오프닝을 채우는 제 1 금속층 및 제 1 금속층 상의 제 2 금속층을 포함할 수 있다.
제 2 반도체 칩(100b)은 그 하면에 하부 접속 패드들(102)을 가질 수 있으며, 도전성 범프 또는 솔더 볼과 같은 전기적 연결 단자(50b)를 통해 제 1 반도체 칩(100a)의 패드 구조체들(140)과 연결될 수 있다.
실시예들에 따르면, 제 1 반도체 칩(100a)의 패드 구조체(140)는 실질적으로 평탄한 상면을 가지므로, 솔더 볼과 같은 연결 단자(50b)를 제 1 반도체 칩(100a)의 패드 구조체(140) 상에 부착할 때 패드 구조체(140)와 연결 단자(50b) 사이에 오염 물질이 잔류하는 것을 방지할 수 있다. 이에 따라 패드 구조체(140)와 연결 단자(50b) 사이의 구조적 및 전기적 신뢰성이 향상될 수 있다.
<제조 방법>
이하, 도 6 내지 도 11을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 6 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6을 참조하면, 하부막 구조체(100) 상에 도전 패턴(110)이 형성될 수 있다. 도면에 생략되어 있으나, 하부막 구조체(100)은 반도체 기판, 반도체 기판 상에 형성된 메모리 회로, 로직 회로, 또는 이들의 조합을 포함하는 반도체 집적 회로들, 및 반도체 집적 회로들을 덮는 다층의 절연막들을 포함할 수 있다.
도전 패턴(110)은 증착 공정 및 패터닝 공정을 수행하여 형성되거나, 전해 또는 무전해 도금 공정을 이용하여 형성될 수 있다. 도전 패턴(110)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다.
하부막 구조체(100) 상에 도전 패턴(110)의 상면 일부분을 노출시키는 오프닝(121)을 갖는 패시베이션층(120)이 형성될 수 있다.
일 예로, 패시베이션층(120)은 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질인 경우, 스핀 코팅(spin coating) 공정에 의해 증착할 수 있으며, 별도의 포토레지스트층의 형성 없이 노광 공정에 의해 도전 패턴(110)의 일부분을 노출시키는 오프닝(121)들을 형성하는 패터닝 공정이 수행될 수 있다.
다른 예로, 패시베이션층(120)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성될 수 있다. 패시베이션층(120) 상에 마스크 패턴(MP)(미도시)을 형성하고, 일 부분을 식각하여 도전 패턴(110)의 일부분을 노출시키는 오프닝(121)이 형성될 수 있다.
도 7을 참조하면, 패시베이션층(120)의 표면 상에 예비 하부 금속층(131, 133)이 컨포말하게 증착될 수 있다. 즉, 예비 하부 금속층(131, 133)은 도전 패턴(110)의 상면 및 패시베이션층(120)의 표면 상에서 실질적으로 균일한 두께를 가질 수 있다.
예비 하부 금속층(131, 133)을 형성하는 것은 금속 배리어층(131) 및 금속 씨드층(133)을 차례로 증착하는 것을 포함할 수 있다. 금속 배리어층(131) 및 금속 씨드층(133)은 PVD(physical vapor deposition), CVD, 또는 ALD (atomic layer deposition) 공정을 이용하여 형성될 수 있다. 금속 배리어층(131)은 예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물과 같은 이중막 또는 이중막과 다른 형태의 혼합막을 포함할 수 있다. 금속 씨드층(133)은 예를 들어, 구리(Cu)를 포함할 수 있다.
예비 하부 금속층(131, 133) 상에 개구부(MP_O)를 갖는 마스크 패턴(MP)이 형성될 수 있다. 개구부(MP_O)는 패시베이션층(120)의 오프닝(121)에 대응하여 형성될 수 있다. 마스크 패턴(MP)의 개구부(MP_O)의 폭은 패시베이션층(120)의 오프닝(121)의 폭보다 클 수 있으며, 패시베이션층(120)의 상면 일부를 노출시킬 수 있다.
마스크 패턴(MP)을 형성하는 것은 포토레지스트 막(미도시)을 도포하는 것 및 포토리소그래피 공정을 이용하여 상기 포토레지스트 막을 패터닝하는 것을 포함할 수 있다.
도 8을 참조하면, 마스크 패턴(MP)의 개구부(MP_O) 내에 제 1 금속층(141)이 형성될 수 있다. 제 1 금속층(141)은 직류 도금법 또는 펄스 도금법을 이용하는 제 1 전기도금(electroplating) 공정을 수행하여 형성될 수 있다.
제 1 금속층(141)은 마스크 패턴(MP)의 개구부(MP_O)에 노출된 금속 씨드층(133)의 표면으로부터 금속 물질이 형성될 수 있으며, 마스크 패턴(MP)의 개구부(MP_O) 일부를 채울 수 있다. 개구부(MP_O)의 바닥으로부터 형성되는 제 1 금속층(141)은 원 또는 사각 기둥 형상을 가질 수 있다.
실시예들에서, 제 1 전기도금 공정은 구리 도금액을 사용하여 수행될 수 있다. 이에 더하여, 제 1 전기도금 공정시, 마스크 패턴(MP)의 개구부에서 영역 별로 금속 물질의 도금 속도를 조절하기 위한 첨가제들(A1, A2)이 구리 도금액 내에 첨가될 수 있다.
보다 상세하게, 제 1 금속층(141)은 구리 이온(Cu2+ 또는 Cu+)을 포함하는 전해질 수용액 내에 기판을 제공한 후, 양극(anode) 타겟(순수 구리)과 음극(cathode) 기판에 전원을 인가하면, 타겟에서 발생된 구리 이온(Cu2+ 또는 Cu+)이 전해질 수용액을 따라 기판 상으로 이동하여 금속 씨드층(133) 상에 제 1 금속층(141)이 형성될 수 있다. 제 1 전기도금 공정을 수행하기 위해 인가되는 전류의 세기는 도금이 수행될 기판 표면의 형상 프로파일에 따라 달라질 수 있다.
제 1 전기도금 공정시 제 1 금속층(141)을 형성시 금속 물질이 금속 씨드층(133)의 표면으로부터 성장되되, 패시베이션층(120)의 오프닝(121) 내에서 도금 속도와 마스크 패턴(MP)의 개구부(MP_O)의 측벽과 인접한 영역에서 도금 속도가 다를 수 있다.
구체적으로, 제 1 금속층(141)을 형성하는 제 1 전기도금 공정에서 구리 도금액은 전해질 수용액, 가속제(accelerator; A1), 및 억제제(suppressor; A2)를 포함할 수 있다. 전해질 수용액은 수용성 구리염을 포함할 수 있으며, 가속제(A1)는 구리 환원반응을 촉진할 수 있으며, 억제제(A2)는 전하밀도가 높은 곳에서 국부적으로 구리의 환원반응을 억제할 수 있다.
가속제(A1)는 억제제(A2)에 비해 분자량이 작은 물질들을 포함할 수 있으며, 억제제(A2)는 가속제(A1)에 비해 분자량이 큰 물질들을 포함할 수 있다. 또한, 억제제(A2)는 전해도금 공정시 전하를 띌 수 있다. 가속제(A1)는, 예를 들어, SPS(bis(3-sulfopropyl) disulfide), MPSA(3-mercapto-1-propanesulfonic acid), 또는 DPS(3-N,N-dimethlyamonodithiocarbamoy-1-propanesulfonic acid)을 포함할 수 있다. 억제제(A2)는 PEG(polyethylene glycol) 또는 PEG-PPG 공중합체(polyethylene glycol-polypropylene glycol copolymer) 등의 중합체 계열 유기 화합물을 포함할 수 있다.
제 1 전기도금 공정시 금속 씨드층(133)의 표면 형상 변화로 인해 패시베이션층(120)의 오프닝(121) 내에서 전류밀도가 보다 더 클 수 있다. 다시 말해, 제 1 전기 도금 공정시 전류의 흐름(flow)이 마스크 패턴(MP)의 개구부의 가장자리에 비해 중심에 집중될 수 있으며, 이에 따라 분자량이 작은 가속제(A1)가 마스크 패턴(MP)의 개구부(MP_O)의 중심 영역에 축적(accumulation)될 수 있다. 이에 따라, 마스크 패턴(MP)의 개구부 중심 영역(MP_O)에서 제 1 금속층(141)의 도금 속도가 빨라질 수 있다. 이에 따라, 패시베이션층(120)의 오프닝(121) 내부에서부터 금속 물질이 채워질 수 있다.
이에 더하여, 제 1 전기도금 공정시, 마스크 패턴(MP)의 개구부(MP_O) 내벽과 패시베이션층(120)의 상면에 의해 정의되는 모서리(edge) 영역에 전류가 집중(crowding)될 수 있으며, 이로 인해 분자량이 크고 전하를 띄는 억제제(A2)가 마스크 패턴(MP)의 개구부(MP_O)의 모서리 영역에 집중될 수 있다. 이에 따라 개구부(MP_O) 모서리 영역에서 제 1 금속층(141)의 도금 속도가 감소될 수 있다.
가속제(A1) 및 억제제(A2)에 의해 제 1 금속층(141)이 패시베이션층(120)의 오프닝(121) 내의 금속 씨드층(133) 상에서 제 1 금속층(141)이 형성되는 속도가 패시베이션층(120)의 상면 상의 금속 씨드층(133) 상에 형성되는 속도보다 빠를 수 있다. 즉, 패시베이션층(120)의 상면에서 제 1 금속층(141)의 두께가 패시베이션층(120)의 오프닝(121) 내에서 제 1 금속층(141)의 두께보다 작아질 수 있다. 이에 따라 제 1 금속층(141)의 상면에서 영역 별로 레벨 차이는 패시베이션층(120)의 두께에 비해 작을 수 있다.
나아가, 제 1 금속층(141)을 형성하는 제 1 전기도금 공정에서 가속제(A1) 및 억제제(A2)의 밀도가 마스크 패턴(MP)의 개구부(MP_O) 내에서 영역 별로 달라질 수 있으며, 이로 인해 제 1 금속층(141)의 평균 그레인 사이즈가 영역별로 달라질 수 있다. 구체적으로, 억제제(A2)의 밀도가 높은 영역(에지 영역)에서 제 1 금속층(141)의 평균 그레인 사이즈가 작을 수 있다.
계속해서, 도 9를 참조하면, 제 1 전기도금 공정을 수행하여 형성된 제 1 금속층(141)은 마스크 패턴(MP)의 개구부 일부를 채울 수 있으며, 패시베이션층(120)의 상면보다 높은 레벨에서 상면을 가질 수 있다. 또한, 억제제(A2)가 마스크 패턴(MP)의 개구부(MP_O)의 측벽과 제 1 금속층(141) 사이의 코너에 집중됨에 따라, 마스크 패턴(MP)의 개구부(MP_O)의 측벽과 인접한 제 1 금속층(141)의 상면이 위로 볼록해질 수 있다.
나아가, 앞서 설명한 것처럼, 제 1 금속층(141)의 외측벽은 마스크 패턴(MP)의 개구부(MP_O)의 측벽과 접촉할 수 있으며, 외측벽의 두께는 패시베이션층(120)의 상면 상에서 제 1 금속층(141)의 두께보다 작을 수 있다.
이어서, 도 10을 참조하면, 제 2 전기도금 공정을 수행하여 제 1 금속층(141) 상에 제 2 금속층(143)이 형성될 수 있다. 제 2 전기도금 공정시 직류 도금법 또는 펄스 도금법을 이용될 수 있으며, 니켈 도금액이 사용될 수 있다.
제 2 금속층(143)은 제 1 금속층(141)의 상면으로부터 채워질 수 있다. 제 1 금속층(141)의 상면에서 레벨 차이가 패시베이션층(120)의 두께에 비해 작으므로, 제 2 금속층(143)은 제 1 금속층(141)의 상면에 비해 평탄한 상면을 가질 수 있다. 제 2 금속층(143)의 두께는 제 1 금속층(141)의 두께보다 클 수 있다.
계속해서, 제 2 금속층(143) 상에 제 3 전기도금 공정을 수행하여 캡핑 금속층(145)이 형성될 수 있다. 캡핑 금속층(145)을 형성한 후, 도 11에 도시된 바와 같이 마스크 패턴(MP)이 제거될 수 있다. 마스크 패턴(MP)이 포토레지스트막으로 형성된 경우, 애싱(ashing) 및 세정으로 이루어지는 스트립(strip) 공정을 이용하여 제거될 수 있다. 마스크 패턴(MP)을 제거함에 따라, 제 1 및 제 2 금속층들(141, 143) 및 캡핑 금속층(145)의 외측벽들이 노출될 수 있으며, 마스크 패턴(MP) 아래의 금속 씨드층(133)이 노출될 수 있다.
이어서, 금속 씨드층(133) 및 금속 배리어층(131)에 대한 식각 공정이 수행될 수 있으며, 이에 따라, 금속 씨드 패턴(134) 및 금속 배리어 패턴(132)이 형성될 수 있다. 금속 씨드층 및 금속 배리어층에 대한 식각 공정시 패시베이션층(120)의 상면과 제 1 금속층(141)의 바닥면 사이에 언더컷 영역이 형성될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 배치된 도전 패턴;
    상기 기판 상에 배치되며 상기 도전 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층; 및
    상기 패시베이션층의 상기 오프닝 내에 제공되어 상기 도전 패턴과 연결되는 패드 구조체를 포함하되,
    상기 패드 구조체는:
    상기 패시베이션층의 상기 오프닝을 채우며, 상기 오프닝의 폭보다 큰 폭을 갖는 제 1 금속층; 및
    상기 제 1 금속층 상의 제 2 금속층을 포함하되,
    상기 제 1 금속층은 외측벽에서 제 1 두께를 갖고, 상기 패시베이션층의 상면에서 제 1 두께보다 큰 제 2 두께를 가지며, 상기 도전 패턴의 상면에서 상기 제 2 두께보다 큰 제 3 두께를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 패시베이션층의 두께는 상기 제 3 두께보다 작은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 금속층은 상기 패시베이션층의 상기 오프닝 내에 중심 부분 및 상기 패시베이션층 상에 에지 부분을 포함하고,
    상기 제 1 금속층의 상면은 상기 에지 부분에서 최고 레벨을 갖고, 상기 중심 부분에서 최저 레벨을 갖는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 최고 레벨과 상기 최저 레벨 간의 차이는 상기 도전 패턴 상에서 상기 패시베이션층의 두께보다 작은 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 금속층의 상기 외측벽의 최고점은 상기 제 1 금속층의 상기 상면의 상기 최고 레벨과 상기 최저 레벨 사이의 레벨에 위치하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 금속층은 상기 패시베이션층의 상기 오프닝 내의 중심 부분 및 상기 패시베이션층 상의 에지 부분을 포함하되,
    상기 제 1 금속층의 상기 에지 부분은 위로 라운드진 상면을 갖는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 금속층은 상기 제 1 금속층의 상기 상면과 접촉하며 비평탄한(non-planar) 바닥면 및 실질적으로 평탄한 상면을 갖는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 2 금속층은 상기 제 3 두께보다 큰 두께를 갖는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 금속층은 상기 패시베이션층의 상기 오프닝 내에 중심 부분 및 상기 패시베이션층 상에 에지 부분을 포함하고,
    상기 제 1 금속층은 금속 물질을 포함하되, 상기 금속 물질의 평균 그레인 사이즈는 상기 중심 부분에서보다 상기 에지 부분에서 작은 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 금속층은 제 1 금속 물질을 포함하고, 상기 제 2 금속층은 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 패드 구조체는 상기 제 1 금속층과 상기 도전 패턴 사이에 배치된 배리어 패턴 및 상기 배리어 패턴과 상기 제 1 금속층 사이의 씨드 패턴을 더 포함하는 반도체 장치.
  12. 기판 상에 배치된 도전 패턴;
    상기 기판 상에 배치되며 상기 도전 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층; 및
    상기 패시베이션층의 상기 오프닝 내에 제공되어 상기 도전 패턴과 연결되는 패드 구조체를 포함하되,
    상기 패드 구조체는:
    상기 패시베이션층의 상기 오프닝을 채우는 제 1 금속층; 및
    상기 제 1 금속층 상의 제 2 금속층을 포함하되,
    상기 제 1 금속층은 상기 패시베이션층의 상기 오프닝 내에 중심 부분 및 상기 패시베이션층 상에 에지 부분을 포함하고,
    상기 제 1 금속층의 상면은 상기 패시베이션층의 상면보다 높은 레벨에 위치하되,
    상기 제 1 금속층의 상기 에지 부분은 위로 볼록한 상면을 갖는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 금속층은 상기 중심 부분에서 최대 두께를 갖되, 상기 최대 두께는 상기 도전 패턴 상에서 상기 패시베이션층의 두께보다 큰 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 1 금속층은 상기 중심 부분의 상면과 상기 에지 부분의 상면 사이에 레벨 차이를 갖는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 제 2 금속층의 상면은 실질적으로 평탄한 상면을 갖는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 2 금속층은 상기 제 1 금속층의 상기 중심 부분 상에서 제 1 두께를 갖고, 상기 제 1 금속층의 상기 에지 부분 상에서 제 1 두께보다 작은 제 2 두께를 갖는 반도체 장치.
  17. 제 12 항에 있어서,
    상기 제 1 금속층의 상면은 상기 에지 부분에서 제 1 곡률을 갖고, 상기 중심 부분에서 상기 제 1 곡률과 다른 제 2 곡률을 갖는 반도체 장치.
  18. 제 12 항에 있어서,
    상기 제 1 금속층의 상면은 상기 중심 부분에서보다 상기 에지 부분에서 큰 곡률을 갖는 반도체 장치.
  19. 제 12 항에 있어서,
    상기 제 1 금속층의 상기 중심 부분은 아래로 볼록한 상면을 갖는 반도체 장치.
  20. 기판 상에 배치된 도전 패턴;
    상기 기판 상에 배치되며 상기 도전 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층; 및
    상기 패시베이션층의 상기 오프닝 내에 제공되어 상기 도전 패턴과 연결되는 패드 구조체를 포함하되,
    상기 패드 구조체는:
    상기 패시베이션층의 상기 오프닝을 채우는 제 1 금속층; 및
    상기 제 1 금속층 상의 제 2 금속층을 포함하되,
    상기 제 1 금속층은 상기 오프닝 내의 중심 부분 및 상기 패시베이션층 상의 에지 부분을 포함하고,
    상기 제 1 금속층은 상기 패시베이션층의 상면보다 높은 레벨에서 상면을 갖되, 상기 제 1 금속층의 상면은 상기 에지 부분에서 제 1 곡률을 갖고, 상기 중심 부분에서 상기 제 1 곡률과 다른 제 2 곡률을 갖는 반도체 장치.


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