DE102020108851A1 - Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses - Google Patents

Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses Download PDF

Info

Publication number
DE102020108851A1
DE102020108851A1 DE102020108851.5A DE102020108851A DE102020108851A1 DE 102020108851 A1 DE102020108851 A1 DE 102020108851A1 DE 102020108851 A DE102020108851 A DE 102020108851A DE 102020108851 A1 DE102020108851 A1 DE 102020108851A1
Authority
DE
Germany
Prior art keywords
encapsulation body
conductive
laser
top surface
activated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102020108851.5A
Other languages
English (en)
Other versions
DE102020108851B4 (de
Inventor
Chau Fatt Chiang
Khay Chwan Saw
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/375,479 external-priority patent/US11133281B2/en
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102020108851A1 publication Critical patent/DE102020108851A1/de
Application granted granted Critical
Publication of DE102020108851B4 publication Critical patent/DE102020108851B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24101Connecting bonding areas at the same height
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24991Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251Disposition
    • H01L2224/2512Layout
    • H01L2224/25175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821Forming a build-up interconnect
    • H01L2224/82101Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82103Forming a build-up interconnect by additive methods, e.g. direct writing using laser direct writing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Halbleiterpackung mit einem elektrisch isolierenden ersten Einkapselungskörper mit einer oberen Oberfläche, einem ersten Halbleiterdie, der in den ersten Einkapselungskörper eingekapselt ist, wobei der erste Halbleiterdie eine Hauptoberfläche mit einem ersten leitenden Pad aufweist, das der oberen Oberfläche des ersten Einkapselungskörpers zugewandt ist, einer Vielzahl von elektrisch leitenden Leitungen, wobei jede der Leitungen innere Enden, die in den ersten Einkapselungskörper eingekapselt sind, und äußere Enden, die von dem ersten Einkapselungskörper freiliegen, aufweist, und einer ersten direkten elektrischen Verbindung zwischen dem ersten leitenden Pad und dem inneren Ende einer ersten Leitung aus der Vielzahl. Die erste direkte elektrische Verbindung schließt eine erste leitfähige Bahn ein, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist. Der erste Einkapselungskörper enthält eine laseraktivierbare Formverbindung. Die erste leitfähige Bahn wird in einem ersten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen dieser Erfindung beziehen sich auf ein Halbleitergehäuse und diesbezügliche Verfahren.
  • HINTERGRUND
  • Ein vorherrschender Trend bei Halbleiteranwendungen ist es, die Größe eines bestimmten Halbleiterbauelements zu verringern und/oder die Funktionsfähigkeit eines bestimmten Halbleiterbauelements zu erhöhen, ohne seine Größe zu vergrößern. Dieser Skalierungstrend führt zu Halbleiter-Dies mit dicht angeordneten Bondpads. Diese Halbleiterdies stellen eine Herausforderung für das Design des Bauelement-Packaging dar. Insbesondere Verpackungslösungen, die einzigartige elektrische Verbindungen für jeden Anschluss eines Halbleiterdies mit dicht angeordneten Bondpads bieten, stellen eine Herausforderung dar. Konventionelle Verpackungsverbindungsstrukturen wie Bonddrähte, Clips, Bänder usw. können für diese elektrischen Verbindungen unwirksam und/oder leistungsbegrenzend sein.
  • ZUSAMMENFASSUNG
  • Ein verpacktes Halbleiterbauelement wird offenbart. Gemäß einer Ausführungsform enthält das verpackte Halbleiterbauelement einen elektrisch isolierenden Ein- oder Verkapselungskörper mit einer oberen Oberfläche, einen ersten Halbleiterdie, der innerhalb des Einkapselungskörpers eingekapselt ist, wobei der erste Halbleiterdie eine Hauptoberfläche mit einem ersten leitenden Pad aufweist, das der oberen Oberfläche des Einkapselungskörpers gegenüberliegt, einen zweiten Halbleiterdie, der innerhalb des Einkapselungskörpers eingekapselt ist und seitlich neben dem ersten Halbleiterdie angeordnet ist, wobei der zweite Halbleiterdie eine Hauptoberfläche mit einem zweiten leitenden Pad, das der oberen Oberfläche des Einkapselungskörpers zugewandt ist, und eine erste Leiterbahn aufweist, die in der oberen Oberfläche des Einkapselungskörpers ausgebildet ist und das erste leitende Pad mit dem zweiten leitenden Pad elektrisch verbindet. Der Einkapselungskörper enthält eine laseraktivierbare Formmasse.
  • Getrennt oder in Kombination ist eine erste vertikale Verbindungsstruktur auf der ersten leitfähigen Fläche und eine zweite vertikale Verbindungsstruktur auf der zweiten leitfähigen Fläche angeordnet, wobei die erste und die zweite leitfähige Fläche mit Material des Einkapselungskörpers bedeckt sind und die erste und die zweite vertikale Verbindungsstruktur jeweils äußere Enden aufweisen, die an der oberen Fläche des Einkapselungskörpers freiliegen.
  • Separat oder in Kombination verbindet die erste Leiterbahn direkt mit den äußeren Enden der ersten und zweiten vertikalen Verbindungsstruktur.
  • Separat oder in Kombination ist die erste vertikale Verbindungsstruktur ein Drahtbolzen-Höcker, der an der ersten Leiterbahnplatte befestigt ist.
  • Separat oder in Kombination ist die zweite vertikale Verbindungsstruktur eine Metallsäule, die an der zweiten Leiterbahnplatte befestigt ist.
  • Separat oder in Kombination wird eine zweite Leiterbahn in der Oberseite des Verkapselungskörpers und die zweite Leiterbahn in einem zweiten laseraktivierten Bereich der laseraktivierbaren Formmasse gebildet.
  • Separat oder in Kombination umfasst die Hauptoberfläche des ersten Halbleiterdies ein drittes leitendes Pad, die Hauptoberfläche des zweiten Halbleiterdies umfasst ein viertes leitendes Pad, und die zweite Leiterbahn verbindet das dritte leitende Pad elektrisch mit dem vierten leitenden Pad.
  • Separat oder in Kombination umfasst die erste Leiterbahn eine längliche Spanne, die sich in einer ersten Richtung erstreckt, die zweite Leiterbahn umfasst eine längliche Spanne, die sich in einer zweiten Richtung erstreckt, und die erste und die zweite Richtung sind relativ zueinander abgewinkelt.
  • Separat oder in Kombination eine Schutzschicht, die die erste Leiterbahn bedeckt, und die Schutzschicht umfasst ein elektrisch isolierendes Material, das sich von der laseraktivierbaren Formverbindung unterscheidet.
  • Separat oder in Kombination umfasst die verpackte Halbleiterbauelement ferner ein Die-Paddel oder Die-Pad und eine Vielzahl von elektrisch leitenden Leitungen, die sich vom Die-Paddel weg erstrecken, wobei der erste und der zweite Halbleiterdie auf seitlich benachbarten Bereichen des Die-Paddels montiert sind und die obere Oberfläche des Einkapselungskörpers gegenüber dem Die-Paddel liegt.
  • Separat oder in Kombination sind der erste und der zweite Halbleiterdie seitlich voneinander durch einen Spalt getrennt, ein erster Teil des Verkapselungskörpers füllt den Spalt aus, und die erste Leiterbahn wird auf dem ersten Teil des Verkapselungskörpers gebildet.
  • Gemäß einer anderen Ausführungsform enthält das Halbleiterpaket oder - gehäuse oder -package einen elektrisch isolierenden ersten Verkapselungskörper mit einer oberen Oberfläche, einen ersten Halbleiterdie, der in den ersten Verkapselungskörper eingekapselt ist, wobei der erste Halbleiterdie eine Hauptoberfläche mit einem ersten leitenden Pad aufweist, das der oberen Oberfläche des ersten Verkapselungskörpers gegenüberliegt, eine Vielzahl von elektrisch leitenden Leitungen, wobei jede der Leitungen innere Enden, die innerhalb des ersten Einkapselungskörpers eingekapselt sind, und äußere Enden, die von dem ersten Einkapselungskörper freiliegen, und eine erste direkte elektrische Verbindung zwischen dem ersten leitenden Pad und dem inneren Ende einer ersten Leitung aus der Vielzahl umfasst. Die erste direkte elektrische Verbindung umfasst eine erste Leiterbahn, die in der oberen Fläche des ersten Einkapselungskörpers gebildet wird. Der erste Einkapselungskörper umfasst eine laseraktivierbare Formverbindung. Die erste Leiterbahn wird in einem ersten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet.
  • Separat oder in Kombination umfasst das innere Ende der ersten Leitung eine erste Oberfläche, die sich vertikal unter der Hauptoberfläche des ersten Halbleiterdies befindet, und die erste direkte elektrische Verbindung umfasst einen leitenden Verbinder, der sich vertikal zwischen der ersten Oberfläche der ersten Leitung und der oberen Oberfläche des ersten Einkapselungskörpers erstreckt.
  • Separat oder in Kombination erstreckt sich der leitende Verbinder durch den ersten Einkapselungskörper und kontaktiert direkt die erste Leiterbahn an der oberen Oberfläche des ersten Einkapselungskörpers.
  • Separat oder in Kombination wird der erste Verkapselungskörper so geformt, dass er eine Öffnung zwischen der oberen Oberfläche des Verkapselungsmittels und der ersten Oberfläche der ersten Leitung enthält, und der leitende Verbinder umfasst eine in der Öffnung gebildete Durchkontaktierung.
  • Separat oder in Kombination ist der leitende Verbinder ein leitender Bolzen oder eine Säule.
  • Separat oder in Kombination ist der erste Einkapselungskörper so ausgebildet, dass er eine Seitenfläche umfasst, die sich zwischen der oberen Fläche des ersten Einkapselungskörpers und der ersten Fläche des ersten Leiters erstreckt, und der leitende Verbinder ist eine Verlängerung der ersten Leiterbahn, die auf der Seitenfläche ausgebildet ist.
  • Separat oder in Kombination ist der erste leitende Verbinder ein einstückig ausgebildeter Abschnitt der Leitung, der sich vertikal von der ersten Oberfläche der ersten Leitung bis zur oberen Oberfläche des ersten Einkapselungskörpers erstreckt.
  • Separat oder in Kombination umfasst das verpackte Bauelement ferner einen zweiten elektrisch isolierenden Einkapselungskörper, der auf der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, wobei der zweite Einkapselungskörper die erste Leiterbahn bedeckt.
  • Separat oder in Kombination umfasst das Halbleiterbauelement ferner einen zweiten Halbleiterdie, der innerhalb des ersten Einkapselungskörpers eingekapselt ist und auf einem Träger seitlich neben dem ersten Halbleiterdie montiert ist, wobei der zweite Halbleiterdie eine Hauptoberfläche mit einem zweiten leitenden Pad umfasst, das der oberen Oberfläche des ersten Einkapselungskörpers gegenüberliegt, eine zweite direkte elektrische Verbindung zwischen dem zweiten leitfähigen Pad und dem inneren Ende einer zweiten Leitung aus der Vielzahl, wobei die zweite direkte elektrische Verbindung eine zweite leitfähige Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, und wobei die zweite leitfähige Bahn in einem zweiten laseraktivierten Bereich der laseraktivierbaren Formverbindung ausgebildet ist.
  • Separat oder in Kombination umfasst das Halbleiterbauelement ferner ein diskretes passives Bauelement, das auf der oberen Oberfläche des ersten Einkapselungskörpers angebracht ist, eine dritte direkte elektrische Verbindung zwischen der diskreten passiven Vorrichtung und dem inneren Ende einer dritten Leitung aus der Vielzahl, wobei die dritte direkte elektrische Verbindung eine dritte leitende Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, und die dritte leitende Bahn in einem dritten laseraktivierten Bereich der laseraktivierbaren Formverbindung ausgebildet ist.
  • Ein Verfahren zur Bildung eines verpackten Halbleiterbauelements wird offenbart. Gemäß einer Ausführungsform des Verfahrens wird ein erster Halbleiterdie, der eine Hauptoberfläche mit einem ersten leitenden Pad umfasst, bereitgestellt, ein zweiter Halbleiterdie, der eine Hauptoberfläche mit einem zweiten leitenden Pad umfasst, wird bereitgestellt, der erste und der zweite Halbleiterdie werden so eingekapselt, dass der zweite Halbleiterdie seitlich neben dem ersten Halbleiterdie angeordnet ist und so, dass die Hauptoberflächen des ersten und des zweiten Halbleiterdies jeweils einer oberen Oberfläche des Einkapselungskörpers zugewandt sind, und es wird eine erste leitende Bahn in der oberen Oberfläche des Einkapselungskörpers gebildet, die das erste leitende Pad mit dem zweiten leitenden Pad elektrisch verbindet. Der Verkapselungskörper enthält eine laseraktivierbare Formverbindung. Die erste Leiterbahn wird in einem ersten laseraktivierten Bereich der laseraktivierbaren Formmasse gebildet.
  • Separat oder in Kombination umfasst die Bildung der ersten Leiterbahn das Richten eines Lasers auf die laseraktivierbare Formverbindung, wodurch der erste laseraktivierte Bereich gebildet wird, und die Durchführung eines Plattierungsprozesses, der leitfähiges Material im ersten laseraktivierten Bereich bildet.
  • Separat oder in Kombination ist das Plattierungsverfahren ein stromloses Flüssigplattierungsverfahren.
  • Separat oder in Kombination umfasst das Verfahren ferner das Bereitstellen einer ersten vertikalen Verbindungsstruktur auf dem ersten leitenden Pad vor dem Einkapseln, das Bereitstellen einer zweiten vertikalen Verbindungsstruktur auf dem zweiten leitenden Pad vor dem Einkapseln, wobei das Einkapseln das erste und das zweite leitende Pad mit Material des Einkapselungskörpers bedeckt und nach dem Einkapseln die äußeren Enden der ersten und der zweiten vertikalen Verbindungsstruktur an der oberen Oberfläche des Einkapselungskörpers freiliegen.
  • Separat oder in Kombination umfasst das Einkapseln des ersten und zweiten Halbleiterdies das vollständige Bedecken der ersten vertikalen Verbindungsstrukturen mit Material des Einkapselungskörpers, und das Verfahren umfasst ferner die Durchführung eines Ausdünnungsprozesses nach dem Einkapseln, und der Ausdünnungsprozess entfernt Material von der oberen Oberfläche des Einkapselungskörpers, bis die äußeren Enden der ersten und zweiten vertikalen Verbindungsstrukturen vom Einkapselungskörper freigelegt sind.
  • Separat oder in Kombination umfasst das Einkapseln des ersten und zweiten Halbleiterdies ein Spritzgussverfahren, und das Spritzgussverfahren umfasst die Verwendung eines Spritzgusshohlraums, der so dimensioniert ist, dass die Hauptoberflächen des ersten und zweiten Halbleiterdies mit verflüssigtem Formmaterial bedeckt werden, während die äußeren Enden der ersten und zweiten vertikalen Verbindungsstrukturen aus dem verflüssigten Formmaterial freigelegt werden.
  • Separat oder in Kombination wird die erste Leiterbahn so ausgebildet, dass sie direkt mit den äußeren Enden der ersten und zweiten vertikalen Verbindungsstrukturen verbunden ist.
  • Separat oder in Kombination umfasst das Verfahren ferner die Bildung einer Schutzschicht, die die erste Leiterbahn bedeckt, und die Schutzschicht umfasst ein elektrisch isolierendes Material, das sich von der laseraktivierbaren Formmasse unterscheidet.
  • Separat oder in Kombination umfasst das Verfahren ferner das Bereitstellen eines Die-Paddels oder Die-Pads mit einer Vielzahl von elektrisch leitenden Leitungen, die sich von dem Die-Paddel weg erstrecken, das Anbringen einer unteren Oberfläche des ersten Halbleiterdies, die der Hauptoberfläche des ersten Halbleiterdies gegenüberliegt, an einem ersten lateralen Bereich des Die-Paddels, das Anbringen einer unteren Oberfläche des zweiten Halbleiterdies, die der Hauptoberfläche des zweiten Halbleiter-dies gegenüberliegt, an einem zweiten lateralen Bereich des Die-Paddels, der lateral an den ersten lateralen Bereich angrenzt, und die obere Oberfläche des Einkapselungskörpers gegenüber dem Die-Paddel.
  • Gemäß einer anderen Ausführungsform eines Verfahrens zur Bildung eines verpackten Halbleiterbauelements, einem ersten Halbleiterdie, der eine Hauptoberfläche mit einem ersten leitenden Pad umfasst, wird eine Vielzahl von elektrisch leitenden Leitungen bereitgestellt, ein elektrisch isolierender erster Einkapselungskörper, der den ersten Halbleiterdie einkapselt, und die Vielzahl der Leitungen, so dass das erste leitende Pad einer oberen Oberfläche des ersten Einkapselungskörpers gegenüberliegt, und so, dass innere Enden der Leitungen innerhalb des ersten Einkapselungskörpers eingekapselt werden und äußere Enden der Leitungen vom ersten Einkapselungskörper freiliegen, und eine erste direkte elektrische Verbindung zwischen dem ersten leitenden Pad und dem inneren Ende einer ersten Leitung aus der Vielzahl gebildet wird. Die Bildung der ersten direkten elektrischen Verbindung umfasst die Bildung einer ersten Leiterbahn in der oberen Fläche des ersten Einkapselungskörpers. Der erste Einkapselungskörper besteht aus einer laseraktivierbaren Formverbindung. Die erste Leiterbahn wird in einem ersten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet.
  • Separat oder in Kombination umfasst die Bildung der ersten Leiterbahn das Richten eines Lasers auf die laseraktivierbare Formverbindung, wodurch der erste laseraktivierte Bereich gebildet wird, und die Durchführung eines Plattierungsprozesses, der leitfähiges Material im ersten laseraktivierten Bereich bildet.
  • Separat oder in Kombination umfasst das innere Ende der ersten Leitung eine erste Oberfläche, die sich vertikal unter der Hauptoberfläche des ersten Halbleiterdies befindet, und das Bilden der ersten direkten elektrischen Verbindung umfasst das Bereitstellen eines leitfähigen Verbinders, der sich vertikal zwischen der ersten Oberfläche der ersten Leitung und der oberen Oberfläche des ersten Einkapselungskörpers erstreckt.
  • Separat oder in Kombination wird der leitende Verbinder innerhalb des ersten Einkapselungskörpers vor der Bildung der ersten Leiterbahn bereitgestellt, und die Bildung der ersten Leiterbahn umfasst die Bildung des ersten laseraktivierten Bereichs, um ein freiliegendes Ende des leitenden Verbinders an der oberen Oberfläche des ersten Einkapselungskörpers zu treffen.
  • Separat oder in Kombination umfasst das Bereitstellen des leitfähigen Verbinders das Bilden eines leitfähigen Höckers oder einer Säule auf der ersten Oberfläche der ersten Leitung vor dem Bilden des ersten Einkapselungskörpers, und wobei das Bilden des ersten Einkapselungskörpers das Einkapseln des leitfähigen Höckers oder der Säule umfasst.
  • Separat oder in Kombination umfasst das Bereitstellen des leitfähigen Verbinders nach dem Ausbilden des ersten Einkapselungskörpers das Bohren einer Öffnung in den ersten Einkapselungskörper, die sich von der oberen Oberfläche des ersten Einkapselungskörpers zur ersten Oberfläche der ersten Leitung erstreckt, und das Füllen der Öffnung mit einem leitfähigen Durchgang.
  • Separat oder in Kombination umfasst das Bereitstellen des leitfähigen Verbinders das Bereitstellen der ersten Leitung, so dass sie einen einstückig geformten Abschnitt umfasst, der sich vertikal über die erste Oberfläche der ersten Leitung erstreckt, wobei das Bilden der ersten leitfähigen Bahn das Bilden des ersten laseraktivierten Bereichs umfasst, um ein freiliegendes Ende des einstückig geformten Abschnitts an der oberen Oberfläche des ersten Einkapselungskörpers zu treffen.
  • Separat oder in Kombination ist der erste Einkapselungskörper so ausgebildet, dass sich eine Seitenfläche des ersten Einkapselungskörpers zwischen der oberen Fläche des ersten Einkapselungskörpers und der ersten Fläche des ersten Leiters erstreckt, wobei die Ausbildung der ersten Leiterbahn die Ausbildung des ersten laseraktivierten Bereichs umfasst, so dass er sich von dem oberen ersten Einkapselungskörper zur ersten Fläche des ersten Leiters erstreckt, und der leitende Verbinder durch eine Verlängerung der ersten Leiterbahn, die auf der Seitenfläche ausgebildet ist, bereitgestellt wird.
  • Separat oder in Kombination umfasst das Verfahren ferner das Bereitstellen eines zweiten Halbleiterdies, der auf einem Träger seitlich neben dem ersten Halbleiterdie montiert ist, wobei der zweite Halbleiterdie eine Hauptoberfläche mit einem zweiten leitenden Pad umfasst, wobei der zweite Halbleiterdie mit dem ersten Einkapselungskörper eingekapselt wird, Ausbilden einer zweiten direkten elektrischen Verbindung zwischen dem zweiten leitfähigen Pad und dem inneren Ende einer zweiten Leitung aus der Vielzahl, wobei die zweite direkte elektrische Verbindung eine zweite leitfähige Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, und wobei die zweite leitfähige Bahn in einem zweiten laseraktivierten Bereich der laseraktivierbaren Formverbindung ausgebildet ist.
  • Separat oder in Kombination umfasst das Verfahren ferner das Montieren einer diskreten passiven Vorrichtung auf der oberen Fläche des ersten Einkapselungskörpers, wobei eine dritte direkte elektrische Verbindung zwischen der diskreten passiven Vorrichtung und dem inneren Ende einer dritten Leitung aus der Vielzahl gebildet wird, wobei die dritte direkte elektrische Verbindung eine dritte leitende Spur umfasst, die in der oberen Fläche des ersten Einkapselungskörpers gebildet wird, und wobei die dritte Leiterbahn in einem dritten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet wird.
  • Diejenigen, die sich in dieser Kunst auskennen, werden zusätzliche Merkmale und Vorteile erkennen, wenn sie die folgende detaillierte Beschreibung lesen und die beigefügten Zeichnungen betrachten.
  • Figurenliste
  • Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgerecht zueinander. Gleiche Referenzzahlen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen abgebildeten Ausführungsformen können kombiniert werden, sofern sie sich nicht gegenseitig ausschließen. Die Ausführungsformen sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung detailliert beschrieben.
    • 1, die die 1A und 1B enthält, veranschaulicht die ersten Schritte eines Verfahrens zur Herstellung eines verpackten Halbleiterbauelements. 1A veranschaulicht die Bereitstellung eines Trägers, und 1B zeigt die Montage eines ersten und zweiten Halbleiterdies auf einer Die-Befestigungsfläche des Trägers.
    • 2 zeigt die Bereitstellung vertikaler Verbindungsstrukturen auf leitenden Bondpads des ersten und zweiten Halbleiterdies.
    • 3, die die 3A und 3B enthält, veranschaulicht verschiedene Ausführungsformen eines erhöhten leitenden Leiters, der auf den leitenden Bondpads angebracht werden kann. 3A zeigt eine Drahtbolzen-Höcker-Konfiguration und 3B eine Metallsäulen-Konfiguration.
    • 4 zeigt die Bildung eines Verkapselungskörpers, der die Halbleiterdies einkapselt und die äußeren Enden der vertikalen Verbindungsstrukturen an einer oberen Fläche freilegt.
    • 5 zeigt die Durchführung eines Laseraktivierungsprozesses, der laseraktivierte Bereiche in der oberen Oberfläche des Verkapselungskörpers bildet.
    • 6 zeigt die Durchführung eines Plattierungsprozesses, der Leiterbahnen in den laseraktivierten Bereichen des Verkapselungskörpers bildet.
    • 7 zeigt die Bildung einer Schutzschicht auf den Leiterbahnen, die in den laseraktivierten Bereichen des Verkapselungskörpers gebildet werden.
    • 8 zeigt eine Draufsicht eines Halbleitergehäuses mit laseraktivierten Leiterbahnen, die gemäß einer Ausführungsform Verbindungen zu Gehäuseanschlüssen bilden.
    • 9 zeigt eine Querschnittsansicht eines Halbleitergehäuses mit laseraktivierten Leiterbahnen, die Verbindungen zu Gehäuseanschlüssen bilden, entsprechend einer Ausführungsform.
    • 10, die die 10A, 10B und 10C enthält, veranschaulicht ausgewählte Schritte zur Bildung von laseraktivierten Leiterbahnen, die Verbindungen zu Gehäuseanschlüssen bilden, entsprechend einer Ausführungsform. 10A zeigt die Verkapselung, 10B das Bohren von Durchkontaktierungen und 10C das Füllen der Durchkontaktierungsöffnungen mit leitenden Vias.
    • 11, die die 11A, 11 B und 11C enthält, veranschaulicht ausgewählte Schritte zur Bildung von laseraktivierten Leiterbahnen, die Verbindungen zu Gehäuseleitungen bilden, entsprechend einer anderen Ausführungsform. 11A zeigt die Bildung eines Bolzenhöckers oder einer Säule, 11 B die Verkapselung und 11C die Laseraktivierung.
    • 12, die die 12A, 12B, 12C, 12D, 12E und 12F enthält, zeigt ausgewählte Schritte zur Bildung eines Bolzenhöckers oder einer Säule entsprechend einer Ausführungsform. 12A zeigt die Bildung einer Maske, 12B das Füllen einer Öffnung in der Maske und 12C das Entfernen der Maske, 12D die Ablagerung eines Tropfens, 12E das Aushärten des Tropfens und 12F das Aushärten des Tropfens.
    • 13, die die 13A, 13B und 13C enthält, veranschaulicht ausgewählte Schritte zur Bildung laseraktivierter Leiterbahnen, die gemäß einer anderen Ausführungsform Verbindungen zu Gehäuseanschlüssen bilden. 13A zeigt die Bildung einer Leitung mit einem erhöhten vertikalen Teil, 13B zeigt die Verkapselung und 13C die Laseraktivierung.
    • 14, die die 14A, 14B und 14C enthält, veranschaulicht ausgewählte Schritte zur Bildung laseraktivierter Leiterbahnen, die Verbindungen zu Gehäuseanschlüssen bilden, entsprechend einer anderen Darstellung. 14A zeigt die Bildung eines Verkapselungskörpers, um Verbindungsabschnitte der Leitungen freizulegen, 14B die Laseraktivierung und 14C die Plattierung der laseraktivierten Bereiche.
  • DETAILLIERTE BESCHREIBUNG
  • Die hier beschriebenen Ausführungsformen stellen ein Halbleiterpaket mit einer Verdrahtungsschicht bereit, die in einer Oberseite des Verkapselungskörpers gebildet wird. In einer Ausführungsform wird die Verdrahtungsschicht auf der Oberseite verwendet, um zwei oder mehr verkapselte Halbleiterdies elektrisch miteinander zu verbinden. Die oberseitige Verdrahtungsschicht kann durch Leiterbahnen bereitgestellt werden, die durch eine Laserstrukturierungstechnik gebildet werden. Gemäß dieser Technik enthält der Verkapselungskörper eine laseraktivierbare Formverbindung. Ein Laserstrahl wird auf die laseraktivierbare Formverbindung aufgebracht, wodurch laseraktivierte Bereiche entlang definierter Bahnen gebildet werden. Diese laseraktivierten Bereiche stellen einen Keim für einen nachfolgenden Plattierungsprozess dar, der Leiterbahnen auf dem Verkapselungskörper bildet. Diese Leiterbahnen können in Kombination mit erhabenen leitenden Verbindungen, z.B. Höckern, Säulen usw., verwendet werden, um vollständige elektrische Verbindungen zwischen den Bondpads von eingekapselten Halbleiterdies herzustellen. Zusätzlich bietet die hier beschriebene oberseitige Verdrahtungsschicht aufgrund der hohen Auflösung und geometrischen Flexibilität der Laserstrukturierungstechnik eine hohe Verbindungsdichte, die mit bestehenden Verbindungstechniken kombiniert werden kann, um die Verbindungsanforderungen moderner Halbleiterbauelemente zu erfüllen. Zusätzlich können die Leiterbahnen vorteilhaft verwendet werden, um eine logische Verbindung zwischen zwei Dies mit niedrigeren Strom-/Spannungssignalen herzustellen, während hohe Strom-/Spannungssignale, z.B. Leistungssignale, durch dickere Leitungen des gehäusten Bauelements verteilt werden können.
  • In 1 ist eine Trägerstruktur 100 entsprechend einer Ausführungsform dargestellt, die sich auf 1 bezieht. In dieser Ausführungsform wird die Trägerstruktur 100 durch einen Leiterrahmen bereitgestellt, wobei der Leiterrahmen ein zentral angeordnetes Die-Paddle oder Die-Pad 102 und eine Vielzahl (d.h. zwei oder mehr) elektrisch leitender Leitungen 104 enthält, die sich von dem Die-Paddle 102 weg erstrecken. Das Die-Paddle 102 enthält eine planare Die-Befestigungsfläche 106, die das Montieren eines oder mehrerer Halbleiterdies darauf aufnimmt. Laut einer Ausführungsform ist das Die-Paddle 102 integral mit einigen der Leitungen 104 verbunden und bietet somit einen Anschlusspunkt für einen Anschluss eines Halbleiterdies. Im Allgemeinen kann die Trägerstruktur 100 leitende Metalle wie Kupfer, Aluminium usw. und deren Legierungen enthalten.
  • Gemäß 2 sind der erste und zweite Halbleiterdie 108, 110 auf der Trägerstruktur 100 vorgesehen. Im Allgemeinen können der erste und der zweite Halbleiterdie 108, 110 eine Vielzahl von Bauelementkonfigurationen aufweisen. Zu diesen Bauelementkonfigurationen gehören diskrete Bauelementkonfigurationen, wie z.B. HEMT (High Electron Mobility Transistor)-Bauelemente, Dioden, Thyristoren usw. Diese Bauelementkonfigurationen umfassen auch integrierte Bauelementkonfigurationen, wie z.B. Controller, Verstärker usw. Diese Bauelementekonfigurationen können vertikale Bauelemente, d.h. Bauelemente, die in einer Richtung senkrecht zur Haupt- und Rückfläche des Dies leiten, und laterale Bauelemente, d.h. Bauelemente, die in einer Richtung parallel zur Hauptoberfläche des Dies leiten, umfassen.
  • Der erste und der zweite Halbleiterdie 108, 110 haben jeweils eine Hauptfläche 112, eine der Hauptfläche 112 gegenüberliegende Rückfläche 114 (siehe 7) und die äußeren Randseiten 116, die sich zwischen der Haupt- und Rückfläche 112, 114 erstrecken. Die Hauptoberfläche 112 des ersten Halbleiterdies 108 enthält ein erstes elektrisch leitendes Bondpad 118. Die Hauptoberfläche 112 des zweiten Halbleiterdies 110 enthält ein zweites elektrisch leitendes Bondpad 120. In der dargestellten Ausführung enthält die Hauptoberfläche 112 des ersten Halbleiterdies 108 zusätzlich ein drittes elektrisch leitfähiges Bondpad 122 und die Hauptoberfläche 112 des zweiten Halbleiterdies 110 zusätzlich ein viertes elektrisch leitfähiges Bondpad 124. Diese Bondpads bieten Anschlussverbindungen (z.B. Gate, Source, Emitter, Kollektor, logische Anschlüsse usw.) für die in den ersten und zweiten Halbleiterdies 108, 110 eingebauten Bauelemente. Allgemeiner gesagt, die Anzahl, Größe und Konfiguration der Bondpads kann variieren. Optional können die Rückflächen 114 der ersten und/oder zweiten Halbleiterdies 108, 110 ähnlich konfigurierte Bondpads enthalten, die Anschlussverbindungen für das jeweilige Bauelement bereitstellen.
  • Der zweite Halbleiterdie 110 ist seitlich neben dem ersten Halbleiterdie 108 angeordnet. Das bedeutet, dass die äußere Randseite 116 des zweiten Halbleiterdies 110 der äußeren Randseite 116 des ersten Halbleiterdies 108 gegenüberliegt. Der erste und der zweite Halbleiterdie 108, 110 liegen also in lateraler Richtung nebeneinander. Die laterale Richtung bezieht sich auf eine Richtung, die parallel zur Haupt- und Rückfläche 112, 114 des Halbleiterdies 108, 110 verläuft. Wie gezeigt, sind der erste und der zweite Halbleiterdie 108, 110 seitlich durch einen Spalt voneinander getrennt. In anderen Konfigurationen können der erste und der zweite Halbleiterdie 108, 110 bündig oder nahezu bündig aneinander liegen.
  • Der erste und der zweite Halbleiter-Die 108, 110 sind auf seitlich benachbarten Bereichen der Die-Befestigungsfläche 106 montiert. In dieser Konfiguration liegt die Rückfläche 114 des ersten Halbleiterdies 108 gegenüber und ist direkt an einem ersten Bereich der Die-Befestigungsfläche 106 befestigt, und die Rückfläche 114 des zweiten Halbleiterdies 110 liegt gegenüber und ist direkt an einem zweiten Bereich der Die-Befestigungsfläche 106 befestigt, der seitlich vom ersten Bereich beabstandet ist. Die Rückflächen 114 jedes Halbleiterdies 108, 110 können direkt mit einem Klebstoff, z.B. Lot, Leitkleber usw., an den Träger angebracht werden.
  • Alternativ kann eine ähnliche, seitlich nebeneinander liegende Konfiguration erreicht werden, indem man zwei separate Träger bereitstellt und den ersten und zweiten Halbleiterdie 108, 110 auf jedem Träger anbringt.
  • Gemäß 2 sind vertikale Verbindungsstrukturen 126 auf den leitenden Pads des ersten und zweiten Halbleiterdies 108, 110 vorgesehen. Diese vertikalen Verbindungsstrukturen 126 erstrecken sich vertikal über die Hauptoberflächen 112 des ersten und zweiten Halbleiterdies 108, 110 und stellen somit eine oberste Kontaktfläche für die montierten Halbleiterdies 108, 110 dar. Verschiedene Beispiele für diese vertikalen Verbindungsstrukturen sind in 3 genauer dargestellt. Die vertikalen Verbindungsstrukturen 126 können nach der Montage der Halbleiterdies 108, 110 auf dem Die-Paddle 102 an den Bondpads angebracht werden. Alternativ können die vertikalen Verbindungsstrukturen 126 auf den Bondpads vor der Montage der Halbleiterdies 108, 110 auf dem Die-Paddle 102 angebracht werden. Vor dem unten zu beschreibenden Verkapselungsschritt können elektrische Verbindungen (nicht abgebildet) zwischen den Leitungen 104 und den beiden Halbleiterdies 108, 110 mit bekannten Techniken, wie z.B. Drahtbonden, hergestellt werden
  • Gemäß 3A kann die vertikale Verbindungsstruktur 126 als Drahtbolzenhöcker konfiguriert werden. Diese Drahtbolzenhöcker sind aus einem elektrisch leitfähigen Material hergestellt, z.B. Kupfer, Gold, Zinn, Silber, Aluminium, Nickel usw., und deren Legierungen. Im Allgemeinen können diese Bolzenhöcker durch Aufkleben einer Kugel aus leitfähigem Material auf die leitenden Pads und Einklemmen des Materials gebildet werden. Wie gezeigt, enthalten die vertikalen Verbindungsstrukturen 126 eine Anzahl von Höckern (Kugeln), die nacheinander aufeinander aufgebracht werden.
  • Bezugnehmend auf 3B kann die vertikale Verbindungsstruktur 126 als Metallsäule konfiguriert werden. Diese Metallsäulen sind aus einem elektrisch leitfähigen Metall hergestellt, z.B. Kupfer, Gold, Aluminium, Nickel usw., und deren Legierungen.
  • Allgemeiner ausgedrückt, können die vertikalen Verbindungsstrukturen 126 durch jede leitende Struktur bereitgestellt werden, die an Bondpads angebracht werden kann, um eine vertikale Ausdehnung über die Hauptoberfläche 112 des Halbleiterdies hinaus zu ermöglichen.
  • Wie in 2 wiedergegeben, können die vertikalen Verbindungsstrukturen 126, die auf den Bondpads 118, 122 des ersten Halbleiterdies 108 vorgesehen sind, jede der oben beschriebenen Konfigurationen aufweisen. Ebenso können die vertikalen Verbindungsstrukturen 126, die auf den Bondpads 120, 124 des zweiten Halbleiterdies 120 vorgesehen sind, jede der oben beschriebenen Konfigurationen haben und eine andere Konfiguration als die des ersten Halbleiterdies 108 aufweisen.
  • Bezugnehmend auf 4 wird ein elektrisch isolierender Verkapselungskörper 128 gebildet. Der Verkapselungskörper 128 ist eine elektrisch isolierende Struktur, die die Halbleiterdies und die zugehörigen elektrischen Verbindungen, z.B. Drahtverbindungen (nicht abgebildet) zwischen den Halbleiterdies 108, 110 und den Leitungen 104, abdichtet und schützt. Zum Beispiel kann der Verkapselungskörper 128 eine Vielzahl von elektrisch isolierenden Materialien wie Keramik, Epoxidmaterialien und duroplastische Kunststoffe, um nur einige zu nennen, enthalten. Zumindest ein Teil des elektrisch isolierenden Verkapselungskörpers 128 enthält eine laseraktivierbare Formverbindung. Wie hier verwendet, bezieht sich eine „laseraktivierbare Formverbindung“ auf eine Formverbindung, die mindestens ein Additiv enthält, z.B. in Form eines organischen Metallkomplexes, der durch eine durch einen fokussierten Laserstrahl induzierte physio-chemische Reaktion aktiviert wird. Zusätzlich zu dem Additiv enthält eine „laseraktivierbare Formverbindung“ ein Polymermaterial als Grundmaterial. Beispiele für diese Polymere sind duroplastische Polymere auf Harzbasis, ABS (Acrylnitril-Butadien-Styrol), PC/ABS (Polycarbonat/Acrylnitril-Butadien-Styrol), PC (Polycarbonat), PA/PPA (Polyimid/Polyphthalamid), PBT (Polybutylenterephthalat), COP (zyklisches Olefinpolymer), PPE (Polyphenylether), LCP (flüssigkristallines Polymer), PEI (Polyethylenimin oder Polyaziridin), PEEK (Polyetheretherketon), PPS (Polyphenylensulfid) usw.
  • Der Verkapselungskörper 128 kann mit einer Vielzahl bekannter Techniken wie Spritzguss, Transfer-Molding, Formpressen usw. geformt werden. Das Material des Verkapselungskörpers 128 wird so geformt, dass es die Halbleiterdies 108, 110 und die zugehörigen elektrischen Verbindungen zwischen den Halbleiterdies 108, 110 und den Leitungen 104 vollständig verkapselt, d.h. abdeckt und umgibt. Falls die Halbleiterdies 108, 110 durch einen seitlichen Spalt voneinander getrennt sind (z.B. wie in 2 dargestellt), kann der Verkapselungskörper 128 so geformt werden, dass er diesen Spalt vollständig ausfüllt.
  • Der Verkapselungskörper 128 umfasst eine obere Fläche 130. Der Verkapselungskörper 128 ist so geformt, dass die Hauptoberflächen 112 des ersten und zweiten Halbleiterdies 108, 110 vollständig mit Verkapselungsmaterial bedeckt sind. Anders ausgedrückt: Zwischen den Hauptoberflächen 112 des ersten und zweiten Halbleiterdies 108, 110 und der oberen Oberfläche 130 des Verkapselungskörpers 128 ist eine Dicke von Verkapselungsmaterial vorgesehen. Daher liegen die Hauptoberflächen 112 des ersten und zweiten Halbleiterdies 108, 110 (nicht in 4 dargestellt) gegenüber der oberen Oberfläche 130 des Verkapselungskörpers 128.
  • Der Verkapselungskörper 128 ist so geformt, dass die äußeren Enden 132 der vertikalen Verbindungsstrukturen 126 an der Oberseite 130 des Verkapselungskörpers 128 vom Einkapselungsmaterial freiliegen. Dies bedeutet, dass das leitende Material der vertikalen Verbindungsstrukturen 126 an der oberen Fläche 130 des Verkapselungskörpers 128 physisch zugänglich ist.
  • Eine Technik, um den Verkapselungskörper 128 so zu formen, dass die äußeren Enden 132 der vertikalen Verbindungsstrukturen 126 an der Oberseite 130 des Verkapselungskörpers 128 freiliegen, ist die folgende. In einigen Ausführungsformen wird der Verkapselungskörper 128 zunächst so geformt, dass die vertikalen Verbindungsstrukturen 126 vollständig mit Verkapselungsmaterial bedeckt sind. Das heißt, die Dicke des Verkapselungskörpers 128 zwischen den Hauptflächen 112 der Halbleiterdies 108, 110 und der oberen Fläche 130 wird so gewählt, dass sie größer als die Höhe der vertikalen Verbindungsstrukturen 126 ist. Anschließend wird ein Ausdünnungsprozess durchgeführt, um Verkapselungsmaterial an der oberen Oberfläche 130 zu entfernen, bis die äußeren Enden 132 der vertikalen Verbindungsstrukturen 126 vom Verkapselungskörper 128 freigelegt sind. Diese Ausdünnung kann nach bekannten Planarisierungstechniken, z.B. Polieren, Schleifen, Ätzen usw., durchgeführt werden. In einem anderen Beispiel kann das Verkapselungsmaterial mit einem Laser entfernt werden. Diese Laserausdünnungstechnik kann auch den unten näher zu beschreibenden Laseraktivierungsprozess ermöglichen.
  • Eine weitere Technik zur Formung des Verkapselungskörpers 128, bei der die äußeren Enden 132 der vertikalen Verbindungsstrukturen 126 an der Oberseite 130 des Verkapselungskörpers 128 freigelegt werden, ist wie folgt. Der Prozess zur Bildung des Verkapselungskörpers 128 wird so gesteuert, dass der fertige Verkapselungskörper 128 die äußeren Enden 132 der vertikalen Verbindungsstrukturen 126 freilegt. Anders ausgedrückt, die Dicke des Verkapselungsmaterials zwischen den Hauptflächen 112 der Halbleiterdies 108, 110 und der oberen Fläche 130 des Verkapselungskörpers 128 wird so gewählt, dass sie kleiner als die Höhe der vertikalen Verbindungsstrukturen 126 über den Bondpads ist. In einem Beispiel für diese Technik wird der Verkapselungskörper 128 durch einen Spritzgussprozess gebildet, der einen Einspritzhohlraum verwendet, der so dimensioniert ist, dass er die Hauptoberflächen der ersten und zweiten Halbleiterdies 108, 110 mit verflüssigter Formmasse bedeckt, ohne die äußeren Enden 132 der vertikalen Verbindungsstrukturen 126 zu bedecken. Nach der Durchführung dieses ersten Spritzgussverfahrens können weitere Verarbeitungsschritte durchgeführt werden. Diese Schritte können Reinigungsschritte, Planarisierungsschritte zur Planarisierung der freiliegenden äußeren Enden 132 der vertikalen Verbindungsstrukturen 126 und/oder weitere Formschritte zur Bildung zusätzlicher Teile des Verkapselungskörpers 128 umfassen.
  • Gemäß 5 wird auf der Oberseite 130 des Verkapselungskörpers 128 ein Laseraktivierungsprozess durchgeführt. Der Laseraktivierungsprozess umfasst das Richten eines Laserstrahls auf die laseraktivierbare Formmasse, die sich auf der Oberseite 130 des Verkapselungskörpers 128 befindet. Die Energie des Laserstrahls erzeugt laseraktivierte Bereiche 134 im Verkapselungskörper 128. Wie hier verwendet, bezieht sich ein „laseraktivierter Bereich“ auf einen Bereich der laseraktivierbaren Formverbindung, der mit einem Laserstrahl so reagiert hat, dass organische Metallkomplexe an der Oberfläche der laseraktivierbaren Formverbindung vorhanden sind und als Kerne für den Metallbeschichtungsprozess fungieren können, wofür im Folgenden Beispiele näher beschrieben werden. Im Gegensatz dazu weisen die Teile der laseraktivierbaren Formverbindung, die nicht dem Laserstrahl ausgesetzt sind, keine freiliegenden Metallkomplexe auf, die während eines Metallplattierungsprozesses als Keime wirken können.
  • Bezugnehmend auf 6 wird ein Plattierungsprozess auf dem Halbleiterbauelement durchgeführt. Der Plattierungsprozess bildet leitfähiges Material in den laseraktivierten Bereichen 134 der Formverbindung, ohne das leitfähige Material in inaktivierten Bereichen der laseraktivierbaren Formverbindung wesentlich zu bilden. Dies bedeutet, dass der Großteil des durch den Plattierungsprozess gebildeten Metalls (z.B. mehr als 95%, 99% usw.) in den laseraktivierten Bereichen 134 gebildet wird. Darüber hinaus bildet das in den laseraktivierten Bereichen 134 gebildete leitende Material eine definierte, leitende Bahn, die in der Lage ist, einen elektrischen Strom zu führen.
  • Im Allgemeinen kann der Plattierungsprozess jeder Metallplattierungsprozess sein, der ein Keimmetall als Grundlage für die Abscheidung von Metall darauf verwendet. In einem Beispiel ist der Plattierungsprozess ein stromloser Flüssigplattierungsprozess. Bei dieser Technik wird das Halbleiterbauelement in ein chemisches Bad getaucht, das Metallionen (z.B. Cu+-lonen, Ni+-lonen, Ag+-lonen usw.) enthält, die mit den organischen Metallkomplexen in den später aktivierten Bereichen reagieren und so eine vollständige Schicht des Elements aus dem chemischen Bad bilden. Der Plattierungsprozess kann mit einem Reinigungsschritt zur Entfernung von Laserablagerungen beginnen und kann von einer additiven Anlagerung des plattierten Metalls im chemischen Bad gefolgt werden. Optional können zusätzliche Metallbeschichtungen, z.B. Beschichtungen, die Ni, Au, Sn, Sn/Pb, Ag, Ag/Pd usw. enthalten, nach dem Plattierungsprozess auf das abgeschiedene Metall aufgetragen werden.
  • Als Ergebnis der oben beschriebenen Laseraktivierung und der Plattierungsschritte werden in den laseraktivierten Bereichen 134 der laseraktivierbaren Formverbindung eine Anzahl von Leiterbahnen oder Leitern 136 gebildet. Diese Leiterbahnen 136 können verwendet werden, um elektrische Verbindungen zwischen den Anschlüssen von Halbleiterdies herzustellen, die in den Verkapselungskörper 128 eingekapselt sind. Wie gezeigt, sind die Leiterbahnen 136 so ausgebildet, dass sie sich über den Teil des Einkapselungsmaterials erstrecken, der die Lücke zwischen dem ersten und zweiten Halbleiterdie 108, 110 ausfüllt und somit einen seitlichen elektrischen Verbindungsmechanismus bietet. Allgemeiner gesagt, diese Leiterbahnen 136 können an jeder Stelle des Verkapselungskörpers 128, der eine laseraktivierbare Formverbindung enthält, gebildet werden.
  • Gemäß einer Ausführungsform verbindet eine erste 138 der Leiterbahnen 136 die erste Leitfläche 118 des ersten Halbleiterdies 108 (in 2 dargestellt) mit der zweiten Leitfläche 120 des zweiten Halbleiterdies 110 (in 2 dargestellt) elektrisch. In diesem Fall bildet die erste 138 der Leiterbahnen 136 eine elektrische Verbindung zwischen einer ersten 142 der vertikalen Zwischenverbindungsstrukturen 126, die auf dem ersten leitfähigen Pad 118 angeordnet ist, und einer zweiten 144 der vertikalen Zwischenverbindungsstrukturen 126, die auf dem zweiten leitfähigen Pad 120 angeordnet ist. In ähnlicher Weise bildet eine zweite 140 der Leiterbahnen 136 eine elektrische Verbindung zwischen einer dritten 146 der vertikalen Verbindungsstrukturen 126, die auf dem dritten leitfähigen Pad 122 (in 2 dargestellt) angeordnet ist, und einer vierten 148 der vertikalen Verbindungsstrukturen 126, die auf dem vierten leitfähigen Pad 124 (in 2 dargestellt) angeordnet ist. In der dargestellten Ausführungsform bilden diese Leiterbahnen 136 eine vollständige elektrische Verbindung zwischen den freiliegenden äußeren Enden 132 von zwei vertikalen Interconnect-Strukturen 126. Alternativ können andere leitende Strukturen (z.B. Bonddrähte, Clips, Via-Strukturen usw.) Teil einer elektrischen Verbindung zwischen den freiliegenden äußeren Enden 132 zweier vertikaler Verbindungsstrukturen 126 sein.
  • Allgemeiner gesagt, kann eine beliebige Anzahl der Leiterbahnen 136 in der oberen Fläche 130 des Verkapselungskörpers 128 gebildet werden, um elektrische Verbindungen zwischen zwei oder mehr Halbleiterdies, die im Verkapselungskörper 128 eingekapselt sind, herzustellen. Diese Leiterbahnen 136 können getrennte elektrische Knoten bilden, z.B. im Falle der ersten und zweiten 138, 140 der Leiterbahnen 136 wie oben beschrieben, oder Teil eines einzelnen elektrischen Knotens sein, z.B. für eine erhöhte Stromtragfähigkeit.
  • Die hier beschriebene Technik der Laserstrukturierung ermöglicht es, die Leiterbahnen 136 vorteilhaft als Strukturen mit geringer Breite und/oder engem Abstand auszubilden. Da die Geometrie der Leiterbahnen 136 mit der Breite eines Laserstrahls korreliert ist, können diese Strukturen mit hoher Auflösung gebildet werden. Darüber hinaus bietet die Lasertechnik eine hohe Flexibilität hinsichtlich der Geometrie der Leiterbahnen 136. Anders ausgedrückt, im Vergleich zu herkömmlichen Metallisierungstechniken sind keine restriktiven Grundregeln erforderlich. Zur Veranschaulichung dieser Fähigkeit enthält die erste 138 der Leiterbahnen 136 in der abgebildeten Ausführungsform eine erste längliche Spannweite 150, die sich in eine erste Richtung erstreckt, und die zweite 140 der Leiterbahnen 136 eine zweite längliche Spannweite 152, die sich in eine zweite Richtung erstreckt, die relativ zur ersten Richtung abgewinkelt ist. Das heißt, die erste und die zweite längliche Spannweite 150, 152 sind nicht parallel zueinander ausgerichtet, z.B. etwa senkrecht. Allgemeiner gesagt, die durch die Laserstrukturierungstechnik gebildeten Leiterbahnen 136 können unter verschiedenen Winkeln, z.B. schräg, spitz usw., zueinander ausgerichtet werden. Außerdem können verschiedene Leiterbahnen 136 unterschiedliche Breiten, Längen usw. haben. Darüber hinaus können die Leiterbahnen 136, wie gezeigt, in verschiedenen Ebenen verlaufen. Die in 5 gezeigten Leiterbahnen 136 umfassen beispielsweise geneigte Bereiche, die sich von vertieften Abschnitten über die Halbleiterdies bis zu dem Teil des Verkapselungsmaterials erstrecken, der die Lücke zwischen den Halbleiterdies ausfüllt. Es ist vorteilhaft, dass jede dieser Strukturen ohne die Verwendung von teuren Masken gebildet werden kann.
  • In 7 ist zu sehen, dass nach der Bildung der Leiterbahnen 136 auf die oben beschriebene Weise eine optionale Schutzschicht 154 gebildet werden kann, um einige oder alle Leiterbahnen 136 abzudecken. Die Schutzschicht 154 kann unter anderem Schäden an den Leiterbahnen 136 verhindern, z.B. durch Feuchtigkeit, Partikel, physische Handhabung des Bauelements usw. Die Schutzschicht 154 kann aus einem elektrisch isolierenden Material gebildet werden, das sich von dem Material der laseraktivierbaren Formverbindung unterscheidet. Beispiele für diese Materialien sind Kunststoffe auf Epoxidbasis und Materialien auf Diamantbasis, um nur einige zu nennen.
  • Bezugnehmend auf 8 ist ein Halbleiterpaket 200 gemäß einer anderen Ausführungsform dargestellt. Das Halbleiterpaket 200 umfasst die Trägerstruktur 100, erste und zweite Halbleiterdies 108, 110, Leiterbahnen 136 und den Verkapselungskörper 128, wie zuvor beschrieben. In dieser Ausführungsform werden zusätzliche der Leiterbahnen 136 gebildet, um andere elektrische Verbindungen als die Verbindungen der zuvor beschriebenen Ausführungsformen zu schaffen. Insbesondere enthält das Halbleiterpaket 200 eine erste Gruppe 202 der Leiterbahnen 136, die Teil einer direkten elektrischen Verbindung zwischen den Anschlüssen des ersten Halbleiterdies 108 und den einzelnen Gehäuseanschlüssen 104 sind, und eine zweite Gruppe 204 von Leiterbahnen 136, die Teil einer direkten elektrischen Verbindung zwischen den Anschlüssen des zweiten Halbleiterdies 110 und den einzelnen Gehäuseanschlüssen 104 sind. Diese erste und zweite Gruppe 202, 204 der Leiterbahnen 136 stellen also Die-Leiter(bahn)-Verbindungen her. Die Ausführungsform von 8 enthält zusätzlich eine dritte Gruppe 206 der Leiterbahnen 136, die Verbindungen zwischen den ersten und zweiten Halbleiterdie 108, 110, z. B. den ersten, zweiten 138, 140, 146 und 148, wie zuvor beschrieben, herstellen. In anderen Ausführungsformen kann die dritte Gruppe 206 der Leiterbahnen 136 weggelassen werden, und es können alternative Techniken verwendet werden, um Verbindungen innerhalb des Dies herzustellen (falls erforderlich).
  • Gemäß einer Ausführungsform enthält das Halbleiterpaket 200 eine diskrete Komponente 208, die auf der Oberseite 130 des Verkapselungskörpers 128 montiert ist. Die diskrete Komponente 208 kann eine beliebige aus einer Vielzahl von vorverpackten elektrischen Komponenten sein, die so konfiguriert sind, dass sie eine definierte elektrische Charakteristik, z.B. Widerstand, Kapazität, Induktivität usw., aufweisen. Beispiele für diese Bauelemente sind Widerstände, Kondensatoren, Induktivitäten, Dioden, Transistoren usw. Die diskrete Komponente 208 kann ein oberflächenmontierbares Bauelement sein, was sich auf eine Komponente bezieht, die direkt auf einer ebenen Oberfläche montiert werden kann, wobei die Anschlüsse des Bauelements den entsprechenden Bondpads zugewandt und elektrisch kontaktiert werden können.
  • Gemäß einer Ausführungsform enthält das Halbleiterpaket 200 eine vierte Gruppe 210 der Leiterbahnen 136, die Teil einer direkten elektrischen Verbindung zwischen den Anschlüssen des diskreten Bauteils 208 und den einzelnen Gehäuseanschlüssen 104 sind.
  • Vorteilhafterweise kann durch die Verwendung einer oberseitigen Verdrahtungsschicht, die auf der Oberseite 130 des Verkapselungskörpers 128 gebildet wird, um Verbindungen zwischen den Halbleiterdies 108, 110 und den Gehäuseanschlüssen 104 herzustellen, eine platzsparende Konfiguration mit hoher Verbindungsdichte erreicht werden. Die zuvor beschriebene Flexibilität und Präzision der Laserstrukturierungstechnik kann vorteilhaft im Zusammenhang mit der Verbindung von Die-zu-Leiter(bahn)-Verbindungen genutzt werden. Die Leiterbahnen 136 können bestehende Verbindungsstrukturen ersetzen, z.B. Bonddrähte, Bänder, Clips usw., die zumindest für einen Teil der Die-zu-Leiter(bahn)-Verbindungen erforderlich sind. Dadurch wird Platz frei, der zur Vergrößerung anderer Merkmale genutzt werden kann, wie z. B. Metallclips, die für Hochstrom-/Spannungsverbindungen verwendet werden. Darüber hinaus ermöglicht die Verdrahtungsebene auf der Oberseite vorteilhaft die Integration der diskreten Komponente 208 in das Gehäusedesign bei minimalem Verarbeitungsaufwand.
  • Bezugnehmend auf 9 ist ein Querschnitt des Halbleiterpakets 200 entsprechend einer Ausführungsform dargestellt. Das Halbleiterpaket 200 enthält den ersten Halbleiterdie 108 und den zweiten Halbleiterdie 110, die auf dem Die-Pad 106 in der zuvor beschriebenen Weise montiert sind. Ein erster Verkapselungskörper 212 kapselt die ersten und zweiten Halbleiterdies 108, 110 und das Die-Pad 106 ein. Ein fünfter leitender Bondpad 213 ist auf einer Hauptoberfläche des ersten Halbleiterdies 108 angeordnet, die einer oberen Oberfläche 214 des ersten Verkapselungskörpers 212 gegenüberliegt. Ebenso ist ein sechster leitender Bondpad 216 auf einer Hauptoberfläche des zweiten Halbleiterdies 110 angeordnet, der einer oberen Oberfläche 214 des ersten Verkapselungskörpers 212 gegenüberliegt. In der dargestellten Ausführungsform ist die laseraktivierbare Formverbindung als eine diskrete Schicht 218 implementiert, die auf einem weiteren Bereich 220 aus Verkapselungsmaterial gebildet wird. Der weitere Bereich 220 des Einkapselungsmaterials kann konventionelle Einkapselungsmaterialien, z.B. Epoxid, Duroplast usw., enthalten. Ganz allgemein kann der erste Einkapselungskörper 212 mit verschiedenen Schichtkonfigurationen gebildet werden, wobei die laseraktivierbare Formverbindung einen Teil oder das gesamte Einkapselungsmaterial liefert.
  • Die elektrisch leitenden Leiter oder Leitungen 104 der Trägerstruktur 100 werden durch den ersten Verkapselungskörper 212 so verkapselt, dass die inneren Enden 220 der Leitungen innerhalb des ersten Verkapselungskörpers 212 verkapselt sind und die äußeren Enden 222 vom ersten Verkapselungskörper 212 freiliegen. In der abgebildeten Ausführungsform ist ein erstes 224 der Leitungen 104 am nächsten an dem ersten Halbleiterdie 108 und ein zweites 226 der Leitungen 104 am nächsten an dem zweiten Halbleiterdie 110. In einer Einzel-Die-Ausführungsform können die ersten und zweiten Leitungen 224, 226 nahe an gegenüberliegenden Seiten eines Dies verlaufen. Die inneren Enden 220 jeder Leitung umfassen eine erste Oberfläche 228, die eine im Wesentlichen planare Oberfläche ist, die der oberen Oberfläche 214 des ersten Verkapselungskörpers 212 gegenüberliegt.
  • Das Halbleiterpaket 200 enthält eine erste direkte elektrische Verbindung 230 zwischen dem fünften Bondpad 212 des ersten Halbleiterdies 108 und der ersten Oberfläche 228 des ersten Anschlusses 224 und eine zweite direkte elektrische Verbindung 232 zwischen dem sechsten Bondpad 216 des zweiten Halbleiterdies 110 und der ersten Oberfläche 228 des zweiten Anschlusses 226. Die fünften und sechsten Bondpads 212, 216 können beliebige Anschlüsse (z.B. Gate, Source, Emitter, Kollektor, logische Anschlüsse usw.) der ersten und zweiten Halbleiterdies 108, 110 sein. Die ersten und zweiten direkten elektrischen Verbindungen 230, 232 sind daher elektrische Verbindungen auf Gehäuse-Ebene, die den elektrischen Zugang zu den Anschlüssen der Halbleiterdies 108, 110 und den Leitungen 104 ermöglichen.
  • Die ersten und zweiten direkten elektrischen Verbindungen 230, 232 enthalten vertikale Verbindungsstrukturen 126, die auf den fünften und sechsten Bondpads 212 bzw. 216 gebildet werden. Diese vertikalen Verbindungsstrukturen 126 können nach den zuvor beschriebenen Techniken gebildet werden.
  • Zusätzlich enthalten die ersten und zweiten direkten elektrischen Verbindungen 230, 232 fünfte und sechste 234, 236 Leiterbahnen 136, die auf der Oberseite 214 des ersten Verkapselungskörpers 212 gebildet wurden. Die fünften und sechsten 234, 236 Leiterbahnen 136 werden in laseraktivierten Bereichen der laseraktivierbaren Formmasse nach den zuvor beschriebenen Techniken gebildet.
  • Zusätzlich enthalten die ersten und zweiten direkten elektrischen Verbindungen 230, 232 leitende Anschlüsse 238, die sich vertikal zwischen den ersten Oberflächen 228 der ersten und zweiten Leitung 224, 226 erstrecken. Die leitfähigen Verbinder 238 stellen die notwendige vertikale Verbindung zwischen den Leiterbahnen 136, die auf der Oberseite 214 des ersten Verkapselungskörpers 212 gebildet werden, und der Verbindungsschnittstelle der Leitungen (d.h. den ersten Oberflächen 228), die sich unterhalb der Leiterbahnen 136 befindet, her. Gemäß einer Ausführungsform sind die ersten Oberflächen 228 der ersten und zweiten Leitungen 224, 226 unterhalb der Hauptoberflächen der ersten und zweiten Halbleiterdies 108, 110 angeordnet. Verschiedene Techniken zur Bildung der leitenden Anschlüsse 238 werden im Folgenden näher beschrieben.
  • Gemäß einer Ausführungsform enthält das Halbleiterpaket 200 einen zweiten elektrisch isolierenden Verkapselungskörper 240, der auf der oberen Oberfläche 214 des ersten Verkapselungskörpers 212 gebildet wird. Der zweite elektrisch isolierende Verkapselungskörper 240 bedeckt jede der Leiterbahnen 136, die auf der Oberseite 214 des ersten Einkapselungskörpers 212 ausgebildet sind, und versiegelt und schützt somit diese Leiterbahnen 136 vor der äußeren Umgebung. Der zweite elektrisch isolierende Verkapselungskörper 240 kann konventionelle Einkapselungsmaterialien enthalten, z.B. Kunststoffe auf Epoxidbasis, Materialien auf Diamantbasis, um nur einige zu nennen.
  • Während die Ausführungsform von 9 sowohl den ersten als auch den zweiten Halbleiterdie 108, 110 enthält, ist die oben beschriebene Technik auf ein Halbleiterpaket anwendbar, das nur einen Halbleiterdie enthält. In einer anderen Ausführungsform wird beispielsweise der zweite Halbleiterdie 110 weggelassen und die hier beschriebenen Leiterbahnen 136 bieten ausschließlich eine Die-zu-Leiter-Konnektivität.
  • Bezugnehmend auf 10 ist eine Technik zur Bildung des Halbleiterpakets 200 mit den ersten und zweiten direkten elektrischen Verbindungen 230, 232, wie oben beschrieben, entsprechend einer Ausführungsform dargestellt.
  • Bezugnehmend auf 10A ist die Trägerstruktur 100 mit den ersten und zweiten Halbleiterdies 108, 110, die auf dem Die-Pad 106 montiert sind, und die vertikalen Verbindungsstrukturen 126 sind in der oben beschriebenen Weise vorgesehen. Anschließend wird der erste Verkapselungskörper 212 so gebildet, dass die ersten und zweiten Halbleiterdies 108, 110 eingekapselt werden und die vertikalen Verbindungsstrukturen 126 an der Oberseite 214 des ersten Verkapselungskörpers 212 in der zuvor beschriebenen Weise freiliegen.
  • Bezugnehmend auf 10B, nachdem der erste Verkapselungskörper 212 gebildet wurde, wird eine Öffnung 242 im ersten Verkapselungskörper 212 gebildet. Die Öffnung 242 wird so geformt, dass sie sich von der oberen Fläche 214 des ersten Verkapselungskörpers 212 bis zu den ersten Flächen 228 der ersten und zweiten Leitung 224, 226 erstreckt. Die Öffnung 242 kann durch Techniken wie Bohren, Ätzen usw. gebildet werden.
  • Bezugnehmend auf 10C ist die Öffnung 242 mit einem elektrisch leitfähigen Material, z.B. Kupfer, Aluminium, Wolfram usw., oder Legierungen davon, gefüllt. Als Ergebnis wird in der Öffnung 242 eine elektrisch leitende Via-Struktur 244 gebildet. Die Öffnung 242 kann vor oder nach der Bildung der fünften und sechsten Leiterbahnen 234, 236 gefüllt werden. In einer Ausführungsform werden nach dem Verkapseln die Öffnungen 242 gebildet. Anschließend werden die Leiterbahnen 136 gemäß der hier beschriebenen Plattierungstechniken gebildet. Anschließend wird die Öffnung 242 mit dem elektrisch leitenden Material 242 gefüllt, um die Durchkontaktierungsstruktur 244 zu bilden.
  • Bezugnehmend auf 11 ist eine Technik zur Bildung des Halbleitergehäuses 200 mit den ersten und zweiten direkten elektrischen Anschlüssen 230, 232 wie oben beschrieben gemäß einer anderen Ausführungsform dargestellt.
  • Bezugnehmend auf 11A wird die Trägerstruktur 100 mit den ersten und zweiten Halbleiterdies 108, 110, die auf dem Die-Pad 106 montiert sind, und die vertikalen Verbindungsstrukturen 126 in der zuvor beschriebenen Weise bereitgestellt. Anders als die zuvor beschriebene Ausführungsform von 10 werden bei dieser Ausführungsform die leitenden Anschlüsse 238 vor dem Verkapselungsprozess gebildet. Gemäß dieser Technik wird der leitende Verbinder 238 als leitender Bolzen oder Pfeiler oder vertikaler Draht ausgeführt, der zunächst auf den ersten Oberflächen 128 der ersten und zweiten Leitungen 224, 226 gebildet und anschließend durch den ersten Verkapselungskörper 212 verkapselt wird.
  • Bezugnehmend auf 11B wird der erste Verkapselungskörper 212 gebildet. Der erste Verkapselungskörper 212 kapselt die ersten und zweiten Halbleiterdies 108, 110, die Trägerstruktur 100, die vertikalen Verbindungsstrukturen 126 und die leitenden Anschlüsse 238 ein. Der erste Verkapselungskörper 212 wird so gebildet, dass die äußeren Enden der vertikalen Verbindungsstrukturen 126 von der oberen Oberfläche des ersten Verkapselungskörpers 212 freiliegen und die äußeren Enden der leitenden Anschlüsse 238 von der oberen Oberfläche 214 des ersten Verkapselungskörpers 212 freiliegen. Dies kann gemäß der zuvor beschriebenen Techniken erfolgen, z.B. durch Planarisierung der Oberseite 214 des ersten Verkapselungskörpers 212, bis diese Strukturen freigelegt sind.
  • Bezugnehmend auf 11C werden die fünften und sechsten Leiterbahnen 234, 236 gebildet, um die Verbindung zwischen dem fünften und sechsten Bondpad 212 bzw. 216 und den leitenden Anschlüssen 238 zu vervollständigen.
  • Bezugnehmend auf 12 sind verschiedene Techniken zur Bildung des leitenden Anschlusses 238 als leitender Bolzen oder Pfeiler dargestellt. Die 12A-12C zeigen eine Technik zur Herstellung der leitfähigen Verbinder 238 als leitfähige Säule. Die 12D-12E zeigen eine Technik zur Formung der leitfähigen Verbinder 238 als leitfähige Stifte.
  • Bezugnehmend auf 12A wird eine strukturierte Maske 246 z.B. auf der ersten Oberfläche 228 einer Leitung 104 nach bekannten Techniken geformt. Bezugnehmend auf 12B wird eine Öffnung in der strukturierten Maske 246 mit einer elektrisch leitenden Paste, z. B. einer Zinn- (Sn) oder Silberpaste (Ag), gefüllt. Bezugnehmend auf 12C wird die Maske nach dem Aushärten der Paste wieder entfernt.
  • Bezugnehmend auf 12D wird ein Tropfen 248 eines flüssigen Leiters auf die erste Oberfläche 228 einer Leitung 104 aufgebracht. Der flüssige Leiter kann aus einer Vielzahl von aushärtbaren Leitern sein, z.B. Lot, Leitpaste usw., die leitende Materialien wie Kupfer, Zinn, Silber usw. enthalten. Bezugnehmend auf 12B wird der Tropfen 248 ausgehärtet oder gehärtet. Bezugnehmend auf 12C kann der Prozess nacheinander wiederholt werden, um den Bolzenhöcker auf die gewünschte Höhe zu bringen.
  • Allgemeiner gesagt, können andere Strukturen, die sich zur Bildung einer vertikalen Verbindung oder Konnektivität zwischen einer Gehäuseleitung und der Oberseite des Verkapselungsmaterials eignen, zur Bildung des leitfähigen Verbinders 238 verwendet werden.
  • Bezugnehmend auf 13 ist eine Technik zur Bildung des Halbleitergehäuses 200 mit den ersten und zweiten direkten elektrischen Verbindungen 230, 232 wie oben beschrieben dargestellt, gemäß einer anderen Ausführungsform.
  • Bezugnehmend auf 13A wird die Trägerstruktur 100 mit den ersten und zweiten Halbleiterdies 108, 110, die auf dem Die-Pad 106 montiert sind, und die vertikalen Verbindungsstrukturen 126 in der zuvor beschriebenen Weise bereitgestellt. Wie bei der vorherigen Ausführungsform von 11-12 werden auch bei dieser Ausführungsform die leitenden Anschlüsse 238 vor dem Verkapselungsprozess gebildet. In dieser Ausführungsform ist der leitende Verbinder 238 als integraler Bestandteil der Leitungen 104 vorgesehen. Insbesondere ist der leitende Verbinder 238 ein Abschnitt, der sich kontinuierlich von den ersten Flächen 228 der ersten und zweiten Leitung 224 bzw. 226 weg erstreckt. Anders ausgedrückt, in dieser Ausführung ist der Leadframe oder Leiterrahmen speziell so ausgelegt, dass er die Leitungen 104 mit Abschnitten enthält, die sich vertikal zu einer Ebene erstrecken, die auf oder über der Ebene der Hauptoberflächen der eingekapselten Halbleiterdies liegt.
  • Bezugnehmend auf 13B wird der erste Verkapselungskörper 212 auf ähnliche Weise wie zuvor beschrieben gebildet. Die äußeren Enden der vertikalen Verbindungsstrukturen 126 und der leitende Verbinder 238 (in diesem Fall ein Teil der Leitungen 104) werden von der Oberseite 214 des ersten Verkapselungskörpers 214 gemäß den zuvor beschriebenen Techniken freigelegt, z.B. durch Planarisierung der Oberseite 214 des ersten Verkapselungskörpers 214.
  • Bezugnehmend auf 13C werden die fünften und sechsten Leiterbahnen 234, 236 gebildet, um die Verbindung zwischen den fünften und sechsten Bondpads 212 bzw. 216 und den leitenden Anschlüssen 238 zu vervollständigen.
  • Bezugnehmend auf 14 wird eine Technik zur Bildung des Halbleitergehäuses 200 mit den ersten und zweiten direkten elektrischen Verbindungen 230, 232 wie oben beschrieben dargestellt, gemäß einer anderen Ausführungsform. In den vorherigen Ausführungsformen erstreckt sich der leitende Verbinder 238 durch den ersten Verkapselungskörper 212 und kontaktiert direkt eine Leiterbahn 136 an einem Anschlusspunkt an der Oberseite 214 des ersten Verkapselungskörpers 212. Das heißt, der leitende Verbinder 238 ist in allen seitlichen Richtungen von der Einkapselung des ersten Einkapselungskörpers 212 umgeben. In der Ausführungsform von 14 dagegen ist der leitende Verbinder 238 auf einer Außenfläche des ersten Verkapselungskörpers 212 ausgebildet.
  • Bezugnehmend auf 14A wird der erste Verkapselungskörper 212 entsprechend einer Ausführungsform gebildet. Anders als bei den vorherigen Ausführungsformen wird der erste Verkapselungskörper 212 von 14 so geformt, dass die ersten Oberflächen 228 der ersten und zweiten Leitungen 224, 226 zumindest teilweise freigelegt werden. In diesem Zusammenhang beziehen sich die ersten Oberflächen 228 der ersten und zweiten Leitungen 224, 226 auf eine planare Oberfläche, die im Wesentlichen parallel zu den Hauptoberflächen des ersten und zweiten Halbleiterdies 108, 110 ist. Anders ausgedrückt, die ersten Oberflächen 228 der ersten und zweiten Leitungen 224 sind keine gebogenen Teile dieser Leitungen.
  • Gemäß einer Ausführungsform ist der erste Verkapselungskörper 212 so geformt, dass er eine Seitenfläche 250 umfasst, die sich zwischen der oberen Fläche 214 des ersten Verkapselungskörpers 212 und der ersten Fläche 228 der ersten und zweiten Leitungen 224, 226 erstreckt. In einer bestimmten Ausführungsform steht diese Seitenfläche 250 senkrecht oder zumindest nahezu senkrecht (z.B. mit fünf Grad) zur Oberseite 214 des ersten Verkapselungskörpers 212. Dementsprechend bildet die Seitenfläche 250 eine hauptsächlich senkrechte Ebene zwischen den ersten Flächen 228 der ersten und zweiten Leitungen 224 und der oberen Fläche 214 des ersten Verkapselungskörpers 212.
  • Bezugnehmend auf 14B, nachdem der erste Verkapselungskörper 212 gebildet wurde, wird ein Laseraktivierungsprozess gebildet. Anders als bei den zuvor beschriebenen Ausführungsformen wird der Laser bei dieser Ausführungsform entlang der Seitenfläche 250 eingesetzt. Anders ausgedrückt, es werden laseraktivierte Bereiche 252 gebildet, die sich kontinuierlich entlang der oberen Fläche 214 und entlang der Seitenfläche 250 erstrecken. In dieser Ausführungsform sind die laseraktivierten Bereiche 252 des ersten Verkapselungskörpers 212 so geformt, dass sie sich vollständig ausdehnen, um die ersten Oberflächen 228 der ersten und zweiten Leitungen 224, 226 zu erreichen.
  • Bezugnehmend auf 14C wird nach dem Laseraktivierungsprozess ein Plattierungsprozess durchgeführt, um die ersten und zweiten Bahnen 234, 236 in den laseraktivierten Regionen 252 zu bilden. Dies kann gemäß einer der zuvor beschriebenen Plattierungstechniken erfolgen. Als Ergebnis bieten die ersten und zweiten Bahnen 234, 236 sowohl die seitliche als auch die vertikale Ausdehnung, die notwendig ist, um die Verbindung zwischen den fünften und sechsten Bondpads 212, 216 und den ersten und zweiten Leitungen 224, 226 zu vervollständigen.
  • Bezugnehmend erneut auf 8 erläutert, kann das Halbleiterpaket 200 eine diskrete Komponente 208 enthalten, die auf der Oberseite 130 des Verkapselungskörpers 128 montiert ist. Die Anschlüsse dieser diskreten Komponente 208 sind elektrisch mit den Bondpads 246 verbunden. Diese Bondpads 246 sind mit einer vierten Gruppe 210 von Leiterbahnen 136 verbunden. Die vierte Gruppe 210 der Leiterbahnen 136 kann so konfiguriert werden, dass sie direkte elektrische Verbindungen zu den Gehäuseanschlüssen 104 gemäß einer der hier beschriebenen Techniken herstellen kann. Alternativ kann die vierte Gruppe 210 der Leiterbahnen 136 mit den Anschlüssen der ersten und zweiten Halbleiterdies 108, 110 gemäß einer der hier beschriebenen Techniken verbunden werden.
  • Während in den abgebildeten Ausführungen ein bestimmtes Leadframe-Gehäuse verwendet wird, sind die hier beschriebenen Laserverbindungstechniken allgemeiner auf eine Vielzahl von Gehäusetypen anwendbar. Zu diesen Gehäusetypen gehören flache Gehäuse, leiterhaltige Gehäuse, leiterfreie Gehäuse und oberflächenmontierbare Gehäuse, um nur einige zu nennen. In jedem dieser Beispiele kann eine laseraktivierbare Formverbindung ganz oder teilweise als Einkapselungsmaterial verwendet und gemäß der hier beschriebenen Techniken strukturiert werden.
  • Die „obere Oberfläche“ des Verkapselungskörpers, wie hier beschrieben, bezieht sich auf eine Oberfläche des Verkapselungskörpers, die über einem oder mehreren Halbleiterdies angeordnet ist, so dass die oberen Oberflächen des bedeckten Halbleiterdies der oberen Oberfläche des Verkapselungskörpers zugewandt sind. Die „obere Oberfläche“ des Verkapselungskörpers ist nicht unbedingt eine äußere, exponierte Oberfläche des verpackten Bauelements. Zum Beispiel ist, wie in der Ausführungsform von 7 gezeigt, die obere Oberfläche 130 des Verkapselungskörpers mit einer Schutzschicht bedeckt. Zusätzlich oder alternativ dazu können zusätzliche Schichten aus Einkapselungsmaterial über mindestens einen Teil der „oberen Oberfläche“ eines Einkapselungskörpers gebildet werden, so dass die hier beschriebenen Leiterbahnen 136 136 in das Einkapselungsmaterial eingebettet sind.
  • Der Begriff „elektrisch verbunden“, „direkt elektrisch verbunden“ und dergleichen beschreibt eine dauerhafte niederohmige Verbindung zwischen elektrisch verbundenen Elementen, z.B. einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter.
  • In der hier verwendeten Form sind die Begriffe „haben“, „enthalten“, „einschließen“, „umfassen“ und dergleichen offene Begriffe, die das Vorhandensein der angegebenen Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein“, „eine“ und „der/die/das“ sollen sowohl den Plural als auch den Singular umfassen, sofern der Kontext nicht eindeutig etwas anderes angibt.
  • Obwohl hier spezifische Ausführungsformen illustriert und beschrieben wurden, wird es von denjenigen, die sich in der Kunst auskennen, geschätzt werden, dass eine Vielzahl von alternativen und/oder gleichwertigen Ausführungsformen an die Stelle der spezifischen Ausführungsformen treten können, die gezeigt und beschrieben werden, ohne vom Anwendungsbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Variationen der hier besprochenen spezifischen Ausführungsformen abdecken. Es ist daher beabsichtigt, dass diese Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims (20)

  1. Ein verpacktes Halbleiterbauelement, aufweisend: einen elektrisch isolierenden ersten Einkapselungskörper, der eine obere Fläche umfasst; einen ersten Halbleiterdie, der innerhalb des ersten Einkapselungskörpers eingekapselt ist, wobei der erste Halbleiterdie eine Hauptoberfläche mit einem ersten leitenden Pad umfasst, das der oberen Oberfläche des ersten Einkapselungskörpers gegenüberliegt; eine Vielzahl von elektrisch leitfähigen Leitungen, wobei jede der Leitungen innere Enden, die innerhalb des ersten Einkapselungskörpers eingekapselt sind, und äußere Enden, die von dem ersten Einkapselungskörper freiliegen, umfasst; und eine erste direkte elektrische Verbindung zwischen dem ersten leitenden Pad und dem inneren Ende einer ersten Leitung aus der Vielzahl, wobei die erste direkte elektrische Verbindung eine erste leitfähige Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, wobei der erste Einkapselungskörper eine laseraktivierbare Formverbindung umfasst, und wobei die erste leitfähige Bahn in einem ersten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet wird.
  2. Verpacktes Halbleiterbauelement nach Anspruch 1, wobei das innere Ende der ersten Leitung eine erste Oberfläche aufweist, die sich vertikal unter der Hauptoberfläche des ersten Halbleiterdies befindet, und wobei die erste direkte elektrische Verbindung einen leitenden Verbinder aufweist, der sich vertikal zwischen der ersten Oberfläche der ersten Leitung und der oberen Oberfläche des ersten Einkapselungskörpers erstreckt.
  3. Verpacktes Halbleiterbauelement nach Anspruch 2, wobei sich der leitende Verbinder durch den ersten Einkapselungskörper erstreckt und die erste Leiterbahn an der oberen Oberfläche des ersten Einkapselungskörpers direkt kontaktiert.
  4. Verpacktes Halbleiterbauelement nach Anspruch 3, wobei der erste Einkapselungskörper so ausgebildet ist, dass er eine Öffnung zwischen der oberen Oberfläche des Einkapselungskörpers und der ersten Oberfläche der ersten Leitung enthält, und wobei der leitende Verbinder einen in der Öffnung ausgebildeten Durchgang umfasst.
  5. Verpacktes Halbleiterbauelement nach Anspruch 3 oder 4, wobei der leitende Verbinder einen leitenden Bolzen, eine Säule oder einen vertikalen Draht umfasst.
  6. Verpacktes Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der erste Einkapselungskörper so ausgebildet ist, dass er eine Seitenfläche umfasst, die sich zwischen der oberen Fläche des ersten Einkapselungskörpers und der ersten Fläche des ersten Leiters erstreckt, und wobei der leitende Verbinder eine Verlängerung der ersten Leiterbahn ist, die auf der Seitenfläche ausgebildet ist.
  7. Verpacktes Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der erste leitende Verbinder ein einstückig ausgebildeter Abschnitt der Leitung ist, der sich vertikal von der ersten Oberfläche der ersten Leitung zur oberen Oberfläche des ersten Einkapselungskörpers erstreckt.
  8. Verpacktes Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das ferner einen zweiten elektrisch isolierenden Einkapselungskörper umfasst, der auf der oberen Oberfläche des ersten Einkapselungskörpers gebildet ist, wobei der zweite Einkapselungskörper die erste Leiterbahn bedeckt.
  9. Verpacktes Halbleiterbauelement nach einem der vorhergehenden Ansprüche, ferner umfassend: einen zweiten Halbleiterdie, der innerhalb des ersten Einkapselungskörpers eingekapselt ist und seitlich neben dem ersten Halbleiterdie montiert ist, wobei der zweite Halbleiterdie eine Hauptoberfläche mit einem zweiten leitenden Pad aufweist, das der oberen Oberfläche des ersten Einkapselungskörpers gegenüberliegt; eine zweite direkte elektrische Verbindung zwischen dem zweiten leitfähigen Pad und dem inneren Ende einer zweiten Leitung aus der Vielzahl, wobei die zweite direkte elektrische Verbindung eine zweite leitfähige Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, und wobei die zweite leitfähige Bahn in einem zweiten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet wird.
  10. Verpacktes Halbleiterbauelement eines der vorhergehenden Ansprüche, ferner umfassend: ein diskretes passives Bauelement, das auf der Oberseite des ersten Verkapselungskörpers montiert ist, eine dritte direkte elektrische Verbindung zwischen dem diskreten passiven Bauelement und dem inneren Ende einer dritten Leitung aus der Vielzahl, wobei die dritte direkte elektrische Verbindung eine dritte leitfähige Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, und wobei die dritte leitfähige Bahn in einem dritten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet wird.
  11. Verfahren zur Herstellung eines verpackten Halbleiterbauelements, umfassend: Bereitstellen eines ersten Halbleiterdies, der eine Hauptoberfläche mit einem ersten leitfähigen Pad umfasst; Bereitstellen einer Vielzahl von elektrisch leitenden Leitungen; Bilden eines elektrisch isolierenden ersten Einkapselungskörpers, der den ersten Halbleiterdie einkapselt und die Vielzahl von Leitungen, so dass das erste leitfähige Pad einer oberen Oberfläche des ersten Einkapselungskörpers gegenüberliegt und dass innere Enden der Leitungen innerhalb des ersten Einkapselungskörpers eingekapselt sind und äußere Enden der Leitungen von dem ersten Einkapselungskörper freigelegt sind; und eine erste direkte elektrische Verbindung zwischen dem ersten leitfähigen Pad und dem inneren Ende einer ersten Leitung aus der Vielzahl zu bilden, wobei die Bildung der ersten direkten elektrischen Verbindung die Bildung einer ersten Leiterbahn in der oberen Oberfläche des ersten Einkapselungskörpers umfasst, wobei der erste Einkapselungskörper eine laseraktivierbare Formverbindung umfasst, und wobei die erste leitfähige Bahn in einem ersten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet wird.
  12. Verfahren nach Anspruch 11, wobei die Bildung der ersten leitfähigen Bahn umfasst: das Richten eines Lasers auf die laseraktivierbare Formverbindung, wodurch der erste laseraktivierte Bereich gebildet wird; und Durchführung eines Plattierungsprozesses, der in der ersten laseraktivierten Region leitendes Material bildet.
  13. Verfahren nach Anspruch 12, wobei das innere Ende der ersten Leitung eine erste Oberfläche aufweist, die sich vertikal unter der Hauptoberfläche des ersten Halbleiterdies befindet, und wobei die Bildung der ersten direkten elektrischen Verbindung die Bereitstellung eines leitenden Verbinders umfasst, der sich vertikal zwischen der ersten Oberfläche der ersten Leitung und der oberen Oberfläche des ersten Einkapselungskörpers erstreckt.
  14. Verfahren nach Anspruch 13, wobei der leitende Verbinder innerhalb des ersten Einkapselungskörpers vorgesehen ist, und wobei das Bilden der ersten leitfähigen Bahn das Bilden des ersten laseraktivierten Bereichs umfasst, um ein freiliegendes Ende des leitenden Verbinders an der oberen Oberfläche des ersten Einkapselungskörpers zu treffen.
  15. Verfahren nach Anspruch 14, wobei das Bereitstellen des leitenden Verbinders das Bilden eines leitenden Höckers oder einer Säule oder eines vertikalen Drahtes auf der ersten Oberfläche der ersten Leitung vor dem Bilden des ersten Einkapselungskörpers umfasst, und wobei das Bilden des ersten Einkapselungskörpers das Einkapseln des leitenden Höckers oder der Säule oder des vertikalen Drahtes umfasst.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei das Bereitstellen des leitenden Verbinders nach dem Ausbilden des ersten Einkapselungskörpers das Bohren einer Öffnung in den ersten Einkapselungskörper, die sich von der oberen Oberfläche des ersten Einkapselungskörpers zur ersten Oberfläche des ersten Leiters erstreckt, bevor die erste leitfähige Bahn gebildet wird, und das Füllen der Öffnung mit einem leitenden Durchgang nach dem Ausbilden der ersten leitfähigen Bahn umfasst.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei das Bereitstellen des leitfähigen Verbinders das Bereitstellen der ersten Leitung umfasst, so dass sie einen einstückig geformten Abschnitt umfasst, der sich vertikal über die erste Oberfläche der ersten Leitung erstreckt, und wobei das Ausbilden der ersten leitfähigen Bahn das Ausbilden des ersten laseraktivierten Bereichs umfasst, um ein freiliegendes Ende des einstückig geformten Abschnitts an der oberen Oberfläche des ersten Einkapselungskörpers zu treffen.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei der erste Einkapselungskörper so geformt wird, dass sich eine Seitenfläche des ersten Einkapselungskörpers zwischen der oberen Fläche des ersten Einkapselungskörpers und der ersten Fläche des ersten Leiters erstreckt, wobei das Bilden der ersten leitfähigen Bahn das Bilden des ersten laseraktivierten Bereichs umfasst, der sich von dem oberen ersten Einkapselungskörper zur ersten Fläche des ersten Leiters erstreckt, und wobei der leitende Verbinder durch eine Verlängerung der ersten leitfähigen Bahn, die auf der Seitenfläche gebildet wird, bereitgestellt wird.
  19. Verfahren nach einem der Ansprüche 11 bis 18, das ferner umfasst: Bereitstellen eines zweiten Halbleiterdies, der auf einem Träger seitlich neben dem ersten Halbleiterdie montiert ist, wobei der zweite Halbleiterdie eine Hauptoberfläche mit einem zweiten leitenden Pad umfasst; Einkapseln des zweiten Halbleiterdies mit dem ersten Einkapselungskörper; Bilden einer zweiten direkten elektrischen Verbindung zwischen dem zweiten leitenden Pad und dem inneren Ende einer zweiten Leitung aus der Vielzahl, wobei die zweite direkte elektrische Verbindung eine zweite leitfähige Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, und wobei die zweite leitfähige Bahn in einem zweiten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet wird.
  20. Verfahren nach einem der Ansprüche 11 bis 19, das ferner umfasst: Anbringen eines diskreten passiven Bauelements auf der Oberseite des ersten Verkapselungskörpers, eine dritte direkte elektrische Verbindung zwischen dem diskreten passiven Bauelement und dem inneren Ende eines dritten Leiters aus der Vielzahl zu bilden, wobei die dritte direkte elektrische Verbindung eine dritte leitfähige Bahn umfasst, die in der oberen Oberfläche des ersten Einkapselungskörpers ausgebildet ist, und wobei die dritte leitfähige Bahn in einem dritten laseraktivierten Bereich der laseraktivierbaren Formverbindung gebildet wird.
DE102020108851.5A 2019-04-04 2020-03-31 Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung Active DE102020108851B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/375,479 US11133281B2 (en) 2019-04-04 2019-04-04 Chip to chip interconnect in encapsulant of molded semiconductor package
US16/375,479 2019-04-04
US16/413,059 2019-05-15
US16/413,059 US10796981B1 (en) 2019-04-04 2019-05-15 Chip to lead interconnect in encapsulant of molded semiconductor package

Publications (2)

Publication Number Publication Date
DE102020108851A1 true DE102020108851A1 (de) 2020-10-08
DE102020108851B4 DE102020108851B4 (de) 2023-03-16

Family

ID=72518125

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020108851.5A Active DE102020108851B4 (de) 2019-04-04 2020-03-31 Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung

Country Status (3)

Country Link
US (1) US10796981B1 (de)
CN (1) CN111799231A (de)
DE (1) DE102020108851B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022065238A (ja) * 2020-10-15 2022-04-27 富士電機株式会社 半導体装置
US11948806B2 (en) * 2020-12-17 2024-04-02 Stmicroelectronics S.R.L. Method of manufacturing multi-die semiconductor devices and corresponding multi-die semiconductor device
US11887959B2 (en) * 2020-12-17 2024-01-30 Stmicroelectronics S.R.L. Chip-on-lead semiconductor device, and corresponding method of manufacturing chip-on-lead semiconductor devices
US11508415B2 (en) * 2021-03-15 2022-11-22 Transcend Information, Inc. Semiconductor memory package structure and semiconductor memory system
US20230035470A1 (en) 2021-07-30 2023-02-02 Stmicroelectronics S.R.L. Method of coupling semiconductor dice and corresponding semiconductor device
EP4270455A1 (de) * 2022-04-27 2023-11-01 Infineon Technologies Austria AG Halbleiterpaket und verfahren zur herstellung davon

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2931936B2 (ja) 1992-01-17 1999-08-09 株式会社日立製作所 半導体装置用リードフレームの製造方法及び半導体装置用リードフレーム並びに樹脂封止型半導体装置
US5729433A (en) 1996-01-30 1998-03-17 Micromodule Systems, Inc. Multiple chip module assembly for top of mother board
SG75958A1 (en) 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US6873039B2 (en) * 2002-06-27 2005-03-29 Tessera, Inc. Methods of making microelectronic packages including electrically and/or thermally conductive element
US8169062B2 (en) 2002-07-02 2012-05-01 Alpha And Omega Semiconductor Incorporated Integrated circuit package for semiconductior devices with improved electric resistance and inductance
US20040061213A1 (en) 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7378300B2 (en) 2005-09-22 2008-05-27 Stats Chippac Ltd. Integrated circuit package system
US7629675B2 (en) 2006-05-03 2009-12-08 Marvell International Technology Ltd. System and method for routing signals between side-by-side die in lead frame type system in a package (SIP) devices
US7944034B2 (en) 2007-06-22 2011-05-17 Texas Instruments Incorporated Array molded package-on-package having redistribution lines
US7868442B2 (en) * 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
CN102473651B (zh) 2009-07-06 2014-12-17 瑞萨电子株式会社 半导体器件的制造方法
US9230883B1 (en) 2010-01-20 2016-01-05 Amkor Technology, Inc. Trace stacking structure and method
US9196509B2 (en) * 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
KR20120056624A (ko) 2010-11-25 2012-06-04 하나 마이크론(주) 반도체 패키지
US8759956B2 (en) 2012-07-05 2014-06-24 Infineon Technologies Ag Chip package and method of manufacturing the same
US9224688B2 (en) 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
US9576932B2 (en) 2013-03-09 2017-02-21 Adventive Ipbank Universal surface-mount semiconductor package
CN110767864A (zh) 2013-03-15 2020-02-07 赛尔格有限责任公司 用于锂离子二次电池的多层混杂型电池隔板及其制造方法
JP2014220439A (ja) 2013-05-10 2014-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
US20150187608A1 (en) 2013-12-26 2015-07-02 Sanka Ganesan Die package architecture with embedded die and simplified redistribution layer
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9330994B2 (en) 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
US20160005675A1 (en) 2014-07-07 2016-01-07 Infineon Technologies Ag Double sided cooling chip package and method of manufacturing the same
US9564409B2 (en) 2015-01-27 2017-02-07 Semiconductor Components Industries, Llc Methods of forming semiconductor packages with an intermetallic layer comprising tin and at least one of silver, copper or nickel
US10264664B1 (en) * 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
DE102016103790B8 (de) 2016-03-03 2021-06-02 Infineon Technologies Ag Herstellung einer Packung unter Verwendung eines platebaren Verkapselungsmaterials
US10056319B2 (en) * 2016-04-29 2018-08-21 Delta Electronics, Inc. Power module package having patterned insulation metal substrate
CN108022899B (zh) 2016-10-28 2020-02-11 台达电子工业股份有限公司 具有引线部件的电源模块及其制造方法
US10607977B2 (en) 2017-01-20 2020-03-31 Google Llc Integrated DRAM with low-voltage swing I/O
IT201700055987A1 (it) 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e corrispondente prodotto
MY202342A (en) * 2017-06-08 2024-04-24 Intel Corp Over-molded ic package with in-mold capacitor
US10818578B2 (en) 2017-10-12 2020-10-27 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit
IT201800002903A1 (it) * 2018-02-21 2019-08-21 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

Also Published As

Publication number Publication date
US20200321269A1 (en) 2020-10-08
CN111799231A (zh) 2020-10-20
DE102020108851B4 (de) 2023-03-16
US10796981B1 (en) 2020-10-06

Similar Documents

Publication Publication Date Title
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE10201781B4 (de) Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE19520700B4 (de) Halbleiterbausteinanordnung
DE102011053161B4 (de) Verfahren und system zum führen von elektrischen verbindungen von halbleiterchips
DE102015116152B4 (de) Elektronische Vorrichtung mit Kapselungsstruktur mit verbesserter elektrischer Zugänglichkeit und Verfahren zum Herstellen der elektronischen Vorrichtung
DE102014102118A1 (de) Halbleiterbauelement
DE112012004185T5 (de) Leistungsmanagements-Anwendungen von Zwischenverbindungssubstraten
DE112009001746T5 (de) Verpackung eines eingebetteten Chips und Verfahrensablauf unter Verwendung eines vorgeformten Trägers
DE10231385A1 (de) Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
DE102015115999B4 (de) Elektronische Komponente
DE69737320T2 (de) Halbleitervorrichtung
DE102008064373B4 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102017218138B4 (de) Vorrichtung mit Substrat mit leitfähigen Säulen und Verfahren zur Herstellung der Vorrichtung
DE102018128846A1 (de) Bildung von leitfähigen Verbindungsbahnen im Verpackungsformkörper durch stromlose Plattierung
DE112006001036T5 (de) Elektronisches Bauelement und elektronische Anordnung
DE102009044561A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE102017210654B4 (de) Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
DE102009035623B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, Anordnung aus integrierten Leistungsgehäusen, integriertes Leistungshalbleitergehäuse und Verfahren zum Herstellen von Halbleitergehäusen
DE102015100862A1 (de) Elektronisches Bauelement und Verfahren zum Fertigen eines elektronischen Bauelements
DE102018103979B4 (de) Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung
DE102016103585B4 (de) Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
DE102012113012B4 (de) Verfahren zum Herstellen einer elektronischen Vorrichtung
DE102020108846B4 (de) Chip-zu-chip-verbindung in der verkapselung eines vergossenen halbleitergehäuses und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R020 Patent grant now final
R082 Change of representative