DE10231385A1

DE10231385A1 - Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung

Info

Publication number: DE10231385A1
Application number: DE10231385A
Authority: DE
Inventors: Young-Hee Song; Ill-Heung Choi; Jung-Jin Kim; Hai-Jeong Sohn; Chung-Woo Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-07-10
Filing date: 2002-07-08
Publication date: 2003-01-30
Anticipated expiration: 2022-07-09
Also published as: US7576440B2; US20040041258A1; US7825523B2; JP2003100894A; US7148578B2; US20070057367A1; US20070108562A1; US7541682B2; DE10231385B4; US7547977B2; US20070108633A1; US7453159B2; US20070057383A1; US20070108632A1; US20030011068A1; US6642627B2

Abstract

Die Erfindung bezieht sich auf einen Halbleiterchip mit einem Halbleitersubstrat (11), das einen Zellenbereich (A¶cell1¶, A¶cell2¶) und einen dazu benachbarten, peripheren Schaltkreisbereich (A¶peri¶) beinhaltet, und mit einer auf dem Halbleitersubstrat gebildeten Bondkontaktstellen-Verdrahtungsstruktur (12) sowie auf eine Mehrchippackung mit einem solchen Chip. DOLLAR A Erfindungsgemäß ist eine Kontaktstellen-Umordnungsstruktur (15) vorgesehen, die elektrisch mit der Bondkontaktstellen-Verdrahtungsstruktur verbunden ist und eine Bondkontaktstelle (17) aufweist, die über wenigstens einem Teil des Zellenbereichs angeordnet ist, wobei die Bondkontaktstellen-Verdrahtungsstruktur im wesentlichen in einem Mittenbereich des Halbleitersubstrats angeordnet ist und/oder sich ein Teil der Kontaktstellen-Umordnungsstruktur im wesentlichen von einem Mittenbereich des Halbleitersubstrats zu einem Kantenbereich desselben erstreckt. DOLLAR A Verwendung z. B. für Mehrchippackungen mit Speicherbauelementen.

Description

Die Erfindung bezieht sich auf einen Halbleiterchip nach dem Oberbegriff des Anspruchs 1 und auf eine Mehrchippackung mit einem derartigen Halbleiterchip.
Von der Industrie werden beträchtliche Anstrengungen zur Fertigung kleinerer und dünnerer Halbleiterchips unternommen, um der Anforderung nach hoher Packungsdichte für Mehrfunktions-Halbleiterbauelemente hoher Betriebsgeschwindigkeit zu entsprechen. Um die Chipabmessung zu reduzieren, sollten sowohl die Abmessung von Bondkontaktstellen als auch deren Rasterabstand verringert werden.
Herkömmliche Halbleiterchips besitzen normalerweise entweder eine Struktur vom Mittenanschlusstyp oder eine Struktur vom peripheren Anschlusstyp. Fig. 1 zeigt in Draufsicht schematisch einen Halbleiterchip vom herkömmlichen Mittenanschlusstyp. Fig. 2 stellt einen Querschnitt längs der Linie 2-2 von Fig. 1 dar. Fig. 3 zeigt in Draufsicht schematisch einen Halbleiterchip vom herkömmlichen peripheren Anschlusstyp. Fig. 4 ist eine Querschnittansicht entlang der Linie 4-4 von Fig. 3.
Wie aus den Fig. 1 und 2 ersichtlich, beinhaltet der dortige Halbleiterchip 110 vorn Mittenanschlusstyp einen peripheren Schaltkreisbereich A_peri zur Bildung von Bondkontaktstellen 112 sowie Zellenbereiche A_cell1 und A_cell2. Der periphere Schaltkreisbereich A_peri ist im Mittenbereich eines Halbleitersubstrats 111 ausgebildet. Die Zellenbereiche A_cell1 und A_cell2 sind an den Seiten des peripheren Schaltkreisbereichs A_peri ausgebildet.
Wie aus den Fig. 3 und 4 ersichtlich, umfasst der dortige Halbleiterchip 120 vom peripheren Anschlusstyp periphere Schaltkreisbereiche A_perii und A_peri2 sowie einen Zellenbereich A_cell. Der Zellenbereich A_cell ist im Mittenbereich eines Halbleitersubstrats 121 ausgebildet. Die peripheren Schaltkreisbereiche A_peri1 und A_peri2 sind an den Seiten des Zellenbereichs A_cell ausgebildet. Wie aus den Fig. 2 und 4 zu ersehen, ist sowohl beim Mittenanschlusstyp als auch beim peripheren Anschlusstyp dieser herkömmlichen Chips eine Passivierungsschicht 113, 123 über den Zellenbereichen und den peripheren Schaltkreisbereichen ausgebildet.
Bei den herkömmlichen Halbleiterchips 110, 120 der Fig. 1 bis 4 wird eine zusätzliche Chipfläche in peripheren Schaltkreisbereichen zur Bildung von Bondkontaktstellen 112, 122 benötigt. Dadurch ist für beide herkömmliche Kontaktstellentypen von Chips die Möglichkeit einer Verringerung der Abmessung begrenzt. Außerdem hat es sich als schwierig erwiesen, die Bondkontaktstellenabmessung und das Rastermaß zwischen den Bondkontaktstellen 112, 122 in diesen herkömmlichen Halbleiterchips 110, 120 zu verringern. Denn die Bondkontaktstellen 112, 122 müssen gemäß Entwurf eine minimale Abmessung und ein minimales Rastermaß zur elektrischen Chipsortierung (EDS) und zur Bildung elektrischer Zwischenverbindungen aufweisen.
Die Möglichkeit einer Verringerung der Abmessung einer Mehrchippackung (MCP) mit mehreren herkömmlichen Halbleiterchips in einem einzigen Packungskörper ist aufgrund von Schwierigkeiten wie dem Übereinanderstapeln von Chips des Mittenanschlusstyps auf Chips desselben oder ähnlicher Typen ebenfalls begrenzt. Denn hier kann sich das Drahtbonden erschweren, da in diesen Fällen lange Drahtschleifen benötigt werden.
Es besteht daher ein Bedarf nach kleineren Halbleiterchips, mit denen problemlos eine MCP gebildet werden kann, ohne dabei auf die obigen Schwierigkeiten zu stoßen.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterchips der eingangs genannten Art und einer diesen verwendenden Mehrchippackung zugrunde, die sich mit vergleichsweise geringer Chipabmessung, geringem Fertigungsaufwand und hoher Produktivität herstellen lassen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterchips mit den Merkmalen des Anspruchs 1 sowie einer Mehrchippackung mit den Merkmalen des Anspruchs 14, 21 oder 22.

Der erfindungsgemäße Halbleiterchip weist eine Kontaktstellen- Umordnungsstruktur auf, die elektrisch mit einer Kontaktstellen- Verdrahtungsstruktur verbunden ist und über wenigstens einem Teil eines Zellenbereichs eine Bondkontaktstelle beinhaltet. Diese Maßnahme ermöglicht eine deutliche Reduzierung der gesamten Chipabmessung und einer MCP mit einem oder mehreren solchen Chips unter Vermeidung der oben angesprochenen Schwierigkeiten herkömmlicher Chips mit Bondkontaktstellen und diese enthaltenden Mehrchippackungen. Mit der erfindungsgemäßen Maßnahme lassen sich zudem die Herstellungskosten senken und die Produktivität steigern.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 eine schematische Draufsicht auf einen herkömmlichen Halbleiterchip vom Mittenanschlusstyp,
Fig. 2 eine Querschnittansicht längs der Linie 2-2 von Fig. 1,
Fig. 3 eine schematische Draufsicht auf einen herkömmlichen Halbleiterchip vom peripheren Anschlusstyp,
Fig. 4 eine Querschnittansicht längs der Linie 4-4 von Fig. 3,
Fig. 5 bis 8 Querschnittansichten eines erfindungsgemäßen Halbleiterchips in verschiedenen Stufen eines Verfahrens zur Herstellung desselben,
Fig. 9 eine schematische Draufsicht auf den Halbleiterchip von Fig. 8,
Fig. 10 eine vergrößerte, ausschnittweise Querschnittansicht eines Halbleiterchips mit einer alternativen Konfiguration in einem Bereich A von Fig. 8,
Fig. 11 eine Querschnittansicht des Halbleiterchips von Fig. 9 nach einem Drahtbondvorgang,
Fig. 12 eine Querschnittansicht eines weiteren erfindungsgemäßen Halbleiterchips,
Fig. 13 bis 15 Querschnittansichten noch eines weiteren erfindungsgemäßen Halbleiterchips in aufeinanderfolgenden Stufen eines Verfahrens zur Herstellung desselben,
Fig. 16 eine Querschnittansicht noch eines weiteren erfindungsgemäßen Halbleiterchips,
Fig. 17 eine Querschnittansicht noch eines weiteren erfindungsgemäßen Halbleiterchips,
Fig. 18 eine Querschnittansicht einer erfindungsgemäßen MCP,
Fig. 19 eine Querschnittansicht einer weiteren erfindungsgemäßen MCP,
Fig. 20 eine Querschnittansicht noch einer weiteren erfindungsgemäßen MCP,
Fig. 21 eine Querschnittansicht noch einer weiteren erfindungsgemäßen MCP,
Fig. 22 eine Querschnittansicht noch einer weiteren erfindungsgemäßen MCP und
Fig. 23 eine Querschnittansicht noch einer weiteren erfindungsgemäßen MCP.
Fig. 3 veranschaulicht im Querschnitt einen erfindungsgemäß aufgebauten Halbleiterchip 10 mit einem Halbleitersubstrat 11, das darauf gebildete, integrierte Schaltkreise beinhaltet. Insbesondere umfasst das Halbleitersubstrat 11 einen in einem Mittenbereich desselben gebildeten, peripheren Schaltkreisbereich A_peri sowie auf den beiden Seiten des peripheren Schaltkreisbereichs A_peri angeordnete Zellenbereiche A_cell1 und A_cell2. In einem vorgegebenen Gebiet des Substrats 11 ist eine Bondkontaktstellen-Verdrahtungsstruktur 12 ausgebildet. Die Bondkontaktstellen-Verdrahtungsstruktur 12 kann aus einem Metall mit ausgezeichneter elektrischer Leitfähigkeit hergestellt sein, z. B. aus Aluminium (Al).
Die Bondkontaktstellen-Verdrahtungsstruktur 12 ist vorzugsweise in einem Mittenbereich des Halbleitersubstrats 11 ausgebildet. Ein Endbereich der Bondkontaktstellen-Verdrahtungsstruktur 12 ist vorzugsweise auf dem Teil des peripheren Schaltkreisbereichs A_peri gebildet. Beim herkömmlichen Halbleiterchip, wie oben erläutert, wird ein zusätzliches Chipgebiet in peripheren Schaltkreisbereichen benötigt, um Bondkontaktstellen mit einer minimalen Abmessung und einem minimalen Rastermaß gemäß Entwurf für elektrische Chipsortierung (EDS) und zum Herstellen elektrischer Zwischenverbindungen zu bilden. Beim vorliegenden, erfindungsgemäßen Ausführungsbeispiel wird hingegen kein größerer, zusätzlicher Flächenbereich zur Bildung von Bondkontaktstellen benötigt, sondern es muss nur der kleine Teil für die Bondkontaktstellen-Verdrahtungsstruktur 12 auf dem peripheren Schaltkreisbereich A_peri gebildet werden. Der restliche Teil der Bondkontaktstellen- Verdrahtungsstruktur 12 erstreckt sich bei dieser erfindungsgemäßen Realisierung über einen Teil des Zellenbereichs hinweg. Die Breite des Halbleitersubstrats 11 kann daher um etwa die Breite des Bondkontaktstellengebiets des herkömmlichen Halbleiterchips verringert werden.
Gemäß einem weiteren Erfindungsaspekt, wie er in Fig. 16 veranschaulicht ist, kann die Bondkontaktstellen-Verdrahtungsstruktur 12 alternativ vollständig innerhalb des peripheren Schaltkreisbereichs ausgebildet sein. Außerdem kann die Bondkontaktstellen-Verdrahtungsstruktur 12 in einer weiteren alternativen, nicht gezeigten Realisierung vollständig innerhalb des Zellenbereichs ausgebildet sein. In diesen Fällen kann die Abmessung der Bondkontaktstellen-Verdrahtungsstruktur 12 vergleichsweise klein gehalten werden, da entwurfsbedingt keine minimale Abmessung und kein minimales Rastermaß zur elektrischen Chipsortierung (EDS) und für elektrische Zwischenverbindungen benötigt wird.
Gemäß der Erfindung kann somit die gesamte Chipabmessung unter Verwendung der oben angegebenen Prinzipien der Erfindung beträchtlich reduziert werden, wie sie oben erläutert wurden und nachfolgend weiter im Detail beschrieben werden.
Wie aus den Fig. 5 bis 8 des weiteren ersichtlich, wird in dieser erfindungsgemäßen Realisierung auf der Bondkontaktstellen-Verdrahtungsstruktur 12 eine Passivierungsschicht 16 ausgebildet. Auf die Passivierungsschicht 16 wird dann eine dielektrische Zwischenschicht (ILD) 13 aufgebracht. Die ILD 13 besteht aus einem Material, das gute Isolations- und Integrationseigenschaften aufweist, um Bondkontaktstellen 17 vor mechanischen Spannungen durch nachfolgendes Drahtbonden, Anschlussfahnen-Bonden oder Kugelbonden zu schützen. Beispielsweise kann für die ILD 13 eine durch ein Plasma hoher Dichte (HDP) oxidierte Schicht, eine Benzocyclobuten(BCB)-Schicht, eine Polybenzoxazol(PBO)-Schicht oder eine Polyimid-Schicht verwendet werden. Bevorzugt wird eine HDP-Oxidschicht unter Verwendung von Silan-, Sauerstoff- und Argongasen, beispielsweise eine HDP-SiO₂-Schicht, verwendet. Die Passivierungsschicht 16 und die ILD 13 weisen darin gebildete Öffnungen 14 auf, um vorgegebene Teile der Bondkontaktstellen- Verdrahtungsstruktur 12 freizulegen.
Auf der ILD 13 wird entsprechend einem vorgegebenen Layout eine Kontaktstellen-Umordnungsstruktur 15 erzeugt. Wie im Bereich "A" von Fig. 8 gezeigt, werden die Öffnungen 14 mit der Kontaktstellen- Umordnungsstruktur 15 gefüllt. Eine alternative Konfiguration für den Bereich A von Fig. 8 ist in Fig. 10 gezeigt. Die Kontaktstellen-Umordnungsstruktur 15 weist vorzugsweise drei Schichten auf. Diese drei Schichten können beispielsweise eine Titan(Ti)-Schicht mit einer Dicke von etwa 30 nm bis 50 nm, eine Aluminium(Al)-Schicht mit einer Dicke von etwa 1500 nm und eine Titannitrid(TiN)-Schicht mit einer Dicke von etwa 30 nm bis 50 nm beinhalten. Die Kontaktstellen-Umordnungsstruktur 15 kann aus Kupfer (Cu), Aluminium (Al), Zink (Zn), Eisen (Fe), Platin (Pt), Kobalt (Co), Blei (Pb), Nickel (Ni) oder einer Legierung mehrerer dieser Elemente gebildet sein.
Auf der Kontaktstellen-Umordnungsstruktur 15 wird eine Isolationsschicht 18 aufgebracht. Die Isolationsschicht 18 kann eine HDP- Oxidschicht sein, z. B. eine HDP-SiO₂-Schicht oder eine HDP-SiN- Schicht. Sie kann außerdem eine Polyimid-Schicht auf der HDP-SiO₂- Schicht beinhalten, um integrierte Schaltkreise vor Alphateilchen zu schützen. Ein vorgegebener Teil der Kontaktstellen-Umordnungsstruktur 15 wird durch die Isolationsschicht freigelegt, um die Bondkontaktstellen 17 zu definieren. Die Bondkontaktstellen 17 fluchten vorzugsweise mit der Kontaktstellen-Umordnungsstruktur 15 und sind über wenigstens einem Teil der Zellenbereiche A_cell1, A_cell2 des Substrats 11 angeordnet. Während im Beispiel von Fig. 9 die Bondkontaktstellen 17 in einer einzelnen Reihe entlang gegenüberliegender Kanten des Substrats 11 angeordnet sind, können die Bondkontaktstellen 17 alternativ auch entlang von allen vier Kanten oder in einer Zick-Zack-Form angeordnet sein.
Gemäß einer Ausführungsform der Erfindung bewirkt die Kontaktstellen- Umordnungsstruktur 15 eine Neuplatzierung der Bondkontaktstellen 17 von der Bondkontaktstellen-Verdrahtungsstruktur 12 im peripheren Schaltkreisbereich A_peri in einen Bereich über den Zellenbereichen A_cell1 und A_cell21. Wie oben angegeben, ist ein Endbereich der Kontaktstellen- Umordnungsstruktur 15 elektrisch mit der freiliegenden Bondkontaktstellen-Verdrahtungsstruktur 12 über die Öffnungen 14 verbunden. Der andere Endbereich erstreckt sich in Richtung der Kante des Substrats 11.
Mit anderen Worten erstreckt sich gemäß diesem Erfindungsaspekt der Teil der Kontaktstellen-Umordnungsstruktur 15 im wesentlichen vom Mittenbereich des Halbleitersubstrats 11 zum Kantenbereich des Halbleitersubstrats 11. Die Bondkontaktstellen 17 können daher entlang den Seiten des Halbleitersubstrats 11 gebildet sein. Somit können gemäß verschiedenen Realisierungen der Erfindung Halbleiterchips vom peripheren Kontaktstellentyp unter Verwendung von Halbleiterchips vom Mittenanschlusstyp hergestellt werden, die dafür bekannt sind, dass sie im Vergleich zu den Chips vom peripheren Anschlusstyp verbesserte elektrische Leistungseigenschaften aufweisen. Das Rastermaß zwischen den Bondkontaktstellen kann erhöht werden. Während eines EDS-Tests kann eine Probe problemlos mit den Bondkontaktstellen kontaktiert werden. Diese modifizierten Chips vom peripheren Anschlusstyp brauchen daher nicht in einer Packung vom "Lead-on-Chip" (LOC)-Typ gepackt werden, sondern können in einer herkömmlichen Packung implementiert sein.
Wie anhand des Beispiels von Fig. 11 ersichtlich, können mit den Bondkontaktstellen 17 elektrische Verbindungsmittel, wie Bonddrähte 99, gekoppelt sein. Falls erforderlich, können die Positionen der Bondkontaktstellen 17 in Abhängigkeit vom Entwurf und der Struktur der elektrischen Zwischenverbindungen passend festgelegt werden.
Wie oben erläutert, sind die Bondkontaktstellen 17 bei dieser erfindungsgemäßen Realisierung vorzugsweise über wenigstens einem Teil der Zellenbereiche des Substrats 11 ausgebildet. Daher weist der periphere Schaltkreisbereich A_peri eine deutlich geringere Breite auf als der herkömmliche periphere Schaltkreisbereich. Somit kann die Gesamtbreite des Halbleiterchips 10 reduziert werden. Die Breiten der Zellenbereiche A_cell1 und A_cell2 können gleich groß sein wie beim herkömmlichen Zellenbereich. Es versteht sich, dass die Gesamtdicke des Halbleiterchips 10 durch die Bildung der Kontaktstellen-Umordnungsstruktur 15und der Isolationsschicht 18 über den Zellenbereichen A_cell1 oder A_cell2 anwächst. Der erhöhte Prozentsatz an Gesamtdicke des Chips 10 ist jedoch nicht höher als der verringerte Prozentsatz an Gesamtbreite des Chips 10, so dass die Gesamtdimension des Chips 10 verringert werden kann.
Nachfolgend wird ein Verfahren zur Herstellung des oben erläuterten, erfindungsgemäßen Halbleiterchips 10 näher erläutert. Wie aus Fig. 5 ersichtlich, umfasst das Halbleitersubstrat 11 Schaltkreise auf dem Chip, die auf den Zellenbereichen A_cell1 und A_cell2 und dem peripheren Schaltkreisbereich A_peri ausgebildet sind. Wenn der Halbleiterchip 10 ein Speicherbauelement ist, sind die auf den Zellenbereichen A_cell1 und A_cell2 ausgebildeten Schaltkreise Speicherzellen mit MOS-Transistoren und Kondensatoren, während die im peripheren Schaltkreisbereich ausgebildeten Schaltkreise beispielsweise Adressdecodierschaltungen und Dateneingabe-/Datenausgabepuffer für die Speicherzellen enthalten. Die Bondkontaktstellen-Verdrahtungsstruktur 12 wird auf dem Substrat 11 zur selektiven Verbindung mit den integrierten Schaltkreisen gebildet. Dann wird auf der Bondkontaktstellen-Verdrahtungsstruktur 12 die Passivierungsschicht 16 gebildet. Die Bondkontaktstellen-Verdrahtungsstruktur 12 wird unter Verwendung herkömmlicher Techniken, z. B. chemische Gasphasenabscheidung (CVD) oder physikalische Gasphasenabscheidung (PVD) einschließlich Sputtern, in einem vorgegebenen Layout gebildet. Wie oben erläutert, kann die Bondkontaktstellen- Verdrahtungsstruktur 12 sowohl in den Zellenbereichen A_cell1 und A_cell2 als auch im peripheren Schaltkreisbereich Apeh gebildet werden, alternativ ist jedoch auch in nicht gezeigter Weise eine Bildung derselben nur in den Zellenbereichen A_cell1 und A_cell2 möglich.
Gemäß Fig. 6 wird dann die ILD 13 auf der Passivierungsschicht 16 gebildet. Anschließend werden Öffnungen 14 erzeugt, die sich durch die Passivierungsschicht 16 und die ILD 13 hindurch erstrecken, um vorgegebene Teile der Bondkontaktstellen-Verdrahtungsstruktur 12 freizulegen. Die ILD 13 besteht aus einem Material mit guten Integrations- und Isolationseigenschaften, wie HDP-SiO₂. Dadurch können die integrierten Schaltkreise unter der ILD 13 vor physikalischen Belastungen während der Bildung elektrischer Zwischenverbindungen geschützt werden. Die ILD 13 unterstützt außerdem die Planarisierung der darunter liegenden Struktur. Die Öffnungen 14 können entweder über den Zellenbereichen A_cell1 und A_cell2 oder über dem peripheren Schaltkreisbereich A_peri ausgebildet werden.
Wenngleich das vorstehende Beispiel eine einzelne ILD aufweist, sind erfindungsgemäß in alternativen Realisierungen auch zwei oder mehr ILDs möglich, wie in den Fig. 12 und 17 gezeigt. Wie aus den Fig. 12 und 17 ersichtlich, sind in den betreffenden Ausführungsbeispielen zwischen der ILD 13 und der Kontaktstellen-Umordnungsstruktur 15 zweite ILDs 20a, 20 vorgesehen. Insbesondere werden, wie in den Fig. 12 und 17 veranschaulicht, durch das Zwischenfügen der zweiten ILDs 20a, 20 zwischen die ILD 13 und die Kontaktstellen-Umordnungsstruktur 15 die elektrischen Eigenschaften der Halbleiterchips 30, 90 verbessert. Beispielsweise kann die Kapazität verringert werden. Die Dicke der zweiten ILD 20a beträgt zwischen 2 µm bis 50 µm, beispielsweise bestimmt auf der Basis zusätzlicher Kapazitäts- und Intensitätsbetrachtung. Die zweite ILID 20a kann aus Benzocyclobuten (BCB), Polybenzoxazol (PBO), Polyimid usw. bestehen. Außerdem wird in diesem Fall vorzugsweise der Planarisierungsprozess für die ILDs durchgeführt, um die Planarität der ILDs 13, 20a bzw. 20 zu verbessern. Dementsprechend kann wiederum die Planarität der Kontaktstellen-Umordnungsstruktur 15 verbessert werden. Des weiteren werden Verbindungsausfälle der Bonddrähte oder Anschlussfahnen auf den Bondkontaktstellen 17 vermieden, und die Adhäsion zwischen diesen Anschlusskomponenten wird verbessert. Die Planarisierung wird vorzugsweise durch chemisches und mechanisches Polieren (CMP) ausgeführt.
In einer Ausführungsform der Erfindung verteilen die ILDs 13 und 20 des Halbleiterchips 90, wie in Fig. 17 gezeigt, mechanische Belastungen während der Bildung der elektrischen Zwischenverbindungen und schützen die Bondkontaktstellen 17 vor den mechanischen Belastungen. Zusätzlich wird die Bondstabilität des Drahtbondens zwischen den Bondkontaktstellen 17 und einem externen Bauelement verbessert, da die Bondkontaktstellen 17 nach zwei Planarisierungsprozessen für die beiden ILDs gebildet werden.
Wie in Fig. 7 gezeigt, wird dann auf der ILD 13 die Kontaktstellen- Umordnungsstruktur 15 erzeugt. Die Kontaktstellen-Umordnungsstruktur 15 füllt die Öffnungen 14 und ist elektrisch mit der Bondkontaktstellen- Verdrahtungsstruktur 12 verbunden. Die Kontaktstellen-Umordnungsstruktur 15 wird beispielsweise durch CVD oder Sputtern in einem gewünschten Layout erhalten.
Gemäß Fig. 8 wird anschließend auf der Kontaktstellen-Umordnungsstruktur 15 eine Isolationsschicht 18 gebildet, die eine Öffnung zur Freilegung vorgegebener Teile der Kontaktstellen-Umordnungsstruktur 15 beinhaltet. Die freigelegten Teile der Struktur 15 sind als die Bondkontaktstellen 17 definiert. Die Isolationsschicht 18 besteht vorzugsweise aus HDP-SiO₂, um die integrierten Schaltkreise vor mechanischen Belastungen zu schützen. Des weiteren kann die Isolationsschicht 18 eine Polyimidschicht auf der HDP-SiO₂-Schicht aufweisen, um die integrierten Schaltkreise vor Alphateilchen zu schützen. Die ILD 20a und die Isolationsschicht 18 können alternativ aus Polymid bestehen.
Die Fig. 13 bis 15 veranschaulichen in Querschnittansichten ein Verfahren zur Herstellung eines weiteren erfindungsgemäßen Halbleiterchips in aufeinanderfolgenden Herstellungsstufen. In diesem Ausführungsbeispiel weist der Halbleiterchip 50, wie in Fig. 15 gezeigt, eine zweite ILD 20b auf einer ersten ILD 13 auf. Die Bondkontaktstellen 17 sind in diesem Ausführungsbeispiel jedoch auf der ersten ILD 13 ausgebildet. Um einen Pufferungseffekt aufgrund der mechanischen Belastung der elektrischen Zwischenverbindungen zu vermeiden, werden Teile der zweiten ILD 20b unter den Bondkontaktstellen 17 entfernt.
Wie aus den Fig. 13 bis 15 ersichtlich, ist ein Halbleitersubstrat 11 mit einer Bondkontaktstellen-Verdrahtungsstruktur 12 vorgesehen, die vorzugsweise auf wenigstens einem Teil des peripheren Schaltkreisbereichs A_peri ausgebildet und damit elektrisch verbunden ist. Auf dem Halbleitersubstrat 11 und der Bondkontaktstellen-Verdrahtungsstruktur 12 ist eine Passivierungsschicht 16 ausgebildet. Die erste ILD 13 wird über dem Halbleitersubstrat 11 mit der Bondkontaktstellen-Verdrahtungsstruktur 12 aufgebracht. Die zweite ILD 20b wird dann über die erste ILD 13 aufgebracht. Eine erste Öffnung 22 wird durch die erste und zweite ILD 13, 20b und die Passivierungsschicht 16 hindurch eingebracht, um einen Teil der Bondkontaktstellen-Verdrahtungsstruktur 12 freizulegen. Eine zweite Öffnung 24 wird durch die zweite ILD 20b hindurch eingebracht, um einen Teil der ersten ILD 13 freizulegen. Über der zweiten ILD 20b und innerhalb der ersten Öffnung 22 wird eine Kontaktstellen-Umordnungsstruktur 15 ausgebildet und elektrisch mit der Bondkontaktstellen-Verdrahtungsstruktur 12 verbunden. Die Kontaktstellen- Umordnungsstruktur 15 wird außerdem innerhalb der zweiten Öffnung 24 vorgesehen. Über der Kontaktstellen-Umordnungsstruktur 15 wird eine Isolationsschicht 18 aufgebracht, die eine Öffnung 26 aufweist, welche einen Teil der innerhalb der zweiten Öffnung 24 ausgebildeten Kontaktstellen-Umordnungsstruktur 15 freilegt, um die Bondkontaktstellen 17 über wenigstens einem Teil des Zellenbereichs A_cell zu definieren. Die nicht durch die Isolationsschicht 18 bedeckten Teile der Kontaktstellen-Umordnungsstruktur 15 stellen die Bondkontaktstellen 17 bereit. Dieses Ausführungsbeispiel besitzt vergleichbare Eigenschaften wie das zuvor beschriebene. Beispielsweise ist die Bondkontaktstellen-Verdrahtungsstruktur 12 im wesentlichen in einem Mittenbereich des Halbleitersubstrats 11 ausgebildet.
Wie nachstehend erläutert, können verschiedene MCPs unter Verwendung erfindungsgemäßer Realisierungen von Halbleiterchips erhalten werden. In einer Realisierung gemäß Fig. 18 weist eine MCP 200 vorzugsweise einen ersten Chip 210a und einen zweiten Chip 210b auf, die vertikal auf einem Packungssubstrat 251 übereinander gestapelt sind. Als Packungssubstrat 251 kann eine gedruckte Leiterplatte (PCB) oder ein Folienverdrahtungssubstrat verwendet werden. Diese Substratoberfläche weist vorzugsweise eine Mehrzahl von darauf ausgebildeten Bondspitzen 253 auf. Beim ersten und zweiten Chip 210a, 210b handelt es sich bevorzugt um denselben Typ von Chips. Beide Chips 210a, 210b können Strukturen beinhalten, die gemäß den oben erläuterten Prinzipien der Erfindung gebildet sind. Beispielsweise kann eine Bondkontaktstellen-Verdrahtungsstruktur im wesentlichen in einem Mittenbereich eines Halbleitersubstrats ausgebildet sein. Dementsprechend sind Bondkontaktstellen 217a, 217b des ersten und zweiten Chips 210a, 210b über Zellenbereichen entlang von Seitenbereichen der Chips 210a, 210b ausgebildet. Die Chips 210a, 210b können folglich eine modifizierte Konfiguration aufweisen, beispielsweise kann ein Chip vom Mittenanschlusstyp in einen solchen vom peripheren Anschlusstyp modifiziert werden.
Der erste und der zweite Chip 210a, 210b sind elektrisch mit dem Packungssubstrat 251 durch elektrische Verbindungsmittel z. B. in Form von Bonddrähten 257 verbunden, die ihrerseits elektrisch mit den Bondspitzen 253 verbunden sind. Jede Bondspitze 253 ist daher mit jeweils einer der Bondkontaktstellen 217a, 217b verbunden.
Der erste Chip 210a ist auf dem Packungssubstrat 251 durch ein Klebemittel 261 montiert, und der zweite Chip 210b ist auf dem ersten Chip 210a durch ein Klebematerial 263 montiert. Das Klebematerial 263 ist zwischen den ersten und zweiten Chip 201, 21 Ob zwischengefügt, so dass ausreichend Platz für die Bonddrähte 257 gewährleistet ist, die zum Verbinden des ersten Chips 210a mit dem Packungssubstrat 251 verwendet werden.
Eine Verkapselung 259 aus einem Material wie z. B. einer Epoxid-Gießverbindung schützt die Oberseite des Packungssubstrats 251 vor äußeren Umgebungseinflüssen, indem sie den ersten und zweiten Chip 210a, 210b und die Bonddrähte 257 einkapselt. Auf der Unterseite des Packungssubstrats 253 sind Lotkugel 271 ausgebildet, um externe Verbindungsanschlüsse bereitzustellen.
Da die MCP 200 gemäß diesem Ausführungsbeispiel mehrere Halbleiterchips in einem einzelnen Packungskörper beinhaltet, können die Prinzipien der Erfindung, wie oben erläutert, zur Steigerung der Speicherkapazität sowie der Anzahl an Eingabe/Ausgabe-Anschlüssen ohne komplizierte Montageprozesse verwendet werden.
Fig. 19 zeigt als weiteres erfindungsgemäßes Ausführungsbeispiel eine MCP 300 mit einem ersten Chip 310a und einem zweiten Chip 310b, die seitlich nebeneinander auf einem Packungssubstrat 351 montiert sind. Der erste und zweite Chip 310a, 310b weisen hierbei vorzugsweise dieselben oder ähnliche Strukturen, wie sie weiter unten in Verbindung mit Fig. 21 erläutert werden, oder dieselben oder ähnliche Strukturen wie die oben erläuterten Chiprealisierungen auf. Beispielsweise sind der erste und der zweite Chip 310a, 310b bevorzugt durch Bonddrähte 357 über Bondspitzen 353 elektrisch mit dem Substrat 351 verbunden. Mit Bezugszeichen 359, 361 und 371 sind eine Verkapselung, Klebemittel bzw. Lotkugeln bezeichnet.
Fig. 20 zeigt eine weitere erfindungsgemäße MCP 400 mit drei Halbleiterchips 410a, 410b, 410c, die übereinander auf ein Packungssubstrat 451 gestapelt sind. Die Chips 410a, 410b, 410c weisen bevorzugt dieselben oder ähnliche Strukturen auf, wie sie zuvor gemäß den Prinzipien der Erfindung erläutert wurden. Beispielsweise sind die Halbleiterchips 410a, 410b, 410c bevorzugt vom peripheren Anschlusstyp mit Umordnungs-Bondkontaktstellen 417a, 417b, 417c, die über Zellenbereichen entlang von Rand- oder Seitenbereichen derselben ausgebildet sind. Die Halbleiterchips 410a, 410b, 410c können voneinander verschiedene Breiten aufweisen. Beispielsweise sind die Halbleiterchips 410a, 410b, 410c vorzugsweise in der Reihenfolge ihrer Abmessung übereinander gestapelt, d. h. beginnend mit dem größten Chip 410a bis zum kleinsten Chip 410c. Je nach Anwendungsfall sind jedoch andere Konfigurationen möglich. Beispielsweise können beliebige zwei der drei Chips 410a, 410b, 410c in alternativen Ausführungsformen dieselbe Abmessung besitzen.
Die Halbleiterchips 410a, 410b, 410c sind vorzugsweise durch Bonddrähte 457 über Bondspitzen 453 elektrisch mit dem Substrat 451 verbunden. Wie oben erläutert, kann die MCP 400 in diesem Fall verschiedene Chiparten umfassen. Da der Chip vom Mittenanschlusstyp in einen Chip vom peripheren Anschlusstyp modifiziert wird, ist die Möglichkeit geschaffen, mehrere Chips vertikal übereinander zu stapeln, und die Längen der Bonddrähte können vergleichsweise kurz gehalten werden, was ein leichteres Drahtbonden erlaubt.
Fig. 21 zeigt eine weitere erfindungsgemäße MCP 500 in Form einer dualen Chippackung (DDP) mit einem ersten und zweiten Halbleiterchip 510a, 510b. Ein Leiterrahmen 551 wird zur Montage der Chips 510a, 510b verwendet. Der zweite Halbleiterchip 510b ist vorzugsweise gemäß den oben erläuterten Prinzipien der Erfindung gebildet. Beispielsweise kann er ein Chip vom peripheren Anschlusstyp mit einer auf dem peripheren Schaltkreisbereich entlang von Seitenbereichen des Chips 510b ausgebildeten Umordnungs-Bondkontaktstelle 517b sein. Im Gegensatz dazu weist der erste Halbleiterchip 510a bevorzugt eine Bondkontaktstelle 517a gemäß dem Mittenanschlusstyp auf.
Die MCP 500 weist in diesem Beispiel keine Chipkontaktstelle zum Montieren der Halbleiterchips 510a, 510b auf. Stattdessen werden bevorzugt die Anschlussleiter des Leiterrahmens 551 in dieser Packung vom LOC- Typ verwendet. Die Länge der Anschlussleiter des Leiterrahmens 551 ist bevorzugt größer als diejenige der herkömmlichen Anschlussleiter, dies ist jedoch nicht zwingend. Die Oberseite des ersten Halbleiterchips 510a ist an die Unterseiten gegenüberliegender Anschlussleiter des Leiterrahmens 551 durch Klebestreifen 563 montiert. Die Bondkontaktstelle 517a des ersten Chips 510a befindet sich zwischen den gegenüberliegenden Anschlussleitern des Leiterrahmens 551 und ist an die Oberseite der zugehörigen Anschlussleiter des Leiterrahmens 551 mittels Bonddrähten 557a drahtgebondet. Die Oberseite des zweiten Chips 510b ist an die Unterseite des ersten Chips 510a durch ein Klebemittel 561 montiert. Die Umordnungs-Bondkontaktstelle 517b des zweiten Chips 510b ist an die Unterseite der zugehörigen Anschlussleiter des Leiterrahmens 551 mittels Bonddrähten 557b drahtgebondet. Der erste und der zweite Chip 510a, 510b und die zugehörigen Bonddrähte 557a, 557b sind durch eine Verkapselung 559 verkapselt.
Insgesamt stellt dadurch die MCP 500 eine DDP dar, die Halbleiterchips beinhaltet, welche vom Mittenanschlusstyp in den peripheren Anschlusstyp oder umgekehrt modifiziert sind. Außerdem können für die MCP 500 größere Halbleiterchips verwendet werden als bei den zuvor beschriebenen Ausführungsformen.
Fig. 22 zeigt eine weitere erfindungsgemäße MCP 600 in Form einer DDP mit einem ersten und einem zweiten Halbleiterchip 610a, 610b. Eine Chipkontaktstelle 653 und Anschlussleiter 651 werden zur Montage der Chips 610a, 610b benutzt. Der erste und der zweite Chip 610a, 610b sind vorzugsweise vom peripheren Anschlusstyp, wobei Bondkontaktstellen 617a, 617b entlang von Seitenbereichen der Chips 610a, 610b ausgebildet sind. Der erste und der zweite Chip 610a, 610b sind an die Oberseite bzw. die Unterseite der Chipkontaktstelle 653 durch ein Klebemittel 661 montiert. Die Bondkontaktstellen 617a des ersten Chips 610a sind an die Oberseiten der Anschlussleiter 651 mittels Bonddrähten 657a drahtgebondet. Die Bondkontaktstellen 617b des zweiten Chips 610b sind an die Unterseiten der Anschlussleiter 651 mittels Bonddrähten 657b drahtgebondet. Der erste und der zweite Chip 610a, 610b und die Bonddrähte 657a, 657b sind durch eine Verkapselung 659 verkapselt.
Die MCP 600 gemäß diesem Ausführungsbeispiel weist Chips auf, die gemäß den oben erläuterten Prinzipien der Erfindung ausgebildet sind. Beispielsweise kann die MCP 600 als Halbleiterchips solche beinhalten, die von einem Mittenanschlusstyp in einen peripheren Anschlusstyp modifiziert sind.
Fig. 23 zeigt eine weitere erfindungsgemäße MCP 700 mit vier Halbleiterchips 710a, 710b, 710c, 710d. Vorzugsweise ist dabei die Breite eines ersten Chips 710a deutlich größer als diejenige eines zweiten Chips 710b. Außerdem ist die Breite eines dritten Chips 710c vorzugsweise deutlich größer als diejenige eines vierten Chips 710d. Die Breite des ersten Chips 710a ist außerdem vorzugsweise ungefähr gleich groß wie diejenige des dritten Chips 710c. Der Fachmann erkennt jedoch ohne weiteres, dass die Abmessungen des ersten und dritten Chips 710a, 710c oder des zweiten und vierten Chips 710b, 710d nicht zwingend gleich groß sein müssen, sondern je nach Anwendungsfall unterschiedlich gewählt werden können.
Zur Montage der Chips 710a bis 710d wird ein Leiterrahmen 751 mit einer Chipkontaktstelle 753 verwendet. Die nicht aktive Oberfläche des ersten Chips 710a ist an der Oberseite der Chipkontaktstelle 753 angebracht. Die nicht aktive Oberfläche des zweiten Chips 710b ist an einem Teil der aktiven Oberfläche des ersten Chips 710a angebracht und die nicht aktive Oberfläche des dritten Chips 710c ist an der Unterseite der Chipkontaktstelle 753 angebracht. Die nicht aktive Oberfläche des vierten Chips 710d ist an einem Teil der aktiven Oberfläche des dritten Chips 710c angebracht. Der erste und der zweite Chip 710a, 710b weisen vorzugsweise nach unten, während der dritte und der vierte Chip 710c, 710d vorzugsweise nach unten weisen.
Die Bondkontaktstellen 717a, 717b des ersten und zweiten Chips 710a, 710b sind an die Oberseite der Anschlussleiter des Leiterrahmens 751 über erste bzw. zweite Bonddrähte 757a, 757b drahtgebondet. Die Bondkontaktstellen 717c, 717d des dritten und vierten Chips 710c, 710d sind an die Unterseite der Anschlussleiter des Leiterrahmens 751 durch dritte bzw. vierte Bonddrähte 757c, 757d drahtgebondet. Die Halbleiterchips 710a bis 710d und die Bonddrähte 757a bis 757d sind durch eine Verkapselung 753 verkapselt. Die Bezugszeichen 761, 762, 763 und 764 bezeichnen ein jeweiliges Klebemittel.
In verschiedenen erfindungsgemäßen Ausführungsformen, wie sie oben erläutert wurden, werden elektrische Verbindungen zwischen den Chips und dem Leiterrahmen oder Packungssubstrat bevorzugt durch Drahtbonden bewerkstelligt. Alternativ können jedoch andere Techniken bei der Bildung einer erfindungsgemäßen MCP eingesetzt werden.
Des weiteren versteht sich für den Fachmann, dass andere Typen von Leiterrahmen oder Folien statt der gezeigten Leiterrahmen verwendet werden können. Beispielsweise können Leiterrahmen zum Einsatz kommen, die zweifach gebogene innere Anschlussleiter und J-förmig geführte, äußere Anschlussleiter beinhalten. In diesem Fall liegt der gebogene Teil der inneren Leiterstücke über der aktiven Oberfläche eines von mehreren Chips und ist an diesem durch ein Klebeband oder andere geeignete Klebemittel angebracht.
Wenngleich in den verschiedenen gezeigten, bevorzugten Ausführungsformen der Erfindung MCPs veranschaulicht sind, die zwischen zwei und vier Halbleiterchips in einem einzelnen MCP-Körper aufweisen, können je nach Anwendungsfall eine andere Anzahl von Chips in einer MCP enthalten sein.
Die Chips einer Packung können alle vom selben Typ sein, beispielsweise Speicherchips. In einer anderen Ausführungsform kann einer der Chips ein DRAM-Bauelement und ein anderer Chip ein Flash- Speicherbauelement sein. Alternativ können die Chips von unterschiedlichem Typ sein. Beispielsweise kann einer der Chips ein Speicherchip sein, wie ein Flash-Speicher, ein statischer Speicher mit wahlfreiem Zugriff (SRAM) oder ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM), während ein anderer Chip ein Nichtspeicher-Chip sein kann, z. B. ein Mikroprozessor. Die Erfindung kann folglich dazu verwendet werden, ein System in einer Packung (SIP) zu implementieren und dadurch die Packungsdichte signifikant zu steigern.

Claims

1. Halbleiterchip mit
einem Halbleitersubstrat (11) mit einem Zellenbereich (A_cell1, A_cell1) und einem dazu benachbarten, peripheren Schaltkreisbereich (A_peri) und
einer Bondkontaktstellen-Verdrahtungsstruktur (12) auf dem Halbleitersubstrat,
gekennzeichnet durch eine Kontaktstellen-Umordnungsstruktur (15), die elektrisch mit der Bondkontaktstellen-Verdrahtungsstruktur (12) verbunden ist und eine Bondkontaktstelle (17) über wenigstens einem Teil des Zellenbereichs beinhaltet, wobei die Bondkontaktstellen- Verdrahtungsstruktur (12) im wesentlichen in einem Mittenbereich des Halbleitersubstrats ausgebildet ist und/oder sich ein Teil der Kontaktstellen-Umordnungsstruktur (15) im wesentlichen von einem Mittenbereich des Halbleitersubstrats zu einem Kantenbereich des Halbleitersubstrats erstreckt.

2. Halbleiterchip nach Anspruch 1, weiter dadurch gekennzeichnet, dass auf dem Zellenbereich des Halbleitersubstrats integrierte Schaltkreise ausgebildet sind.

3. Halbleiterchip nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass
auf dem Halbleitersubstrat und der Bondkontaktstellen- Verdrahtungsstruktur eine Passivierungsschicht (16) gebildet ist und die Kontaktstellen-Umordnungsstruktur auf die Passivierungsschicht aufgebracht ist und
über der Kontaktstellen-Umordnungsstruktur eine Isolationsschicht (18) mit einer Öffnung darin gebildet ist, die einen Teil der Kontaktstellen-Umordnungsstruktur freilegt, um die Bondkontaktstelle zu definieren.

4. Halbleiterchip nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Bondkontaktstelle (17) entlang eines Seitenbereichs des Halbleitersubstrats gebildet ist.

5. Halbleiterchip nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Bondkontaktstellen-Verdrahtungsstruktur auf einem Teil des peripheren Schaltkreisbereichs gebildet ist und sich über einen Teil des Zellenbereichs erstreckt.

6. Halbleiterchip nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die Bondkontaktstellen-Verdrahtungsstruktur vollständig innerhalb des peripheren Schaltkreisbereichs gebildet ist.

7. Halbleiterchip nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die Bondkontaktstellen-Verdrahtungsstruktur vollständig innerhalb des Zellenbereichs gebildet ist.

8. Halbleiterchip nach einem der Ansprüche 3 bis 7, weiter gekennzeichnet durch eine dielektrische Zwischenschicht (13) zwischen der Kontaktstellen-Umordnungsstruktur und der Passivierungsschicht.

9. Halbleiterchip nach Anspruch 8, weiter dadurch gekennzeichnet, dass die dielektrische Zwischenschicht planarisiert ist.

10. Halbleiterchip nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass die Kontaktstellen-Umordnungsstruktur eine Schichtfolge mit einer Titan(Ti)-Schicht, einer Aluminium(Al)- Schicht und einer Titannitrid(TiN)-Schicht beinhaltet.

11. Halbleiterchip nach einem der Ansprüche 1 bis 10, weiter dadurch gekennzeichnet, dass die Kontaktstellen-Umordnungsstruktur Kupfer (Cu), Aluminium (Al), Zink (Zn), Eisen (Fe), Platin (Pt), Kobalt (Co), Blei (Pb), Nickel (Mi) oder eine Legierung aus diesen Elementen beinhaltet.

12. Halbleiterchip nach einem der Ansprüche 1, 2 und 4 bis 11, weiter gekennzeichnet durch
eine Passivierungsschicht auf dem Halbleitersubstrat und der Bondkontaktstellen-Verdrahtungsstruktur,
eine erste dielektrische Zwischenschicht auf dem Halbleitersubstrat mit der Bondkontaktstellen-Verdrahtungsstruktur,
eine zweite dielektrische Zwischenschicht auf der ersten dielektrischen Zwischenschicht,
eine erste Öffnung, die sich durch die Passivierungsschicht und die erste und zweite dielektrische Zwischenschicht hindurch erstreckt, um einen Teil der Bondkontaktstellen-Verdrahtungsstruktur freizulegen,
eine zweite Öffnung, die sich durch die zweite dielektrische Zwischenschicht hindurch erstreckt, um einen Teil der ersten dielektrischen Zwischenschicht freizulegen, wobei die Kontaktstellen- Umordnungsstruktur über der zweiten dielektrischen Zwischenschicht und mit einer ersten Öffnung gebildet und elektrisch mit der Bondkontaktstellen-Verdrahtungsstruktur und innerhalb der zweiten Öffnung verbunden ist, und
eine Isolationsschicht über der Kontaktstellen-Umordnungsstruktur, wobei die Isolationsschicht eine darin eingebrachte Öffnung aufweist, die einen Teil der innerhalb der zweiten Öffnung gebildeten Kontaktstellen-Umordnungsstruktur freilegt, um die Bondkontaktstelle über wenigstens einem Teil des Zellenbereichs zu bilden.

13. Halbleiterchip nach Anspruch 12, weiter dadurch gekennzeichnet, dass die erste dielektrische Zwischenschicht planarisiert ist.

14. Halbleiter-Mehrchippackung mit
einem Packungssubstrat (251) mit einer Oberfläche, auf der eine Mehrzahl von Bondspitzen (253) ausgebildet sind, und
zwei oder mehr Halbleiterchips (210a, 210b), die auf der Substratoberfläche montiert sind,
dadurch gekennzeichnet, dass wenigstens einer der beiden Halbleiterchips (210a, 210b) ein solcher nach einem der Ansprüche 1 bis 13 ist und
jede Bondspitze (253) elektrisch mit je einer der Bondkontaktstellen der Bondkontaktstellen-Verdrahtungsstruktur dieses Halbleiterchips verbunden ist.

15. Mehrchippackung nach Anspruch 14, weiter dadurch gekennzeichnet, dass die zwei oder mehr Chips (310a, 310b) nebeneinander angeordnet sind.

16. Mehrchippackung nach Ansprüch 14, weiter dadurch gekennzeichnet, dass die zwei oder mehr Chips (210a, 210b) vertikal übereinander gestapelt sind.

17. Mehrchippackung nach einem der Ansprüche 14 bis 16, weiter dadurch gekennzeichnet, dass die zwei oder mehr Chips vom gleichen Chiptyp sind.

18. Mehrchippackung nach Anspruch 16 oder 17, weiter dadurch gekennzeichnet, dass die zwei oder mehr Chips (410a, 410b, 410c) wenigstens einen unteren und einen über diesem angeordneten, oberen Chip beinhalten, wobei die Breite des oberen Chip kleiner als diejenige des unteren Chip ist.

19. Mehrchippackung nach einem der Ansprüche 14 bis 16 und 18, weiter dadurch gekennzeichnet, dass die zwei oder mehr Chips einen Speicherchip und einen Nichtspeicher-Chip beinhalten.

20. Mehrchippackung nach einem der Ansprüche 14 bis 18, weiter dadurch gekennzeichnet, dass die zwei oder mehr Chips einen DRAM-Chip und einen Flash-Speicherchip beinhalten.

21. Halbleiter-Mehrchippackung mit
einem Leiterrahmen (551) mit einer Vorderseite und einer Rückseite,
einem ersten Chip (510a) mit einer Oberseite und einer Unterseite, wobei die Oberseite des ersten Chip an der Rückseite des Leiterrahmens angeordnet ist und der erste Chip Bondkontaktstellen (517a) aufweist, die im wesentlichen entlang eines Mittenbereichs der Oberseite ausgebildet sind, und
einem zweiten Chip (510b) mit einer Oberseite und einer Unterseite, wobei die Oberseite des zweiten Chip an der Unterseite des ersten Chip angeordnet ist,
dadurch gekennzeichnet, dass
der zweite Chip (510b) ein Halbleiterchip nach einem der Ansprüche 1 bis 13 ist und
die Bondkontaktstellen (517a) des ersten Chip (510a) elektrisch mit dem Leiterrahmen (551) und die Bondkontaktstellen (517b) des zweiten Chip elektrisch mit dem Leiterrahmen verbunden sind.

22. Halbleiter-Mehrchippackung mit
einem Leiterrahmen mit einer Chipkontaktstelle (653) und einem Anschlussleiter (651), wobei die Chipkontaktstelle eine Vorderseite und eine Rückseite aufweist, und
einem an der Vorderseite der Chipkontaktstelle angeordneten ersten Chip (610a) und einem an der Rückseite der Chipkontaktstelle angeordneten zweiten Chip (610b),
dadurch gekennzeichnet, dass wenigstens einer der beiden Chips (610a, 610b) ein Halbleiterchip nach einem der Ansprüche 1 bis 13 ist und
die Bondkontaktstellen (617a, 617b) des ersten und zweiten Chips jeweils elektrisch mit dem Anschlussleiter (651) verbunden sind.

23. Mehrchippackung nach Anspruch 22, weiter dadurch gekennzeichnet, dass ein zusätzlicher Chip (710b, 710d) auf wenigstens einem von dem ersten und zweiten Chip angeordnet ist, wobei der zusätzliche Chip periphere Kontaktstellen (717b, 717d) aufweist, die elektrisch mit dem Anschlussleiter (751) verbunden sind.

24. Mehrchippackung nach Anspruch 23, weiter dadurch gekennzeichnet, dass die Breite des zusätzlichen Chip kleiner als diejenige des ersten oder des zweiten Chip ist.