JPH06275794A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH06275794A
JPH06275794A JP5058725A JP5872593A JPH06275794A JP H06275794 A JPH06275794 A JP H06275794A JP 5058725 A JP5058725 A JP 5058725A JP 5872593 A JP5872593 A JP 5872593A JP H06275794 A JPH06275794 A JP H06275794A
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Japan
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wiring layer
level
level wiring
transistors
memory cells
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JP5058725A
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Shozo Okada
昌三 岡田
Shin Hashimoto
伸 橋本
Susumu Matsumoto
晋 松本
Shinichi Imai
伸一 今井
Yoshiro Nakada
義朗 中田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Abstract

(57)【要約】 【目的】 チップの小面積化を容易にした半導体記憶装
置を提供する。 【構成】 半導体チップ主面上に設けられた複数のメモ
リセルおよび複数のトランジスタの上部を含む領域にボ
ンデングパッド１０ｂ，１３ｂが位置し、そのボンデン
グパッド１０ｂ，１３ｂが複数レベルの配線層の上部配
線層１０ａ，１３ａの一部で積層形成されており、積層
形成されたボンデングパッド１０ｂ，１３ｂ間の上下方
向コンタクトをボンデングパッド１０ｂ，１３ｂの周辺
部で行っている。 【効果】 ボンデングパッドを活生領域上に設けた構造
にすることにより、チップの小面積化を実現することが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に半導体基板主面上に設けら
れたボンデングパッドに関するものである。
【０００２】
【従来の技術】従来、半導体記憶装置では、図９（ａ）
に示すように、チップの外部と信号をやり取りするため
の複数のボンデングパッド６４を半導体チップ主要面６
１の周辺部、すなわちメモリセル領域６２および周辺回
路領域６３の周辺部に配置するのが一般であった。しか
し、最近では図９（ｂ）に示すように、小チップ化や高
性能化のためにボンデングパッド６４を半導体チップ主
要面６１の中央部に配置したＬＯＣ型のパッケージも提
案されている（日本国特許出願 昭和６１−３２０６
６、優先権主張 １９８５年４月１８日、ＩＢＭ）。
【０００３】図１０は、従来のボンデングパッドの配置
でメモリセル領域に１つのスタックトキャパシタと１つ
のスイッチングトランジスタとで構成されるＤＲＡＭの
メモリセルを形成した場合の構造断面図である。図１０
において、Ａ1 はメモリセル領域、Ａ2 は周辺回路領
域、Ａ3 はボンデングパッド領域である。７１ａはメモ
リセル領域Ａ1 のスイッチングトランジスタ、７１ｂは
周辺回路領域Ａ2 のトランジスタ、７２はポリサイド等
の導電体膜で形成されたビット線、７３はスタックトキ
ャパシタの下部電極、７４はスタックトキャパシタ８２
の容量絶縁膜、７５はスタックトキャパシタ８２の上部
電極である。
【０００４】７６はコンタクトホール、７７ａは第１レ
ベル配線層、７７ｂは第１レベル配線層７７ａで形成さ
れたボンデングパッド、７８は層間絶縁膜、７９はコン
タクトホール、８０ａは第２レベル配線層、８０ｂは第
２レベル配線層８０ａで形成されたボンデングパッド、
８１は表面保護膜、８３はボンデングパッド８０ｂのコ
ンタクトホール、８４は層間絶縁膜である。
【０００５】同図において、第１レベル配線層７７ａは
下部電極７３と容量絶縁膜７４と上部電極７５で構成さ
れるスタックトキャパシタ８２を形成した上部に形成さ
れており、メモリセル領域Ａ1 のスイッチングトランジ
スタ７１ａの一部と、周辺回路領域Ａ2 のトランジスタ
７１ｂの一部と、ビット線７２の一部と、スタックトキ
ャパシタ８２の上部電極７５に接続されている。
【０００６】また、第２レベル配線層８０ａは第１レベ
ル配線層７７ａの上部に、また第２レベル配線層８０ａ
で形成されたボンデングパッド８０ｂは第１レベル配線
層７７ａで形成されたボンデングパッド７７ｂの上部に
形成されており、第２レベル配線層８０ａの各々は第１
レベル配線層７７ａの一部に接続されている。このよう
に従来の構造では、半導体チップ外部と信号をやり取り
するためのボンデングパッドをメモリセル領域および周
辺回路領域以外の半導体チップ主要面周辺部または半導
体チップ主要面中央部に配置するのが通常であった。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、メモリセル領域Ａ1 および周辺回路領
域Ａ2 以外にボンデングパッド８０ｂを形成するボンデ
ングパッド領域Ａ3 が必要になるため、半導体チップの
小面積化という点で課題を有していた。この発明は、上
記の従来の課題を解決するもので、半導体チップの小面
積化が実現できる半導体記憶装置およびその製造方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は、複数のボン
デングパッドの各々を少なくとも複数のメモリセルおよ
び複数のトランジスタの一部を含む領域の上部に配置し
た構成を特徴とするものである。つまり、請求項１記載
の半導体記憶装置は、複数のメモリセルおよびメモリセ
ルの周辺に位置する複数のトランジスタを有する半導体
基板と、メモリセルおよび複数のトランジスタの一部に
接続された複数の第１レベル配線層と、第１レベル配線
層の上方に位置する第２レベル以降の複数の配線層と、
最上レベル配線層と同一層で形成された複数のボンデン
グパッドとを備えた半導体記憶装置であって、メモリセ
ルは複数のトランジスタと同時に形成されたスイッチン
グトランジスタを有しており、スイッチングトランジス
タの一部と複数のトランジスタの一部は第１レベル配線
層で接続されており、第１レベル配線層上部に位置する
複数の第２レベル以降の配線層の各々が各レベル配線層
直下の配線層の一部に接続されており、複数のボンデン
グパッドの各々が少なくとも複数のメモリセルおよび複
数のトランジスタの一部を含む領域の上部に位置するこ
とを特徴としている。
【０００９】請求項２記載の半導体記憶装置は、複数の
メモリセルおよびメモリセルの周辺に位置する複数のト
ランジスタを有する半導体基板と、メモリセルおよび複
数のトランジスタの一部に接続された複数の第１レベル
配線層と、第１レベル配線層の上方に位置する２層以上
の第２レベル以降の複数の配線層と、第２レベル以降の
各々の配線層と同一層で積層形成された複数のボンデン
グパッドとを備えた半導体記憶装置であって、メモリセ
ルは複数のトランジスタと同時に形成されたスイッチン
グトランジスタを有しており、スイッチングトランジス
タの一部と複数のトランジスタの一部は第１レベル配線
層で接続されており、第１レベル配線層上部に位置する
複数の第２レベル以降の配線層の各々が各レベル配線層
直下の配線層の一部に接続されており、複数のボンデン
グパッドの各々が少なくとも複数のメモリセルおよび複
数のトランジスタの一部を含む領域の上部に位置し、積
層形成された各ボンデングパッド間がボンデングパッド
全面で上下方向にコンタクトされたことを特徴としてい
る。
【００１０】請求項３記載の半導体記憶装置は、複数の
メモリセルおよびメモリセルの周辺に位置する複数のト
ランジスタを有する半導体基板と、メモリセルおよび複
数のトランジスタの一部に接続された複数の第１レベル
配線層と、第１レベル配線層の上方に位置する２層以上
の第２レベル以降の複数の配線層と、第２レベル以降の
各々の配線層と同一層で積層形成された複数のボンデン
グパッドとを備えた半導体記憶装置であって、メモリセ
ルは複数のトランジスタと同時に形成されたスイッチン
グトランジスタを有しており、スイッチングトランジス
タの一部と複数のトランジスタの一部は第１レベル配線
層で接続されており、第１レベル配線層上部に位置する
複数の第２レベル以降の配線層の各々が各レベル配線層
直下の配線層の一部に接続されており、複数のボンデン
グパッドの各々が少なくとも複数のメモリセルおよび複
数のトランジスタの一部を含む領域の上部に位置し、積
層形成された各ボンデングパッド間がボンデングパッド
周辺部で上下方向にコンタクトされたことを特徴として
いる。
【００１１】請求項４記載の半導体記憶装置の製造方法
は、複数のメモリセルおよびメモリセルの周辺に位置す
る複数のトランジスタを有する半導体基板と、メモリセ
ルおよび複数のトランジスタの一部に接続された複数の
第１レベル配線層と、第１レベル配線層の上方に位置す
る第２レベル以降の複数の配線層と、最上レベル配線層
と同一層に形成された複数のボンデングパッドとを備え
た半導体記憶装置を製造する方法であって、メモリセル
およびトランジスタを形成する工程と、トランジスタお
よびメモリセル内のスイッチングトランジスタの一部に
接続された第１レベル配線層を形成する工程と、第１レ
ベル配線層上部に第２レベル以降の配線層を、各々の配
線層が各レベル配線層直下の配線層の一部に接続される
ように繰り返し形成する工程と、少なくとも複数のメモ
リセルおよび複数のトランジスタの一部を含む領域の上
部に複数のボンデングパッドを第２レベル以降の配線層
の最上レベル配線層で同時に形成する工程とを含むもの
である。
【００１２】
【作用】この発明はこの構成によって、ボンデングパッ
ドを少なくとも複数のメモリセルおよび複数のトランジ
スタの一部を含む領域の上部に配置できるので、従来用
いていたボンデングパッドを形成するための領域が不要
になり、このため半導体チップの小面積化が実現でき
る。またボンデングパッドを複数レベルの配線層で積層
形成した場合、ボンデングパッドの膜厚が厚くなるの
で、ボンデング時の衝撃によって発生するボンデングパ
ッド下部の層間絶縁膜の損傷を緩和することができる。
また積層形成した上下のボンデングパッド間をボンデン
グパッド周辺部のみで接続する構造にした場合、ボンデ
ングパッドの膜厚がさらに厚くなるので前記層間絶縁膜
の損傷がさらに緩和される。
【００１３】
【実施例】以下この発明の実施例について図面を参照し
ながら説明する。 〔第１の実施例〕図１はこの発明による半導体記憶装置
の第１の実施例であるＤＲＡＭの構造断面図である。図
１において、Ｂ1 はメモリセル領域、Ｂ2 は周辺回路領
域、Ｂ3はメモリセル領域Ｂ1 に重なったボンデングパ
ッド領域である。１ａはメモリセル領域Ｂ1 のスイッチ
ングトランジスタ、１ｂは周辺回路領域Ｂ2 のトランジ
スタ、２はポリサイド等の導電体膜で形成されたビット
線、３はスタックトキャパシタ１５の下部電極、４はス
タックトキャパシタ１５の容量絶縁膜、５はスタックト
キャパシタ１５の上部電極である。
【００１４】６はコンタクトホール、７ａは第１レベル
配線層、８は層間絶縁膜、９はコンタクトホール、１０
ａは第２レベル配線層、１１は層間絶縁膜、１２はコン
タクトホール、１３ａは第３レベル配線層、１３ｂは第
３レベル配線層１３ａで形成されたボンデングパッド、
１４は表面保護膜、１６はボンデングパッド１３ｂのコ
ンタクトホール、１７は層間絶縁膜である。
【００１５】同図において、第１レベル配線層７ａは下
部電極３と容量絶縁膜４と上部電極５とで構成されるス
タックトキャパシタ１５の上部に形成されており、メモ
リセル領域Ｂ1 のスイッチングトランジスタ１ａの一部
と、周辺回路領域Ｂ2 のトランジスタ１ｂの一部、ビッ
ト線２の一部、およびスタックトキャパシタ１５の上部
電極５の一部に接続されている。また、第２レベル配線
層１０ａは第１レベル配線層７ａの一部に接続されてお
り、第３レベル配線層１３ａと第３レベル配線層１３ａ
で形成されたボンデングパッド１３ｂは、第２レベル配
線層１０ａの一部に接続されている。
【００１６】上記のＤＲＡＭは、情報を電荷の形で保持
するスタックトキャパシタ１５と、その電荷を外部回路
とやりとりするためのビット線２、第１レベル配線層７
ａ、第２レベル配線層１０ａ、第３レベル配線層１３
ａ、第３レベル配線層１３ａで形成されたボンデングパ
ッド１３ｂ、およびスイッチングトランジスタ１ａ，ト
ランジスタ１ｂにより構成されている。
【００１７】以上のように、この実施例によれば、ボン
デングパッド１３ｂを少なくとも複数のメモリセルおよ
び複数のトランジスタの一部を含む領域の上部に配置で
きるので、従来用いていたボンデングパッドを形成する
ためのボンデングパッド領域Ｂ3 をメモリセル領域
Ｂ1 ，周辺回路領域Ｂ2 とは別に設けることが不要にな
り、このため半導体チップの小面積化が実現できる。
【００１８】この実施例では、３レベルの配線層の場合
を説明しているが、２レベル以上の配線層ならば配線層
のレベル数には関係ないことは言うまでもないことであ
り、メモリセル構造や位置関係についてもこの発明の主
旨を満たす範囲で関係ないことは言うまでもないことで
ある。また、この実施例では、ＤＲＡＭのメモリセルを
用いているが、例えばＳＲＡＭや他のタイプのメモリセ
ルでもよく、この場合ビット線に第１レベル配線層や第
２レベル配線層を用いることもできる。
【００１９】図２（ａ）〜（ｄ）はこの発明による半導
体装置の製造方法の工程断面図である。以下、図２を参
照してこの半導体記憶装置の製造方法について説明す
る。まず、図２（ａ）に示すように、複数のメモリセル
領域Ｂ1 の各々に位置する複数のスイッチングトランジ
スタ１ａと周辺回路領域Ｂ2 の複数のトランジスタ１ｂ
を半導体基板の主面上に形成し、その上部にスイッチン
グトランジスタ１ａの一部に接続するビット線２を金属
やそのシリサイドまたはポリサイドを用いて写真食刻法
で形成し、スイッチングトランジスタ１ａの他方に接続
するスタックトキャパシタ１５を下部電極３，容量絶縁
膜４および上部電極５で形成する。酸化シリコン膜など
からなる層間絶縁膜１７を例えばＣＶＤ法で形成し、さ
らに下地所定領域へのコンタクトホール６を形成し、そ
の後、金属やそのシリサイドなどで第１レベル配線層７
を全面に形成し、フォトレジスト１８による写真食刻法
で所定の形状に第１レベル配線層７ａを形成する。
【００２０】つぎに、図２（ｂ）に示すように、第１レ
ベル配線層７ａの上部に例えばＣＶＤ法等で層間絶縁膜
８を形成し、つぎに層間絶縁膜８を通って第１レベル配
線層７ａに接続するコンタクトホール９を写真食刻法で
形成し、その上部にスパッタ法やＣＶＤ法で形成した金
属やそのシリサイドなどの第２レベル配線層１０を全面
に形成し、フォトレジスト１９による写真食刻法で所定
の形状に第２レベル配線層１０ａを形成する。
【００２１】つぎに、図２（ｃ）に示すように、第２レ
ベル配線層１０ａの上部に例えばＣＶＤ法で形成した酸
化シリコン膜等を用いて層間絶縁膜１１を形成し、層間
絶縁膜１１中に第２レベル配線層１０ａの所定の領域と
接続するコンタクトホール１２を写真食刻法を用いて形
成し、例えばスパッタ法や、ＣＶＤ法でアルミやＣｕ系
の金属を形成した後、第３レベル配線層１３を全面に形
成し、フォトレジスト２０による写真食刻法を用いて所
定の形状に第３レベル配線層１３ａおよびボンデングパ
ッド１３ｂを図２（ｄ）に示すように形成する。
【００２２】そして、従来方法と同様にして、その上部
に表面保護膜１４およびボンデングパッド１３ｂ上のコ
ンタクトホール１６を形成する。 〔第２の実施例〕図３はこの発明による半導体記憶装置
の第２の実施例であるＤＲＡＭの構造断面図である。図
３において、Ｂ1 はメモリセル領域、Ｂ2 は周辺回路領
域、Ｂ3はメモリセル領域Ｂ1 に重なったボンデングパ
ッド領域である。１ａはメモリセル領域Ｂ1 のスイッチ
ングトランジスタ、１ｂは周辺回路領域Ｂ2 のトランジ
スタ、２はポリサイド等の導電体膜で形成されたビット
線、３はスタックトキャパシタ１５の下部電極、４はス
タックトキャパシタ１５の容量絶縁膜、５はスタックト
キャパシタ１５の上部電極である。
【００２３】６はコンタクトホール、７ａは第１レベル
配線層、８は層間絶縁膜、９はコンタクトホール、１０
ａは第２レベル配線層、１０ｂは第２レベル配線層１０
ａで形成されたボンデングパッド、１１は層間絶縁膜、
１２はコンタクトホール、１３ａは第３レベル配線層、
１３ｂは第３レベル配線層１３ａで形成されたボンデン
グパッド、その上部が表面保護膜１４である。１６は上
記実施例と同様のコンタクトホール、１７は層間絶縁膜
である。
【００２４】同図において、第１レベル配線層７ａは下
部電極３と容量絶縁膜４と上部電極５とで構成されるス
タックトキャパシタ１５の上部に形成されており、メモ
リセル領域Ｂ1 のスイッチングトランジスタ１ａの一部
と、周辺回路領域Ｂ2 のトランジスタ１ｂの一部、ビッ
ト線２の一部、およびスタックトキャパシタ１５の上部
電極５の一部に接続されている。また、第２レベル配線
層１０ａおよび第２レベル配線層１０ａで形成されたボ
ンデングパッド１０ｂは第１レベル配線層７ａの一部に
接続されており、第３レベル配線層１３ａは第２レベル
配線層１０ａの一部に、また第３レベル配線層１３ａで
形成されたボンデングパッド１３ｂは第２レベル配線層
１０ａで形成されたボンデングパッド１０ｂに全面で接
続されている。
【００２５】上記のＤＲＡＭは、情報を電荷の形で保持
するスタックトキャパシタ１５と、その電荷を外部回路
とやりとりするためのビット線２、第１レベル配線層７
ａ、第２レベル配線層１０ａ、第２レベル配線層１０ａ
で形成されたボンデングパッド１０ｂ、第３レベル配線
層１３ａ、第３レベル配線層１３ａで形成され第２レベ
ル配線層１０ａで形成されたボンデングパッド１０ｂに
全面で接続するボンデングパッド１３ｂ、およびスイッ
チングトランジスタ１ａ，トランジスタ１ｂにより構成
されている。
【００２６】以上のように、この実施例によれば、ボン
デングパッド１０ｂ，１３ｂを少なくとも複数のメモリ
セルおよび複数のトランジスタの一部を含む領域の上部
に配置できるので、従来用いていたボンデングパッドを
形成するためのボンデングパッド領域Ｂ3 をメモリセル
領域Ｂ1 ，周辺回路領域Ｂ2 とは別に設けることが不要
になり、このため半導体チップの小面積化が実現でき
る。また、ボンデングパッド１０ｂ，１３ｂが複数レベ
ルの配線層１０ａ，１３ａで積層形成されているため、
第１の実施例に比べてボンデングパッド１０ｂ，１３ｂ
の部分の膜厚が厚くなり、これによってボンデング時の
衝撃によって発生するボンデングパッド１０ｂ，１３ｂ
の下部の層間絶縁膜８の損傷を緩和することもできる。
【００２７】この実施例では、３レベルの配線層の場合
を説明しているが、３レベル以上の配線層ならば配線層
のレベル数には関係ないことは言うまでもないことであ
り、メモリセル構造や位置関係についてもこの発明の主
旨を満たす範囲で関係ないことは言うまでもないことで
ある。また、この実施例では、ＤＲＡＭのメモリセルを
用いているが、例えばＳＲＡＭや他のタイプのメモリセ
ルでもよく、この場合ビット線に第１レベル配線層等を
用いることもできる。
【００２８】図４（ａ）〜（ｄ）はこの発明による半導
体装置の製造方法の工程断面図である。以下、図４を参
照してこの半導体記憶装置の製造方法について説明す
る。まず、図４（ａ）に示すように、複数のメモリセル
領域Ｂ1 の各々に位置する複数のスイッチングトランジ
スタ１ａと周辺回路領域Ｂ2 の複数のトランジスタ１ｂ
を半導体基板の主面上に形成し、その上部にスイッチン
グトランジスタ１ａの一部に接続するビット線２を金属
やそのシリサイドまたはポリサイドを用いて写真食刻法
で形成し、スイッチングトランジスタ１ａの他方に接続
するスタックトキャパシタ１５を下部電極３，容量絶縁
膜４および上部電極５で形成する。つぎに、酸化シリコ
ン膜などからなる層間絶縁膜１７を例えばＣＶＤ法で形
成し、さらに下地所定領域へのコンタクトホール６を形
成し、その後、金属やそのシリサイドなどで第１レベル
配線層７を全面に形成し、フォトレジスト１８による写
真食刻法で所定の形状に第１レベル配線層７ａを形成す
る。
【００２９】つぎに、図４（ｂ）に示すように、第１レ
ベル配線層７ａの上部に例えばＣＶＤ法等で層間絶縁膜
８を形成し、つぎに層間絶縁膜８を通って第１レベル配
線層７ａに接続するコンタクトホール９を写真食刻法で
形成し、その上部にスパッタ法やＣＶＤ法で形成した金
属やそのシリサイドなどの導電体膜を用いて第２レベル
配線層１０を全面に形成し、フォトレジスト１９による
写真食刻法で所定の形状に第２レベル配線層１０ａを形
成する。
【００３０】つぎに、図４（ｃ）に示すように、第２レ
ベル配線層１０ａの上部に例えばＣＶＤ法で形成した酸
化シリコン膜等を用いて層間絶縁膜１１を形成し、層間
絶縁膜１１中に第２レベル配線層１０ａの所定の領域と
ボンデングパッド１０ｂの全面とに接続するコンタクト
ホール１２を写真食刻法を用いて形成し、例えばスパッ
タ法や、ＣＶＤ法でアルミやＣｕ系の金属を形成した
後、第３レベル配線層１３を全面に形成し、フォトレジ
スト２０による写真食刻法を用いて所定の形状に第３レ
ベル配線層１３ａおよびボンデングパッド１３ｂを図４
（ｄ）に示すように形成する。
【００３１】そして、従来方法と同様にして、その上部
に表面保護膜１４およびボンデングパッド１３ｂ上のコ
ンタクトホール１６を形成する。 〔第３の実施例〕図５はこの発明による半導体記憶装置
の第３の実施例であるＤＲＡＭの構造断面図である。図
５において、Ｂ1 はメモリセル領域、Ｂ2 は周辺回路領
域、Ｂ3はメモリセル領域Ｂ1 に重なったボンデングパ
ッド領域である。１ａはメモリセル領域Ｂ1 のスイッチ
ングトランジスタ、１ｂは周辺回路領域Ｂ2 のトランジ
スタ、２はポリサイド等の導電体膜で形成されたビット
線、３はスタックトキャパシタ１５の下部電極、４はス
タックトキャパシタ１５の容量絶縁膜、５はスタックト
キャパシタ１５の上部電極である。
【００３２】６はコンタクトホール、７ａは第１レベル
配線層、８は層間絶縁膜、９はコンタクトホール、１０
ａは第２レベル配線層、１０ｂは第２レベル配線層で形
成されたボンデングパッド、１１は層間絶縁膜、１２は
コンタクトホール、１３ａは第３レベル配線層、１３ｂ
は第３レベル配線層１３ａで形成されたボンデングパッ
ド、その上部が表面保護膜１４である。１６は上記実施
例と同様のコンタクトホール、１７は層間絶縁膜であ
る。
【００３３】同図において、第１レベル配線層７ａは下
部電極３と容量絶縁膜４と上部電極５とで構成されるス
タックトキャパシタ１５の上部に形成されており、メモ
リセル領域Ｂ1 のスイッチングトランジスタ１ａの一部
と、周辺回路領域Ｂ2 のトランジスタ１ｂの一部、ビッ
ト線２の一部、およびスタックトキャパシタ１５の上部
電極５の一部に接続されている。また、第２レベル配線
層１０ａおよび第２レベル配線層１０ａで形成されたボ
ンデングパッド１０ｂは第１レベル配線層７ａの一部に
接続されており、第３レベル配線層１３ａは第２レベル
配線層１０ａの一部に、第３レベル配線層１３ａで形成
されたボンデングパッド１３ｂは第２レベル配線層１０
ａで形成されたボンデングパッド１０ｂの周辺部で接続
されている。
【００３４】図６にこの実施例のボンデングパッド構造
平面図を示す。（ａ）が第２の実施例のボンデングパッ
ド構造平面図、（ｂ）が第３の実施例のボンデングパッ
ド構造平面図である。上記のＤＲＡＭは、情報を電荷の
形で保持するスタックトキャパシタ１５と、その電荷を
外部回路とやりとりするためのビット線２、第１レベル
配線層７ａ、第２レベル配線層１０ａ、第２レベル配線
層１０ａで形成されたボンデングパッド１０ｂ、第３レ
ベル配線層１３ａ、第３レベル配線層１３ａで形成され
第２レベル配線層１０ａで形成されたボンデングパッド
１０ｂにボンデングパッド１０ｂの周辺部で接続するボ
ンデングパッド１３ｂ、およびスイッチングトランジス
タ１ａ，トランジスタ１ｂにより構成されている。
【００３５】以上のように、この実施例によれば、ボン
デングパッド１０ｂ，１３ｂを少なくとも複数のメモリ
セルおよび複数のトランジスタの一部を含む領域の上部
に配置できるので、従来用いていたボンデングパッドを
形成するためのボンデングパッド領域Ｂ3 をメモリセル
領域Ｂ1 ，周辺回路領域Ｂ2 とは別に設けることが不要
になり、このため半導体チップの小面積化が実現でき
る。また、ボンデングパッド１０ｂ，１３ｂが複数レベ
ルの配線層１０ａ，１３ａで積層形成されており、また
ボンデングパッド領域Ｂ3 には上下のボンデングパッド
１０ｂ，１３ｂ間にさらに層間絶縁膜１１が形成されて
いるため、ボンデングパッド１０ｂ，１３ｂの膜厚が第
２の実施例に比べて厚くなり、これによってボンデング
時の衝撃によって発生するボンデングパッド１０ｂ，１
３ｂの下部の層間絶縁膜８の損傷をさらに緩和すること
もできる。
【００３６】この実施例では、３レベルの配線層の場合
を説明しているが、３レベル以上の配線層ならば配線層
のレベル数には関係ないことは言うまでもないことであ
り、メモリセル構造や位置関係についてもこの発明の主
旨を満たす範囲で関係ないことは言うまでもないことで
ある。また、この実施例では、ＤＲＡＭのメモリセルを
用いているが、例えばＳＲＡＭや他のタイプのメモリセ
ルでもよく、この場合ビット線に第１レベル配線層等を
用いることもできる。
【００３７】図７（ａ）〜（ｄ）はこの発明による半導
体装置の製造方法の工程断面図である。以下、図７を参
照してこの半導体記憶装置の製造方法について説明す
る。まず、図７（ａ）に示すように、複数のメモリセル
領域Ｂ1 の各々に位置する複数のスイッチングトランジ
スタ１ａと周辺回路領域Ｂ2 の複数のトランジスタ１ｂ
を半導体基板の主面上に形成し、その上部にスイッチン
グトランジスタ１ａの一部に接続するビット線２を金属
やそのシリサイドまたはポリサイドを用いて写真食刻法
で形成し、スイッチングトランジスタ１ａの他方に接続
するスタックトキャパシタ１５を下部電極３，容量絶縁
膜４および上部電極５で形成する。つぎに酸化シリコン
膜などからなる層間絶縁膜１７を例えばＣＶＤ法で形成
し、さらに下地所定領域へのコンタクトホール６を形成
し、その後、金属やそのシリサイドなどで第１レベル配
線層７を全面に形成し、フォトレジスト１８による写真
食刻法で所定の形状に第１レベル配線層７ａを形成す
る。
【００３８】つぎに図７（ｂ）に示すように、第１レベ
ル配線層７ａの上部に例えばＣＶＤ法等で層間絶縁膜８
を形成し、つぎに層間絶縁膜８を通って第１レベル配線
層７ａに接続するコンタクトホール９を写真食刻法で形
成し、その上部にスパッタ法やＣＶＤ法で形成した金属
やそのシリサイドなどの導電体膜を用いて第２レベル配
線層１０を全面に形成し、フォトレジスト１９による写
真食刻法で所定の形状に第２レベル配線層１０ａを形成
する。
【００３９】つぎに、図７（ｃ）に示すように、第２レ
ベル配線層１０ａの上部に例えばＣＶＤ法で形成した酸
化シリコン膜等を用いて層間絶縁膜１１を形成し、層間
絶縁膜１１中に第２レベル配線層１０ａの所定の領域と
ボンデングパッド１０ｂの周辺部とに接続するコンタク
トホール１２を写真食刻法を用いて形成し、例えばスパ
ッタ法や、ＣＶＤ法でアルミやＣｕ系の金属を形成した
後、第３レベル配線層１３を全面に形成し、フォトレジ
スト２０による写真食刻法を用いて所定の形状に第３レ
ベル配線層１３ａおよびボンデングパッド１３ｂを図７
（ｄ）に示すように形成する。
【００４０】そして、従来方法と同様にして、その上部
に表面保護膜１４およびボンデングパッド１３ｂ上のコ
ンタクトホール１６を形成する。以上説明した各実施例
は、図８に示すように、ボンデングパッド５４を少なく
とも複数のメモリセル５２および複数のトランジスタ５
３の一部を含む領域の上部に配置できるので、従来用い
ていたボンデングパッドを形成するためのボンデングパ
ッド領域をメモリセル領域および周辺回路領域と別に設
けることが不要になり、このため半導体チップ５１の小
面積化が実現できる。
【００４１】なお、この発明の主旨はメモリセルやその
周辺に形成されたの複数のトランジスタの上部に形成す
る複数の配線層およびボンデングパッドに関するもので
あり、メモリセルの構造や位置関係およびメモリのタイ
プにより変わらないことは言うまでもないことである。
【００４２】
【発明の効果】この発明は、ボンデングパッドを少なく
とも複数のメモリセルおよび複数のトランジスタの一部
を含む領域の上部に配置できるので、従来用いていたボ
ンデングパッドを形成するためのボンデングパッド領域
をメモリセル領域および周辺回路領域と別に設けること
が不要になり、このため半導体チップの小面積化が実現
でき、その実用的効果は大きい。また、ボンデングパッ
ドを複数レベルの配線層で積層形成した場合や、さらに
積層形成した上下のボンデングパッド間をボンデングパ
ッド周辺部のみで接続する構造にした場合、ボンデング
パッドの膜厚がさらに厚くなるのでボンデング時の衝撃
によって発生するボンデングパッド下部の層間絶縁膜の
損傷を緩和することができ、その実用的効果がさらに大
きくなる。
【図面の簡単な説明】
【図１】この発明による半導体記憶装置の第１の実施例
であるＤＲＡＭの構造断面図である。
【図２】（ａ）〜（ｄ）はこの発明による半導体記憶装
置の製造方法の第１の実施例の工程断面図である。
【図３】この発明による半導体記憶装置の第２の実施例
であるＤＲＡＭの構造断面図である。
【図４】（ａ）〜（ｄ）はこの発明による半導体記憶装
置の製造方法の第２の実施例の工程断面図である。
【図５】この発明による半導体記憶装置の第３の実施例
であるＤＲＡＭの構造断面図である。
【図６】（ａ）は第２の実施例のポンデングパッドの構
造平面図、（ｂ）は第３の実施例のポンデングパッドの
構造平面図である。
【図７】（ａ）〜（ｄ）はこの発明による半導体記憶装
置の製造方法の第３の実施例の工程断面図である。
【図８】この発明による半導体記憶装置のチップ平面図
である。
【図９】（ａ），（ｂ）は従来技術による半導体記憶装
置のチップ平面図である。
【図１０】従来技術による半導体記憶装置の構造断面図
である。
【符号の説明】
１ａ スイッチングトランジスタ １ｂ トランジスタ ２ ビット線 ３ 下部電極 ４ 容量絶縁膜 ５ 上部電極 ７ａ 第１レベル配線層 １０ａ 第２レベル配線層 １０ｂ ボンデングパッド １３ａ 第３レベル配線層 １３ｂ ボンデングパッド １４ 表面保護膜 １５ スタックトキャパシタ １６ コンタクトホール Ｂ1 メモリセル領域 Ｂ2 周辺回路領域 Ｂ3 ボンデングパッド領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 伸一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中田 義朗 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルおよび前記メモリセル
    の周辺に位置する複数のトランジスタを有する半導体基
    板と、前記メモリセルおよび前記複数のトランジスタの
    一部に接続された複数の第１レベル配線層と、前記第１
    レベル配線層の上方に位置する第２レベル以降の複数の
    配線層と、最上レベル配線層と同一層で形成された複数
    のボンデングパッドとを備えた半導体記憶装置であっ
    て、 前記メモリセルは前記複数のトランジスタと同時に形成
    されたスイッチングトランジスタを有しており、前記ス
    イッチングトランジスタの一部と前記複数のトランジス
    タの一部は前記第１レベル配線層で接続されており、前
    記第１レベル配線層上部に位置する前記複数の第２レベ
    ル以降の配線層の各々が各レベル配線層直下の配線層の
    一部に接続されており、 前記複数のボンデングパッドの各々が少なくとも前記複
    数のメモリセルおよび前記複数のトランジスタの一部を
    含む領域の上部に位置することを特徴とする半導体記憶
    装置。
  2. 【請求項２】 複数のメモリセルおよび前記メモリセル
    の周辺に位置する複数のトランジスタを有する半導体基
    板と、前記メモリセルおよび前記複数のトランジスタの
    一部に接続された複数の第１レベル配線層と、前記第１
    レベル配線層の上方に位置する２層以上の第２レベル以
    降の複数の配線層と、前記第２レベル以降の各々の配線
    層と同一層で積層形成された複数のボンデングパッドと
    を備えた半導体記憶装置であって、 前記メモリセルは前記複数のトランジスタと同時に形成
    されたスイッチングトランジスタを有しており、前記ス
    イッチングトランジスタの一部と前記複数のトランジス
    タの一部は前記第１レベル配線層で接続されており、前
    記第１レベル配線層上部に位置する前記複数の第２レベ
    ル以降の配線層の各々が各レベル配線層直下の配線層の
    一部に接続されており、 前記複数のボンデングパッドの各々が少なくとも前記複
    数のメモリセルおよび前記複数のトランジスタの一部を
    含む領域の上部に位置し、積層形成された各ボンデング
    パッド間がボンデングパッド全面で上下方向にコンタク
    トされたことを特徴とする半導体記憶装置。
  3. 【請求項３】 複数のメモリセルおよび前記メモリセル
    の周辺に位置する複数のトランジスタを有する半導体基
    板と、前記メモリセルおよび前記複数のトランジスタの
    一部に接続された複数の第１レベル配線層と、前記第１
    レベル配線層の上方に位置する２層以上の第２レベル以
    降の複数の配線層と、前記第２レベル以降の各々の配線
    層と同一層で積層形成された複数のボンデングパッドと
    を備えた半導体記憶装置であって、 前記メモリセルは前記複数のトランジスタと同時に形成
    されたスイッチングトランジスタを有しており、前記ス
    イッチングトランジスタの一部と前記複数のトランジス
    タの一部は前記第１レベル配線層で接続されており、前
    記第１レベル配線層上部に位置する前記複数の第２レベ
    ル以降の配線層の各々が各レベル配線層直下の配線層の
    一部に接続されており、 前記複数のボンデングパッドの各々が少なくとも前記複
    数のメモリセルおよび前記複数のトランジスタの一部を
    含む領域の上部に位置し、積層形成された各ボンデング
    パッド間がボンデングパッド周辺部で上下方向にコンタ
    クトされたことを特徴とする半導体記憶装置。
  4. 【請求項４】 複数のメモリセルおよび前記メモリセル
    の周辺に位置する複数のトランジスタを有する半導体基
    板と、前記メモリセルおよび前記複数のトランジスタの
    一部に接続された複数の第１レベル配線層と、前記第１
    レベル配線層の上方に位置する第２レベル以降の複数の
    配線層と、最上レベル配線層と同一層に形成された複数
    のボンデングパッドとを備えた半導体記憶装置を製造す
    る方法であって、 前記メモリセルおよび前記トランジスタを形成する工程
    と、 前記トランジスタおよび前記メモリセル内のスイッチン
    グトランジスタの一部に接続された前記第１レベル配線
    層を形成する工程と、 前記第１レベル配線層上部に前記第２レベル以降の配線
    層を、各々の配線層が各レベル配線層直下の配線層の一
    部に接続されるように繰り返し形成する工程と、 少なくとも前記複数のメモリセルおよび前記複数のトラ
    ンジスタの一部を含む領域の上部に前記複数のボンデン
    グパッドを前記第２レベル以降の配線層の最上レベル配
    線層で同時に形成する工程とを含む半導体記憶装置の製
    造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642627B2 (en) 2001-07-10 2003-11-04 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads and multi-chip package
US6720636B2 (en) 2002-05-14 2004-04-13 Renesas Technology Corp. Semiconductor device with a staggered pad arrangement
JP2006156937A (ja) * 2004-09-28 2006-06-15 Rohm Co Ltd 半導体装置
JP2006310407A (ja) * 2005-04-26 2006-11-09 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2007518269A (ja) * 2004-01-14 2007-07-05 スパンション エルエルシー パッド下に素子を備える手法によるウェハの有効利用
WO2009141950A1 (ja) * 2008-05-19 2009-11-26 パナソニック株式会社 半導体集積回路
JP2011502352A (ja) * 2007-10-31 2011-01-20 アギア システムズ インコーポレーテッド 半導体デバイスのためのボンド・パッド・サポート構造

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547977B2 (en) 2001-07-10 2009-06-16 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US7825523B2 (en) 2001-07-10 2010-11-02 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US7576440B2 (en) 2001-07-10 2009-08-18 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads and multi-chip package
US7148578B2 (en) 2001-07-10 2006-12-12 Samsung Electronics Co., Ltd. Semiconductor multi-chip package
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
US6642627B2 (en) 2001-07-10 2003-11-04 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads and multi-chip package
US7453159B2 (en) 2001-07-10 2008-11-18 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US7541682B2 (en) 2001-07-10 2009-06-02 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US6720636B2 (en) 2002-05-14 2004-04-13 Renesas Technology Corp. Semiconductor device with a staggered pad arrangement
JP2007518269A (ja) * 2004-01-14 2007-07-05 スパンション エルエルシー パッド下に素子を備える手法によるウェハの有効利用
JP2006156937A (ja) * 2004-09-28 2006-06-15 Rohm Co Ltd 半導体装置
JP2006310407A (ja) * 2005-04-26 2006-11-09 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2011502352A (ja) * 2007-10-31 2011-01-20 アギア システムズ インコーポレーテッド 半導体デバイスのためのボンド・パッド・サポート構造
WO2009141950A1 (ja) * 2008-05-19 2009-11-26 パナソニック株式会社 半導体集積回路

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