JP4854143B2 - 半導体素子のボンディングパッド及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 58
- 238000000034 method Methods 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000002184 metal Substances 0.000 claims description 159
- 239000010410 layer Substances 0.000 claims description 145
- 239000011229 interlayer Substances 0.000 claims description 127
- 239000011241 protective layer Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 229910000838 Al alloy Inorganic materials 0.000 claims description 7
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011806 microball Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
- H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05559—Shape in side view non conformal layer on a patterned surface
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
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- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
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Description
【０００１】
【発明の属する技術の分野】
本発明は、μ−ＢＧＡ（Micro Ball Grid Array）のようなウェーハレベルパッケージに適用可能な半導体素子のボンディングパッド及びその製造方法に関する。
【０００２】
【従来の技術】
電子機器の小型化と薄型化が進行されるに従いパッケージも小型化及び薄型化に向け技術開発がなされている。このような要求に合わせて現在ではウェーハレベルパッケージへ技術が発展しており、この中で多く用いられているものがμ−ＢＧＡである。
μ−ＢＧＡの場合、テープ上にビームリード（beam lead）を形成した後、金属細管（metal capillary）を用いてサーモソニック方法により直接金属パッドにステッチボンディング（stitch bonding）する方式によりアセンブリ作業が進行されるため、ボンディング作業の際にボンディングパッド部に衝撃が多く加えられる。
【０００３】
それで、μ−ＢＧＡのようなウェーハレベルパッケージに既存のボンディングパッド構造（メタル１とメタル２が直接接続される構造）をそのまま適用すると、ボンディング作業の際に加えられるメカニカルストレスのためメタルパッドとその下部膜質の絶縁層（ＩＬＤ：「inter layer dielectric」）との接着力が低く、異種膜質（メタルと絶縁層）間の剥離によるメタルオープン不良（metal open fail）が発生する。
これを改善するため、現在、ＤＲＡＭ（Dynamic Random Access Memory）では第１メタルパッド下部のポリシリコンと第１、第２メタルパッドを全て接続させる方式を採用してボンディングパッドを設計している。
図１３から図１８は、このような従来のボンディングパッド形成方法を示した工程順序図である。これを参照してボンディングパッド形成方法を６段階に区分して説明する。
【０００４】
第１段階では、図１３に示すように、フィールド酸化膜、トランジスタおよびキャパシタなどの下部構造をもつ半導体基板１０上に第１層間絶縁層１２を形成し平坦化した後、絶縁層１２上のパッド形成部にＰ−ポリパターン１４を形成し、Ｐ−ポリパターン１４を含んだ第１層間絶縁層１２上に第２層間絶縁層１６を形成してこれを平坦化する。このようにＰ−ポリパターン１４を別途に導入したことは、第１層間絶縁層１２と以後に形成される第１メタルパッドとの間の接着力低下に起因して、ボンディング作業の際にこれらの膜質が剥離するのを防止するためである。
【０００５】
第２段階では、図１４に示すように、Ｐ−ポリパターン１４表面の一部が開放されるように第２層間絶縁層１６を選択食刻してコンタクトホールｈを形成する。
第３段階では、図１５に示すように、コンタクトホールｈを含んだ第２層間絶縁層１６上にＡｌ合金またはＣｕ合金からなる第１メタル層を蒸着した後、コンタクトホールｈの外郭の第２層間絶縁層１６の表面の一部が露出するように乾式食刻して、Ｐ−ポリパターン１４に連結される第１メタルパッド１８を形成する。このとき、第１メタルパッド１８と接続されたＰ−ポリパターン１４は金属拡散によりメタル化される。
【０００６】
第４段階では、図１６に示すように、第１メタルパッド１８を含んだ第２層間絶縁層１６上に第３層間絶縁層（ＩＭＤ：「Inter Metal Dielectric」）２０を形成し平坦化した後、以後に形成される第２メタルパッドとの連結のために、第１メタルパッド１８の表面の一部が開放されるように第３層間絶縁層２０を選択食刻してビアホールＶを形成する。
第５段階では、図１７に示すように、ビアホールＶを含んだ第３層間絶縁層２０上にＡｌ合金又はＣｕ合金からなる第２メタル層を蒸着した後、ビアホールＶの外郭の第３層間絶縁層２０表面の一部が露出するように乾式食刻して第１メタルパッド１８と電気的に連結される構造の第２メタルパッド２２を形成する。
【０００７】
第６段階では、図１８に示すように、第２メタルパッド２２を含んだ第３層間絶縁層２０上に「ＨＤＰ酸化膜／ＰＥ−ＳｉＮ」積層構造の保護層２４を形成し、パッド窓領域（ビームリードがステッチボンディングされる部分）Ｗとして用いられる部分の第２メタルパッド２２表面が開放されるように保護層２４を乾式食刻することにより、本工程進行を完了する。
【０００８】
その結果、ポリパターン１４には第１メタルパッド１８が接続され、第１メタルパッド１８には第２メタルパッド２２が接続される構造のボンディングパッドが完成される。
この場合、メタルパッドの下部にこれと同種膜質のポリパターンが置かれているので、絶縁層上に直接メタルパッドが接続されるようにボンディングパッドが設計された場合に比べて膜質接着特性が向上され、ビームリードボンディングの際に剥離によるメタルオープン不良の発生を最小化することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のようにボンディングパッドを設計すると、図１８に示すように、ポリパターンの導入のため素子の最上面（例えば、保護膜）を基準にしたとき、異種膜質（絶縁層とメタル層）が相互に接続されるようにボンディングパッドが設計された場合と比較して、ボンディングパッドの段差が小さくなりパッド窓領域Ｗを通して開放されたパッドメタルとその側壁との間の段差が非常に大きくなる。
【００１０】
そのため、表面的にはポリパターン１４と第１メタルパッド１８及び第２メタルパッド２２間の接続のため外部から加えられるメカニカルストレスに対する抵抗性が向上されるようになるが、ボンディング作業の際に実際にメタルパッドに加えられるメカニカルストレスは従来よりも増加し、小さくなったボンディングパッド段差に応じて側壁が高くなり、ビームリードアラインマージンが減少するという問題が発生する。
【００１１】
このようにメカニカルストレスが増加する原因は、メタルパッドとその側壁との間の大きな段差に起因してビームリードボンディングの際、外部から第２メタルパッドに加えられるストレスがそれに応じて増加されることにある。
このような問題が発生する場合、ボンディング不良及び半導体パッケージのアセンブリ特性低下などのような深刻な品質低下の問題が発生するため、これに対する改善策が要求される。
【００１２】
そこで、本発明の目的は、多層配線を有する半導体素子のボンディングパッドの設計の際、第２メタルパッドが絶縁層を介して第１メタルパッド及びその下方のＰ−ポリパターンと直接に接続されるようにその構造を変更し、新しい工程追加なしに従来に比べボンディングパッドの段差を高めることができ、パッド窓領域を通して開放されたパッドメタルとその側壁間の段差に起因して発生するメカニカルストレス増加を防ぎ、ミスアラインマージンを増加する半導体素子のボンディングパッドを提供することにある。
本発明の他の目的は、ボンディングパッドを効果的に製造するボンディングパッドの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するため本発明の請求項１から４のいずれかに記載の半導体素子のボンディングパッドは、半導体基板上に形成された第１層間絶縁層と、前記第１層間絶縁層上のパッド形成部に形成されたＰ−ポリパターンと、前記Ｐ−ポリパターンを含んだ前記第１層間絶縁層上に形成された第２層間絶縁層と、前記Ｐ−ポリパターン上の前記第２層間絶縁層上に形成され、前記Ｐ−ポリパターンよりも小さな第１メタルパッドと、前記第１メタルパッドを含んだ前記第２層間絶縁層上に形成された第３層間絶縁層と、前記Ｐ−ポリパターン上の前記第３層間絶縁層上に置かれ、パッド窓領域外郭の前記第３及び第２層間絶縁層を貫通して前記第１メタルパッドと前記Ｐ−ポリパターンにそれぞれ接続されるように形成された第２メタルパッドと、前記パッド窓領域の前記第２メタルパッド表面が露出するように羅れた結果物上に形成された保護層と、を備えている。
【００１４】
また、本発明の請求項５から８のいずれかに記載の半導体素子のボンディングパッドの製造方法によると、半導体基板上に第１層間絶縁層を形成する段階と、前記第１層間絶縁層上のパッド形成部にＰ−ポリパターンを形成する段階と、得られた結果物上に第２層間絶縁層を形成する段階と、前記Ｐ−ポリパターン上の前記第２層間絶縁層上に前記Ｐ−ポリパターンよりも小さいサイズの第１メタルパッドを形成する段階と、前記第１メタルパッドを含んだ前記第２層間絶縁層上に第３層間絶縁層を形成する段階と、パッド窓領域外郭の前記第１メタルパッドの両終端とその隣接領域の前記Ｐ−ポリパターンの一部が開放されるように前記第２、第３層間絶縁層を順次食刻して、これらの絶縁層を貫通するホールを形成する段階と、前記Ｐ−ポリパターン上の前記第３層間絶縁層上に前記ビアホールを通して前記Ｐ−ポリパターンと前記第１メタルパッドにそれぞれ接続される構造の第２メタルパッドを形成する段階と、得られた結果物上にパッド窓領域の前記第２メタルパッド表面が露出するように保護層を形成する段階と、を含む。
【００１５】
本発明の請求項９から１４のいずれかに記載の半導体素子のボンディングパッドの製造方法によると、半導体基板上に第１層間絶縁層を形成する段階と、前記第１層間絶縁層上のパッド形成部にＰ−ポリパターンを形成する段階と、得られた結果物上に第２層間絶縁層を形成する段階と、前記Ｐ−ポリパターン上の前記第２層間絶縁層上にパッド窓領域の外郭の前記第２層間絶縁層表面の一部が露出されるように複数の貫通ホールが具備された第１メタルパッドを形成する段階と、前記第１メタルパッドを含んだ前記第２層間絶縁層上に第３層間絶縁層を形成する段階と、前記貫通ホールを含んだその隣接部の前記第１メタルパッドの一部が同時に開放されるように前記第３層間絶縁層を選択食刻して第２ビアホールを形成する段階と、前記第２ビアホールを通して開放された前記第１メタルパッドをマスクとして前記Ｐ−ポリパターンが露出するまで前記貫通ホール下方の前記第２層間絶縁層を選択食刻して第１ビアホールを形成する段階と、前記Ｐ−ポリパターン上の前記第３層間絶縁層上に前記第１、第２ビアホールと前記貫通ホールを通して前記第１メタルパッドと前記Ｐ−ポリパターンにそれぞれ接続される構造の第２メタルパッドを形成する段階と、得られた結果物上にパッド窓領域の前記第２メタルパッド表面が露出するように保護層を形成する段階と、を含んでいる。
【００１７】
上記のような半導体素子のボンディングパッドおよびその製造方法によると、第２メタルパッドと第１メタルパッド及びＰ−ポリパターンとの間の接続がすべてパッド窓領域の外郭でなされるので、パッド窓領域のＰ−ポリパターンと第１メタルパッドとの間には第２層間絶縁層が残存する。また、第１メタルパッドと第２メタルパッドとの間には第２層間絶縁層が残存する。その結果、パッド窓領域でのボンディングパッド段差をこれらの残存膜質の厚さだけ高めることができ、第２メタルパッドとその側壁間の段差を既存よりも小さくすることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を示す複数の実施例について図面を用いて詳しく説明する。
（第１実施例）
図１から図６に示すように、本発明の第１実施例による半導体素子のボンディングパッド形成方法は、第６段階に区分される。そこで、各段階ごとに説明する。
【００１９】
第１段階では、図１に示すようにフィールド酸化膜、トランジスタ、キャパシタなどの下部構造を有する半導体基板１００の上部に第１層間絶縁層１０２が形成され平坦化される。その後、絶縁層１０２の上部のパッド形成部にＰ−ポリパターン１０４が形成され、ポリパターン１０４を含む第１層間絶縁層１０２の上部に第２層間絶縁層１０６が形成され、平坦化される。Ｐ−ポリパターン１０４を別途に導入したのは、第１層間絶縁層１０２と以後に形成される第１メタルパッドとの間の接着力の低下に起因したボンディング作業中の剥離現象を防止するためである。
【００２０】
第２段階では、図２に示すように第２層間絶縁層１０６の上部にＡｌ合金またはＣｕ合金材質の第１メタル層が蒸着された後、パッドメタル形成部を限定するマスクを用いて乾式食刻される。その結果、Ｐ−ポリパターン１０４上の第２層間絶縁層１０６の上部にパッド窓領域Ｗの外郭に対応する第２層間絶縁層１０６の表面が一部だけが露出する複数の貫通ホールｔを有する第１メタルパッド１０８が形成される。このとき、第１メタルパッド１０８は多層配線（例えば、第１メタル配線）とともに形成される膜質であり、Ｐ−ポリパターン１０４と同一サイズで形成される。また、貫通ホールｔはスリット及びコンタクトホール形状に製造される。
【００２１】
第３段階では、図３に示すように第１メタルパッド１０８を含んだ第２層間絶縁層１６上に第３層間絶縁層１１０が形成される。
第４段階では、図４に示すように貫通ホールｔを含んだその隣接部の第１メタルパッド１０８の一部が開放されるように第３層間絶縁層１１０が選択食刻され、絶縁層１１０内に第２ビアホールＶ２が形成される。このとき、第１メタルパッド１０８は第３層間絶縁膜１１０の食刻時にエッチストッパー層として用いられる。次いで、ビアホールＶ２を通して開放された第１メタルパッド１０８をマスクとしてＰ−ポリパターン１０４が露出するまで貫通ホールｔの下方の第２層間絶縁層１０６を選択食刻し、絶縁層１０６内に貫通ホールｔと一体に連結される第１ビアホールＶ１を形成する。この場合、Ｐ−ポリパターン１０４は第２層間絶縁層１０６の食刻のときにエッチストッパー層として用いられ、第１ビアホールＶ１はスリット及びコンタクトホール形状に形成される。
【００２２】
第５段階では、図５に示すように第１ビアホールＶ１および第２ビアホールＶ２と貫通ホールｔとを含む第３層間絶縁層１１０上にＡｌ合金またはＣｕ合金材質の第２メタル層が蒸着された後、選択食刻される。そして、Ｐ−ポリパターン１０４上の第３層間絶縁層１１０上に第１メタルパッド１０８とＰ−ポリパターン１０４にそれぞれ接続される構造の第２メタルパッド１１２が形成される。第２メタルパッド１１２も多層配線（例えば、第２メタル配線）とともに形成された膜質であり、第２メタルパッド１１２と接続されたＰ−ポリパターン１０４は金属拡散によりメタル化される。そのため、接着力向上効果が得られる。
【００２３】
第６段階では、図６に示すように第２メタルパッド１１２を含んだ第３層間絶縁層１１０上に「ＨＤＰ酸化膜／ＰＥ−ＳｉＮ」積層構造の保護層１１４が形成され、パッド窓領域（ビームリードがステッチボンディングされる部分）Ｗとして用いられる第２メタルパッド１１２の表面が開放されるように保護層１１４が乾式食刻される。これにより、本工程が終了する。
【００２４】
上記のような工程から、図６に示すように第１層間絶縁層１０２上のパッド形成部にはＰ−ポリパターン１０４が形成され、Ｐ−ポリパターン１０４を含んだ第１層間絶縁層１０２上にはパッド窓領域Ｗ外郭のＰ−ポリパターン１０４の表面の一部が露出する複数の第１ビアホールＶ１を有する第２層間絶縁層１０６が形成される。そして、Ｐ−ポリパターン１０４上の第２層間絶縁層１０６上には第１ビアホールＶ１と一体に連結される貫通ホールｔを有する第１メタルパッド１０８が形成され、第１メタルパッド１０８を含んだ第２層間絶縁層１０６上には貫通ホールｔと一体に連結されるように第２ビアホールＶ２を具備した第３層間絶縁層１１０が形成される。また、Ｐ−ポリパターン１０４上の第３層間絶縁層１１０上には、第１ビアホールＶ１および第２ビアホールＶ２ならびに貫通ホールｔを通してＰ−ポリパターン１０４と第１メタルパッド１０８とがそれぞれ接するように第２メタルパッド１１２が形成される。第２メタルパッド１１２を含んだ第３層間絶縁層１１０上にはパッド窓領域Ｗの第２メタルパッド１１２の表面が露出するように保護層１１４が形成される。
【００２５】
即ち、第２メタルパッド１１２が第１メタルパッド１０８とその下部のＰ−ポリパターン１０４とに直接接着されるようにボンディングパッドが形成される。
このとき、第２ビアホールＶ２は貫通ホールｔ及び第１ビアホールＶ１よりも大きく、半導体基板１００はトランジスタ、キャパシタ、レジスタなどの下部構造を具備した基板である。ここで、Ｐ−ポリパターン１０４はキャパシタのプレート電極またはレジスタ形成過程において同時に形成された導電膜質である。そして、第１メタルパッド１０８および第２メタルパッド１１２は半導体素子の多層配線（例えば、第１メタル配線と第２メタル配線）の製造時に配線工程に伴って同時に形成された導電膜質である。
【００２６】
第２メタルパッド１１２と第１メタルパッド１０８との間の接続、ならびに第２メタルパッド１１２とＰ−ポリパターン１０４との間の接続が全てパッド窓領域Ｗの外郭側でなされるため、パッド窓領域Ｗでは第２層間絶縁層１０６と第３層間絶縁層１１０がそのまま残存する。
【００２７】
そこで、コンタクトホール形成工程およびビアホール形成工程を通してパッド窓領域Ｗの外郭側の第２層間絶縁層１０６および第３層間絶縁層１１０を全て除去することにより、従来に比較してパッド窓領域Ｗでのボンディングパッドの段差をこれらの残存絶縁層の厚さに応じて高めることができる。
【００２８】
従って、パッド窓領域Ｗを通して開放された第２メタルパッド１１２とその側壁間の段差を既存よりも減らすことができ、ボンディングパッドの低い段差に起因して発生するメカニカルストレス増加を防ぐことができ、ビームリードアラインマージンをも減少することができる。
【００２９】
（第２実施例）
以下、本発明の第２実施例による半導体素子のボンディングパッドおよびその製造方法について説明する。
第２実施例では、ボンディングパッドは第１メタルパッド形成のときパッド内に貫通ホールを形成せず、第１メタルパッドをＰ−ポリパターンよりも小さく形成した状態で層間絶縁層を形成する。そして、後続ビアホールの形成工程を通して第２メタルパッドを第１メタルパッドおよびＰ−ポリパターンに直接接続させることにより形成することもできるが、図７から図１２にはこれと関連されたボンディングパッド形成方法を示す工程順序図が提示されている。これを参照してその製造方法を第６段階に区分して説明する。以後の説明からは理解を助けるため、第１実施例と反復される工程に対しては簡略に言及し、差別化される部分を中心として説明する。
【００３０】
第１段階では、図７に示すようにフィールド酸化膜、トランジスタ、キャパシタなどの下部構造を有する半導体基板１００の上部に第１層間絶縁層１０２が形成され平坦化される。その後、第１層間絶縁層１０２の上部のパッド形成部にＰ−ポリパターン１０４が形成され、ポリパターン１０４を含む第１層間絶縁層１０２の上部に第２層間絶縁層１０６が形成され、平坦化される。
【００３１】
第２段階では、図８に示すようにＰ−ポリパターン１０４の上部の第２層間絶縁層１０６の上部にＰ−ポリパターン１０４よりも小さいサイズの第１メタルパッド１０８が形成される。
第３段階では、図９に示すように第１メタルパッド１０８を含む第２層間絶縁層１０６上に第３層間絶縁層１１０が形成される。
【００３２】
第４段階では、図１０に示すようにパッド窓領域Ｗ外郭側の第１メタルパッド１０８の両終端とその隣接部のＰ−ポリパターン１０４表面の一部が同時に開放されるように第３層間絶縁膜１１０、第２層間絶縁層１０６が順次食刻され、これらの絶縁層を貫通するビアホールＶが形成される。このとき、第１メタルパッド１０８は第３層間絶縁膜１１０の食刻時にエッチストッパー層として用いられ、Ｐ−ポリパターン１０４は第２層間絶縁層１０６の食刻時にエッチストッパー層として用いられる。
【００３３】
第５段階では、図１１に示すようにＰ−ポリパターン１０４上の第３層間絶縁層１１０上にビアホールＶを通してＰ−ポリパターン１０４および第１メタルパッド１０８にそれぞれ接続される第２メタルパッド１１２が形成される。
第６段階では、図１２に示すようにパッド窓領域Ｗの第２メタルパッド１１２表面が露出するように得られた結果物上に「ＨＤＰ酸化膜／ＰＥ−ＳｉＮ」積層構造の保護層１１４が形成され、製造工程が完了する。
【００３４】
上記の工程により、図１２に示すように第１層間絶縁層１０２上のパッド形成部にはＰ−ポリパターン１０４が形成され、Ｐ−ポリパターン１０４を含んだ第１層間絶縁層１０２上には第２層間絶縁層１０６が形成される。Ｐ−ポリパターン１０４上の第２層間絶縁層１０６上にはＰ−ポリパターン１０４よりも小さいサイズの第１メタルパッド１０８が形成され、第１メタルパッド１０８を含んだ第２層間絶縁層１０６上には第３層間絶縁層１１０が形成される。また、パッド窓領域Ｗ外郭側の第２層間絶縁層１０６および第３層間絶縁層１１０を貫通して第１メタルパッド１０８の両終端部およびＰ−ポリパターン１０４の表面が露出するようにビアホールＶが形成され、Ｐ−ポリパターン１０４上の第３層間絶縁層１１０上にはビアホールＶを通してＰ−ポリパターン１０４と第１メタルパッド１０８にそれぞれ接するように第２メタルパッド１１２が形成される。第２メタルパッド１１２を含んだ第３層間絶縁層１１０上にはパッド窓領域Ｗの第２メタルパッド１１２表面が露出するように保護層１１４が形成されたボンディングパッドが形成される。
【００３５】
第１実施例と比較すると、構造的な面で多少差があるものの、第２メタルパッド１１２が第１メタルパッド１０８とその下部のＰ−ポリパターン１０４とに直接接続し、パッド窓領域Ｗには第２層間絶縁層１０６および第３層間絶縁層１１０が残存するように素子設計がなされている。
【００３６】
従って、第２実施例でも第１実施例と同様にボンディングパッドの段差が従来より大きくなり、メカニカルストレス減少でき、ビームリードアラインマージンを増大することができる。
【００３７】
【発明の効果】
以上、説明したように本発明は、半導体素子の設計時に第２メタルパッドが第１メタルパッド及びその下部のＰ−ポリパターンと直接接続される構造を有するようにボンディングパッドを設計し、これらの接続がパッド窓領域の外郭でなされる。そのため、ボンディングパッド領域には絶縁層が残存し、ボンディングパッドの段差をこれらの残存絶縁膜質の厚さだけ高めることができて、パッケージング作業の際に新しい工程追加なしにもボンディングパッドに加えられるメカニカルストレスを減少できる。また、パッド窓領域を通して開放されるパッドメタルとその側壁との間の段差を既存対比を小さくすることによりミスアラインマージンを増加させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図２】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図３】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図４】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図５】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図６】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図７】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図８】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図９】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１０】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１１】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１２】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１３】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１４】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１５】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１６】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１７】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１８】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【符号の説明】
１００ 半導体基板
１０２ 第１層間絶縁層
１０４ Ｐ−ポリパターン
１０６ 第２層間絶縁膜
１０８ 第１メタルパッド
１１０ 第３層間絶縁膜
１１２ 第２メタルパッド
１１４ 保護層
【発明の属する技術の分野】
本発明は、μ−ＢＧＡ（Micro Ball Grid Array）のようなウェーハレベルパッケージに適用可能な半導体素子のボンディングパッド及びその製造方法に関する。
【０００２】
【従来の技術】
電子機器の小型化と薄型化が進行されるに従いパッケージも小型化及び薄型化に向け技術開発がなされている。このような要求に合わせて現在ではウェーハレベルパッケージへ技術が発展しており、この中で多く用いられているものがμ−ＢＧＡである。
μ−ＢＧＡの場合、テープ上にビームリード（beam lead）を形成した後、金属細管（metal capillary）を用いてサーモソニック方法により直接金属パッドにステッチボンディング（stitch bonding）する方式によりアセンブリ作業が進行されるため、ボンディング作業の際にボンディングパッド部に衝撃が多く加えられる。
【０００３】
それで、μ−ＢＧＡのようなウェーハレベルパッケージに既存のボンディングパッド構造（メタル１とメタル２が直接接続される構造）をそのまま適用すると、ボンディング作業の際に加えられるメカニカルストレスのためメタルパッドとその下部膜質の絶縁層（ＩＬＤ：「inter layer dielectric」）との接着力が低く、異種膜質（メタルと絶縁層）間の剥離によるメタルオープン不良（metal open fail）が発生する。
これを改善するため、現在、ＤＲＡＭ（Dynamic Random Access Memory）では第１メタルパッド下部のポリシリコンと第１、第２メタルパッドを全て接続させる方式を採用してボンディングパッドを設計している。
図１３から図１８は、このような従来のボンディングパッド形成方法を示した工程順序図である。これを参照してボンディングパッド形成方法を６段階に区分して説明する。
【０００４】
第１段階では、図１３に示すように、フィールド酸化膜、トランジスタおよびキャパシタなどの下部構造をもつ半導体基板１０上に第１層間絶縁層１２を形成し平坦化した後、絶縁層１２上のパッド形成部にＰ−ポリパターン１４を形成し、Ｐ−ポリパターン１４を含んだ第１層間絶縁層１２上に第２層間絶縁層１６を形成してこれを平坦化する。このようにＰ−ポリパターン１４を別途に導入したことは、第１層間絶縁層１２と以後に形成される第１メタルパッドとの間の接着力低下に起因して、ボンディング作業の際にこれらの膜質が剥離するのを防止するためである。
【０００５】
第２段階では、図１４に示すように、Ｐ−ポリパターン１４表面の一部が開放されるように第２層間絶縁層１６を選択食刻してコンタクトホールｈを形成する。
第３段階では、図１５に示すように、コンタクトホールｈを含んだ第２層間絶縁層１６上にＡｌ合金またはＣｕ合金からなる第１メタル層を蒸着した後、コンタクトホールｈの外郭の第２層間絶縁層１６の表面の一部が露出するように乾式食刻して、Ｐ−ポリパターン１４に連結される第１メタルパッド１８を形成する。このとき、第１メタルパッド１８と接続されたＰ−ポリパターン１４は金属拡散によりメタル化される。
【０００６】
第４段階では、図１６に示すように、第１メタルパッド１８を含んだ第２層間絶縁層１６上に第３層間絶縁層（ＩＭＤ：「Inter Metal Dielectric」）２０を形成し平坦化した後、以後に形成される第２メタルパッドとの連結のために、第１メタルパッド１８の表面の一部が開放されるように第３層間絶縁層２０を選択食刻してビアホールＶを形成する。
第５段階では、図１７に示すように、ビアホールＶを含んだ第３層間絶縁層２０上にＡｌ合金又はＣｕ合金からなる第２メタル層を蒸着した後、ビアホールＶの外郭の第３層間絶縁層２０表面の一部が露出するように乾式食刻して第１メタルパッド１８と電気的に連結される構造の第２メタルパッド２２を形成する。
【０００７】
第６段階では、図１８に示すように、第２メタルパッド２２を含んだ第３層間絶縁層２０上に「ＨＤＰ酸化膜／ＰＥ−ＳｉＮ」積層構造の保護層２４を形成し、パッド窓領域（ビームリードがステッチボンディングされる部分）Ｗとして用いられる部分の第２メタルパッド２２表面が開放されるように保護層２４を乾式食刻することにより、本工程進行を完了する。
【０００８】
その結果、ポリパターン１４には第１メタルパッド１８が接続され、第１メタルパッド１８には第２メタルパッド２２が接続される構造のボンディングパッドが完成される。
この場合、メタルパッドの下部にこれと同種膜質のポリパターンが置かれているので、絶縁層上に直接メタルパッドが接続されるようにボンディングパッドが設計された場合に比べて膜質接着特性が向上され、ビームリードボンディングの際に剥離によるメタルオープン不良の発生を最小化することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のようにボンディングパッドを設計すると、図１８に示すように、ポリパターンの導入のため素子の最上面（例えば、保護膜）を基準にしたとき、異種膜質（絶縁層とメタル層）が相互に接続されるようにボンディングパッドが設計された場合と比較して、ボンディングパッドの段差が小さくなりパッド窓領域Ｗを通して開放されたパッドメタルとその側壁との間の段差が非常に大きくなる。
【００１０】
そのため、表面的にはポリパターン１４と第１メタルパッド１８及び第２メタルパッド２２間の接続のため外部から加えられるメカニカルストレスに対する抵抗性が向上されるようになるが、ボンディング作業の際に実際にメタルパッドに加えられるメカニカルストレスは従来よりも増加し、小さくなったボンディングパッド段差に応じて側壁が高くなり、ビームリードアラインマージンが減少するという問題が発生する。
【００１１】
このようにメカニカルストレスが増加する原因は、メタルパッドとその側壁との間の大きな段差に起因してビームリードボンディングの際、外部から第２メタルパッドに加えられるストレスがそれに応じて増加されることにある。
このような問題が発生する場合、ボンディング不良及び半導体パッケージのアセンブリ特性低下などのような深刻な品質低下の問題が発生するため、これに対する改善策が要求される。
【００１２】
そこで、本発明の目的は、多層配線を有する半導体素子のボンディングパッドの設計の際、第２メタルパッドが絶縁層を介して第１メタルパッド及びその下方のＰ−ポリパターンと直接に接続されるようにその構造を変更し、新しい工程追加なしに従来に比べボンディングパッドの段差を高めることができ、パッド窓領域を通して開放されたパッドメタルとその側壁間の段差に起因して発生するメカニカルストレス増加を防ぎ、ミスアラインマージンを増加する半導体素子のボンディングパッドを提供することにある。
本発明の他の目的は、ボンディングパッドを効果的に製造するボンディングパッドの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するため本発明の請求項１から４のいずれかに記載の半導体素子のボンディングパッドは、半導体基板上に形成された第１層間絶縁層と、前記第１層間絶縁層上のパッド形成部に形成されたＰ−ポリパターンと、前記Ｐ−ポリパターンを含んだ前記第１層間絶縁層上に形成された第２層間絶縁層と、前記Ｐ−ポリパターン上の前記第２層間絶縁層上に形成され、前記Ｐ−ポリパターンよりも小さな第１メタルパッドと、前記第１メタルパッドを含んだ前記第２層間絶縁層上に形成された第３層間絶縁層と、前記Ｐ−ポリパターン上の前記第３層間絶縁層上に置かれ、パッド窓領域外郭の前記第３及び第２層間絶縁層を貫通して前記第１メタルパッドと前記Ｐ−ポリパターンにそれぞれ接続されるように形成された第２メタルパッドと、前記パッド窓領域の前記第２メタルパッド表面が露出するように羅れた結果物上に形成された保護層と、を備えている。
【００１４】
また、本発明の請求項５から８のいずれかに記載の半導体素子のボンディングパッドの製造方法によると、半導体基板上に第１層間絶縁層を形成する段階と、前記第１層間絶縁層上のパッド形成部にＰ−ポリパターンを形成する段階と、得られた結果物上に第２層間絶縁層を形成する段階と、前記Ｐ−ポリパターン上の前記第２層間絶縁層上に前記Ｐ−ポリパターンよりも小さいサイズの第１メタルパッドを形成する段階と、前記第１メタルパッドを含んだ前記第２層間絶縁層上に第３層間絶縁層を形成する段階と、パッド窓領域外郭の前記第１メタルパッドの両終端とその隣接領域の前記Ｐ−ポリパターンの一部が開放されるように前記第２、第３層間絶縁層を順次食刻して、これらの絶縁層を貫通するホールを形成する段階と、前記Ｐ−ポリパターン上の前記第３層間絶縁層上に前記ビアホールを通して前記Ｐ−ポリパターンと前記第１メタルパッドにそれぞれ接続される構造の第２メタルパッドを形成する段階と、得られた結果物上にパッド窓領域の前記第２メタルパッド表面が露出するように保護層を形成する段階と、を含む。
【００１５】
本発明の請求項９から１４のいずれかに記載の半導体素子のボンディングパッドの製造方法によると、半導体基板上に第１層間絶縁層を形成する段階と、前記第１層間絶縁層上のパッド形成部にＰ−ポリパターンを形成する段階と、得られた結果物上に第２層間絶縁層を形成する段階と、前記Ｐ−ポリパターン上の前記第２層間絶縁層上にパッド窓領域の外郭の前記第２層間絶縁層表面の一部が露出されるように複数の貫通ホールが具備された第１メタルパッドを形成する段階と、前記第１メタルパッドを含んだ前記第２層間絶縁層上に第３層間絶縁層を形成する段階と、前記貫通ホールを含んだその隣接部の前記第１メタルパッドの一部が同時に開放されるように前記第３層間絶縁層を選択食刻して第２ビアホールを形成する段階と、前記第２ビアホールを通して開放された前記第１メタルパッドをマスクとして前記Ｐ−ポリパターンが露出するまで前記貫通ホール下方の前記第２層間絶縁層を選択食刻して第１ビアホールを形成する段階と、前記Ｐ−ポリパターン上の前記第３層間絶縁層上に前記第１、第２ビアホールと前記貫通ホールを通して前記第１メタルパッドと前記Ｐ−ポリパターンにそれぞれ接続される構造の第２メタルパッドを形成する段階と、得られた結果物上にパッド窓領域の前記第２メタルパッド表面が露出するように保護層を形成する段階と、を含んでいる。
【００１７】
上記のような半導体素子のボンディングパッドおよびその製造方法によると、第２メタルパッドと第１メタルパッド及びＰ−ポリパターンとの間の接続がすべてパッド窓領域の外郭でなされるので、パッド窓領域のＰ−ポリパターンと第１メタルパッドとの間には第２層間絶縁層が残存する。また、第１メタルパッドと第２メタルパッドとの間には第２層間絶縁層が残存する。その結果、パッド窓領域でのボンディングパッド段差をこれらの残存膜質の厚さだけ高めることができ、第２メタルパッドとその側壁間の段差を既存よりも小さくすることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を示す複数の実施例について図面を用いて詳しく説明する。
（第１実施例）
図１から図６に示すように、本発明の第１実施例による半導体素子のボンディングパッド形成方法は、第６段階に区分される。そこで、各段階ごとに説明する。
【００１９】
第１段階では、図１に示すようにフィールド酸化膜、トランジスタ、キャパシタなどの下部構造を有する半導体基板１００の上部に第１層間絶縁層１０２が形成され平坦化される。その後、絶縁層１０２の上部のパッド形成部にＰ−ポリパターン１０４が形成され、ポリパターン１０４を含む第１層間絶縁層１０２の上部に第２層間絶縁層１０６が形成され、平坦化される。Ｐ−ポリパターン１０４を別途に導入したのは、第１層間絶縁層１０２と以後に形成される第１メタルパッドとの間の接着力の低下に起因したボンディング作業中の剥離現象を防止するためである。
【００２０】
第２段階では、図２に示すように第２層間絶縁層１０６の上部にＡｌ合金またはＣｕ合金材質の第１メタル層が蒸着された後、パッドメタル形成部を限定するマスクを用いて乾式食刻される。その結果、Ｐ−ポリパターン１０４上の第２層間絶縁層１０６の上部にパッド窓領域Ｗの外郭に対応する第２層間絶縁層１０６の表面が一部だけが露出する複数の貫通ホールｔを有する第１メタルパッド１０８が形成される。このとき、第１メタルパッド１０８は多層配線（例えば、第１メタル配線）とともに形成される膜質であり、Ｐ−ポリパターン１０４と同一サイズで形成される。また、貫通ホールｔはスリット及びコンタクトホール形状に製造される。
【００２１】
第３段階では、図３に示すように第１メタルパッド１０８を含んだ第２層間絶縁層１６上に第３層間絶縁層１１０が形成される。
第４段階では、図４に示すように貫通ホールｔを含んだその隣接部の第１メタルパッド１０８の一部が開放されるように第３層間絶縁層１１０が選択食刻され、絶縁層１１０内に第２ビアホールＶ２が形成される。このとき、第１メタルパッド１０８は第３層間絶縁膜１１０の食刻時にエッチストッパー層として用いられる。次いで、ビアホールＶ２を通して開放された第１メタルパッド１０８をマスクとしてＰ−ポリパターン１０４が露出するまで貫通ホールｔの下方の第２層間絶縁層１０６を選択食刻し、絶縁層１０６内に貫通ホールｔと一体に連結される第１ビアホールＶ１を形成する。この場合、Ｐ−ポリパターン１０４は第２層間絶縁層１０６の食刻のときにエッチストッパー層として用いられ、第１ビアホールＶ１はスリット及びコンタクトホール形状に形成される。
【００２２】
第５段階では、図５に示すように第１ビアホールＶ１および第２ビアホールＶ２と貫通ホールｔとを含む第３層間絶縁層１１０上にＡｌ合金またはＣｕ合金材質の第２メタル層が蒸着された後、選択食刻される。そして、Ｐ−ポリパターン１０４上の第３層間絶縁層１１０上に第１メタルパッド１０８とＰ−ポリパターン１０４にそれぞれ接続される構造の第２メタルパッド１１２が形成される。第２メタルパッド１１２も多層配線（例えば、第２メタル配線）とともに形成された膜質であり、第２メタルパッド１１２と接続されたＰ−ポリパターン１０４は金属拡散によりメタル化される。そのため、接着力向上効果が得られる。
【００２３】
第６段階では、図６に示すように第２メタルパッド１１２を含んだ第３層間絶縁層１１０上に「ＨＤＰ酸化膜／ＰＥ−ＳｉＮ」積層構造の保護層１１４が形成され、パッド窓領域（ビームリードがステッチボンディングされる部分）Ｗとして用いられる第２メタルパッド１１２の表面が開放されるように保護層１１４が乾式食刻される。これにより、本工程が終了する。
【００２４】
上記のような工程から、図６に示すように第１層間絶縁層１０２上のパッド形成部にはＰ−ポリパターン１０４が形成され、Ｐ−ポリパターン１０４を含んだ第１層間絶縁層１０２上にはパッド窓領域Ｗ外郭のＰ−ポリパターン１０４の表面の一部が露出する複数の第１ビアホールＶ１を有する第２層間絶縁層１０６が形成される。そして、Ｐ−ポリパターン１０４上の第２層間絶縁層１０６上には第１ビアホールＶ１と一体に連結される貫通ホールｔを有する第１メタルパッド１０８が形成され、第１メタルパッド１０８を含んだ第２層間絶縁層１０６上には貫通ホールｔと一体に連結されるように第２ビアホールＶ２を具備した第３層間絶縁層１１０が形成される。また、Ｐ−ポリパターン１０４上の第３層間絶縁層１１０上には、第１ビアホールＶ１および第２ビアホールＶ２ならびに貫通ホールｔを通してＰ−ポリパターン１０４と第１メタルパッド１０８とがそれぞれ接するように第２メタルパッド１１２が形成される。第２メタルパッド１１２を含んだ第３層間絶縁層１１０上にはパッド窓領域Ｗの第２メタルパッド１１２の表面が露出するように保護層１１４が形成される。
【００２５】
即ち、第２メタルパッド１１２が第１メタルパッド１０８とその下部のＰ−ポリパターン１０４とに直接接着されるようにボンディングパッドが形成される。
このとき、第２ビアホールＶ２は貫通ホールｔ及び第１ビアホールＶ１よりも大きく、半導体基板１００はトランジスタ、キャパシタ、レジスタなどの下部構造を具備した基板である。ここで、Ｐ−ポリパターン１０４はキャパシタのプレート電極またはレジスタ形成過程において同時に形成された導電膜質である。そして、第１メタルパッド１０８および第２メタルパッド１１２は半導体素子の多層配線（例えば、第１メタル配線と第２メタル配線）の製造時に配線工程に伴って同時に形成された導電膜質である。
【００２６】
第２メタルパッド１１２と第１メタルパッド１０８との間の接続、ならびに第２メタルパッド１１２とＰ−ポリパターン１０４との間の接続が全てパッド窓領域Ｗの外郭側でなされるため、パッド窓領域Ｗでは第２層間絶縁層１０６と第３層間絶縁層１１０がそのまま残存する。
【００２７】
そこで、コンタクトホール形成工程およびビアホール形成工程を通してパッド窓領域Ｗの外郭側の第２層間絶縁層１０６および第３層間絶縁層１１０を全て除去することにより、従来に比較してパッド窓領域Ｗでのボンディングパッドの段差をこれらの残存絶縁層の厚さに応じて高めることができる。
【００２８】
従って、パッド窓領域Ｗを通して開放された第２メタルパッド１１２とその側壁間の段差を既存よりも減らすことができ、ボンディングパッドの低い段差に起因して発生するメカニカルストレス増加を防ぐことができ、ビームリードアラインマージンをも減少することができる。
【００２９】
（第２実施例）
以下、本発明の第２実施例による半導体素子のボンディングパッドおよびその製造方法について説明する。
第２実施例では、ボンディングパッドは第１メタルパッド形成のときパッド内に貫通ホールを形成せず、第１メタルパッドをＰ−ポリパターンよりも小さく形成した状態で層間絶縁層を形成する。そして、後続ビアホールの形成工程を通して第２メタルパッドを第１メタルパッドおよびＰ−ポリパターンに直接接続させることにより形成することもできるが、図７から図１２にはこれと関連されたボンディングパッド形成方法を示す工程順序図が提示されている。これを参照してその製造方法を第６段階に区分して説明する。以後の説明からは理解を助けるため、第１実施例と反復される工程に対しては簡略に言及し、差別化される部分を中心として説明する。
【００３０】
第１段階では、図７に示すようにフィールド酸化膜、トランジスタ、キャパシタなどの下部構造を有する半導体基板１００の上部に第１層間絶縁層１０２が形成され平坦化される。その後、第１層間絶縁層１０２の上部のパッド形成部にＰ−ポリパターン１０４が形成され、ポリパターン１０４を含む第１層間絶縁層１０２の上部に第２層間絶縁層１０６が形成され、平坦化される。
【００３１】
第２段階では、図８に示すようにＰ−ポリパターン１０４の上部の第２層間絶縁層１０６の上部にＰ−ポリパターン１０４よりも小さいサイズの第１メタルパッド１０８が形成される。
第３段階では、図９に示すように第１メタルパッド１０８を含む第２層間絶縁層１０６上に第３層間絶縁層１１０が形成される。
【００３２】
第４段階では、図１０に示すようにパッド窓領域Ｗ外郭側の第１メタルパッド１０８の両終端とその隣接部のＰ−ポリパターン１０４表面の一部が同時に開放されるように第３層間絶縁膜１１０、第２層間絶縁層１０６が順次食刻され、これらの絶縁層を貫通するビアホールＶが形成される。このとき、第１メタルパッド１０８は第３層間絶縁膜１１０の食刻時にエッチストッパー層として用いられ、Ｐ−ポリパターン１０４は第２層間絶縁層１０６の食刻時にエッチストッパー層として用いられる。
【００３３】
第５段階では、図１１に示すようにＰ−ポリパターン１０４上の第３層間絶縁層１１０上にビアホールＶを通してＰ−ポリパターン１０４および第１メタルパッド１０８にそれぞれ接続される第２メタルパッド１１２が形成される。
第６段階では、図１２に示すようにパッド窓領域Ｗの第２メタルパッド１１２表面が露出するように得られた結果物上に「ＨＤＰ酸化膜／ＰＥ−ＳｉＮ」積層構造の保護層１１４が形成され、製造工程が完了する。
【００３４】
上記の工程により、図１２に示すように第１層間絶縁層１０２上のパッド形成部にはＰ−ポリパターン１０４が形成され、Ｐ−ポリパターン１０４を含んだ第１層間絶縁層１０２上には第２層間絶縁層１０６が形成される。Ｐ−ポリパターン１０４上の第２層間絶縁層１０６上にはＰ−ポリパターン１０４よりも小さいサイズの第１メタルパッド１０８が形成され、第１メタルパッド１０８を含んだ第２層間絶縁層１０６上には第３層間絶縁層１１０が形成される。また、パッド窓領域Ｗ外郭側の第２層間絶縁層１０６および第３層間絶縁層１１０を貫通して第１メタルパッド１０８の両終端部およびＰ−ポリパターン１０４の表面が露出するようにビアホールＶが形成され、Ｐ−ポリパターン１０４上の第３層間絶縁層１１０上にはビアホールＶを通してＰ−ポリパターン１０４と第１メタルパッド１０８にそれぞれ接するように第２メタルパッド１１２が形成される。第２メタルパッド１１２を含んだ第３層間絶縁層１１０上にはパッド窓領域Ｗの第２メタルパッド１１２表面が露出するように保護層１１４が形成されたボンディングパッドが形成される。
【００３５】
第１実施例と比較すると、構造的な面で多少差があるものの、第２メタルパッド１１２が第１メタルパッド１０８とその下部のＰ−ポリパターン１０４とに直接接続し、パッド窓領域Ｗには第２層間絶縁層１０６および第３層間絶縁層１１０が残存するように素子設計がなされている。
【００３６】
従って、第２実施例でも第１実施例と同様にボンディングパッドの段差が従来より大きくなり、メカニカルストレス減少でき、ビームリードアラインマージンを増大することができる。
【００３７】
【発明の効果】
以上、説明したように本発明は、半導体素子の設計時に第２メタルパッドが第１メタルパッド及びその下部のＰ−ポリパターンと直接接続される構造を有するようにボンディングパッドを設計し、これらの接続がパッド窓領域の外郭でなされる。そのため、ボンディングパッド領域には絶縁層が残存し、ボンディングパッドの段差をこれらの残存絶縁膜質の厚さだけ高めることができて、パッケージング作業の際に新しい工程追加なしにもボンディングパッドに加えられるメカニカルストレスを減少できる。また、パッド窓領域を通して開放されるパッドメタルとその側壁との間の段差を既存対比を小さくすることによりミスアラインマージンを増加させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図２】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図３】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図４】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図５】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図６】本発明の第１実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図７】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図８】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図９】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１０】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１１】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１２】本発明の第２実施例による半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１３】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１４】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１５】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１６】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１７】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【図１８】従来の半導体素子のボンディングパッドの形成手順を示す模式的な断面図である。
【符号の説明】
１００ 半導体基板
１０２ 第１層間絶縁層
１０４ Ｐ−ポリパターン
１０６ 第２層間絶縁膜
１０８ 第１メタルパッド
１１０ 第３層間絶縁膜
１１２ 第２メタルパッド
１１４ 保護層
Claims (14)
- 半導体基板上に形成されている第１層間絶縁層と、
前記第１層間絶縁層の上部のパッド形成部に形成されたＰ−ポリパターンと、
前記Ｐ−ポリパターンを含む前記第１層間絶縁層の上部に形成されている第２層間絶縁層と、
前記Ｐ−ポリパターンの上部の前記第２層間絶縁層の上部に形成され、前記Ｐ−ポリパターンよりも小さく形成されている第１メタルパッドと、
前記第１メタルパッドを含む前記第２層間絶縁層の上部に形成されている第３層間絶縁層と、
前記Ｐ−ポリパターンの上部の前記第３層間絶縁層の上部に設置され、パッド窓領域の外郭にある前記第２層間絶縁層および前記第３層間絶縁層を貫通して前記第１メタルパッドおよび前記Ｐ−ポリパターンにそれぞれ接続して形成されている第２メタルパッドと、
前記パッド窓領域の前記第２メタルパッドの表面が露出するように形成されている保護層と、
からなることを特徴とする半導体素子のボンディングパッド。 - 前記第１メタルパッドおよび前記第２メタルパッドは、Ａｌ合金又はＣｕ合金からなることを特徴とする請求項１に記載の半導体素子のボンディングパッド。
- 前記保護膜は、ＨＤＰ酸化膜／ＰＥ−ＳｉＮの積層構造を有することを特徴とする請求項１に記載の半導体素子のボンディングパッド。
- 前記第１メタルパッドおよび前記第２メタルパッドは、半導体素子の多層配線が形成されるとき、形成される膜質であることを特徴とする請求項１に記載の半導体素子のボンディングパッド。
- 半導体基板上に第１層間絶縁層を形成する段階と、
前記第１層間絶縁層の上部のパッド形成部にＰ−ポリパターンを形成する段階と、
前記Ｐ−ポリパターンの上部に第２層間絶縁層を形成する段階と、
前記Ｐ−ポリパターンの上部の前記第２層間絶縁層の上部に前記Ｐ−ポリパターンよりも小さいサイズの第１メタルパッドを形成する段階と、
前記第１メタルパッドを含む前記第２層間絶縁層の上部に第３層間絶縁層を形成する段階と、
パッド窓領域の外郭側の前記第１メタルパッドの両終端ならびにその隣接領域の前記Ｐ−ポリパターンの一部が共に開放されるように、前記第２層間絶縁層および前記第３層間絶縁層を順次食刻してこれらの絶縁層を貫通するビアホールを形成する段階と、
前記Ｐ−ポリパターン上の前記第３層間絶縁層の上部に前記ビアホールを通して前記Ｐ−ポリパターンと前記第１メタルパッドにそれぞれ接続される第２メタルパッドを形成する段階と、
前記第２メタルパッドを形成した後、前記パッド窓領域の前記第２メタルパッドの表面が露出するように保護層を形成する段階と、
を含むことを特徴とする半導体素子のボンディングパッドの製造方法。 - 前記第１メタルパッドおよび前記第２メタルパッドは、Ａｌ合金またはＣｕ合金から形成されていることを特徴とする請求項５に記載の半導体素子のボンディングパッドの製造方法。
- 前記第１メタルパッドおよび前記第２メタルパッドは、半導体素子の多層配線が形成されるとき、形成される導電膜質であることを特徴とする請求項５に記載の半導体素子のボンディングパッドの製造方法。
- 前記保護膜は、ＨＤＰ酸化膜／ＰＥ−ＳｉＮの積層構造に形成されていることを特徴とする請求項５に記載の半導体素子のボンディングパッドの製造方法。
- 半導体基板上に第１層間絶縁層を形成する段階と、
前記第１層間絶縁層の上部のパッド形成部にＰ−ポリパターンを形成する段階と、
前記Ｐ−ポリパターンの上部に第２層間絶縁層を形成する段階と、
前記Ｐ−ポリパターンの上部の前記第２層間絶縁層の上部にパッド窓領域の外郭側の前記第２層間絶縁層の表面の一部が露出するように複数の貫通ホールが形成された第１メタルパッドを形成する段階と、
前記第１メタルパッドが形成された前記第２層間絶縁層の上部に第３層間絶縁層を形成する段階と、
前記貫通ホールを含む隣接部の前記第１メタルパッドの一部が一緒に開放されるように前記第３層間絶縁層を選択食刻して第２ビアホールを形成する段階と、
前記第２ビアホールにより開放された前記第１メタルパッドをマスクとして前記Ｐ−ポリパターンが露出するまで前記貫通ホールの下部の前記第２層間絶縁層を選択食刻して第１ビアホールを形成する段階と、
前記Ｐ−ポリパターンの上部の前記第３層間絶縁層の上部に前記第１ビアホールおよび第２ビアホールならびに前記貫通ホールを経由して前記第１メタルパッドおよび前記Ｐ−ポリパターンにそれぞれ接続される第２メタルパッドを形成する段階と、
前記第２メタルパッドを形成した後、前記パッド窓領域の前記第２メタルパッドの表面が露出するように保護層を形成する段階と、
を含むことを特徴とする半導体素子のボンディングパッドの製造方法。 - 前記貫通ホールは、スリットまたはコンタクトホール形状に形成されていることを特徴とする請求項９に記載の半導体素子のボンディングパッドの製造方法。
- 前記第１メタルパッドおよび前記第２メタルパッドは、Ａｌ合金またはＣｕ合金から形成されていることを特徴とする請求項９に記載の半導体素子のボンディングパッドの製造方法。
- 前記第１メタルパッドは、前記Ｐ−ポリパターンと同一サイズで形成されていることを特徴とする請求項９に記載の半導体素子のボンディングパッドの製造方法。
- 前記第１メタルパッドおよび前記第２メタルパッドは、半導体素子の多層配線が形成されるとき、形成されることを特徴とする請求項９に記載の半導体素子のボンディングパッドの製造方法。
- 前記保護膜は、ＨＤＰ酸化膜／ＰＥ−ＳｉＮの積層構造に形成されていることを特徴とする請求項９に記載の半導体素子のボンディングパッドの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001P3677 | 2001-01-26 | ||
| KR10-2001-0003677A KR100368115B1 (ko) | 2001-01-26 | 2001-01-26 | 반도체 소자의 본딩 패드 구조 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231753A JP2002231753A (ja) | 2002-08-16 |
| JP4854143B2 true JP4854143B2 (ja) | 2012-01-18 |
Family
ID=19704988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211955A Expired - Fee Related JP4854143B2 (ja) | 2001-01-26 | 2001-07-12 | 半導体素子のボンディングパッド及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6576970B2 (ja) |
| JP (1) | JP4854143B2 (ja) |
| KR (1) | KR100368115B1 (ja) |
| TW (1) | TWI287267B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908484B2 (en) * | 2003-03-06 | 2005-06-21 | Spinecore, Inc. | Cervical disc replacement |
| JP4242336B2 (ja) * | 2004-02-05 | 2009-03-25 | パナソニック株式会社 | 半導体装置 |
| KR100675275B1 (ko) * | 2004-12-16 | 2007-01-26 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 패드 배치방법 |
| US7736380B2 (en) | 2004-12-21 | 2010-06-15 | Rhausler, Inc. | Cervical plate system |
| US7276435B1 (en) * | 2006-06-02 | 2007-10-02 | Freescale Semiconductor, Inc. | Die level metal density gradient for improved flip chip package reliability |
| KR100773740B1 (ko) | 2006-12-22 | 2007-11-09 | 삼성전자주식회사 | 반도체 기판과 동일한 전압 레벨을 갖는 패드 및 이를포함하는 반도체 장치 |
| DE102008042382A1 (de) * | 2008-09-26 | 2010-04-01 | Robert Bosch Gmbh | Kontaktanordnung zur Herstellung einer beabstandeten, elektrisch leitfähigen Verbindung zwischen mikrostrukturierten Bauteilen |
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| EP2186511A1 (en) | 2008-11-13 | 2010-05-19 | Sanofi-Aventis | Method of treating sleep disorders using eplivanserin |
| EP2266554A1 (en) | 2009-05-26 | 2010-12-29 | Sanofi-Aventis | Method of treating sleep disorders using eplivanserin |
| KR101585962B1 (ko) * | 2009-04-29 | 2016-01-15 | 주식회사 동부하이텍 | 반도체 소자의 본딩 패드 구조 및 패드 형성 방법 |
| EP2255726A1 (en) | 2009-05-26 | 2010-12-01 | Sanofi-Aventis | Spectral profile of SWS enhancing drugs |
| EP2255807A1 (en) | 2009-05-26 | 2010-12-01 | Sanofi-Aventis | Method of treating sleep disorders using the combination of eplivanserin and zolpidem |
| EP2269600A1 (en) | 2009-07-02 | 2011-01-05 | Sanofi-Aventis | Treatment of sleep disorders using eplivanserin in COPD patients |
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| US9627337B2 (en) * | 2011-03-31 | 2017-04-18 | Novatek Microelectronics Corp. | Integrated circuit device |
| CN104576580B (zh) * | 2011-04-12 | 2017-10-03 | 联咏科技股份有限公司 | 集成电路装置 |
| CN107871724B (zh) * | 2016-09-23 | 2021-08-13 | 恒劲科技股份有限公司 | 基板结构及其制法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921034A (ja) * | 1982-07-27 | 1984-02-02 | Toshiba Corp | 半導体装置 |
| JPH05206441A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 半導体集積回路装置 |
| JP2916326B2 (ja) * | 1992-06-11 | 1999-07-05 | 三菱電機株式会社 | 半導体装置のパッド構造 |
| US5248903A (en) * | 1992-09-18 | 1993-09-28 | Lsi Logic Corporation | Composite bond pads for semiconductor devices |
| JPH06326150A (ja) * | 1993-05-12 | 1994-11-25 | Sony Corp | パッド構造 |
| JP3432284B2 (ja) * | 1994-07-04 | 2003-08-04 | 三菱電機株式会社 | 半導体装置 |
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| JP3482779B2 (ja) * | 1996-08-20 | 2004-01-06 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP4047419B2 (ja) * | 1997-09-09 | 2008-02-13 | ローム株式会社 | 半導体装置およびその製造方法 |
| KR19990052264A (ko) * | 1997-12-22 | 1999-07-05 | 윤종용 | 다층 패드를 구비한 반도체 소자 및 그 제조방법 |
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| JP2000353703A (ja) * | 1999-06-11 | 2000-12-19 | Sony Corp | 半導体装置の製造方法 |
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| JP2000332019A (ja) * | 2000-01-01 | 2000-11-30 | Seiko Epson Corp | 薄膜トランジスタ |
-
2001
- 2001-01-26 KR KR10-2001-0003677A patent/KR100368115B1/ko active IP Right Grant
- 2001-07-12 JP JP2001211955A patent/JP4854143B2/ja not_active Expired - Fee Related
- 2001-12-11 US US10/020,840 patent/US6576970B2/en not_active Expired - Lifetime
-
2002
- 2002-01-03 TW TW091100032A patent/TWI287267B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231753A (ja) | 2002-08-16 |
| TWI287267B (en) | 2007-09-21 |
| KR100368115B1 (ko) | 2003-01-15 |
| US6576970B2 (en) | 2003-06-10 |
| US20020100949A1 (en) | 2002-08-01 |
| KR20020063015A (ko) | 2002-08-01 |
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| A977 | Report on retrieval |
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