JPH06326150A - パッド構造 - Google Patents
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- JPH06326150A JPH06326150A JP5133972A JP13397293A JPH06326150A JP H06326150 A JPH06326150 A JP H06326150A JP 5133972 A JP5133972 A JP 5133972A JP 13397293 A JP13397293 A JP 13397293A JP H06326150 A JPH06326150 A JP H06326150A
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 本発明は、上層のパッドを形成する際の逆ス
パッタ時における下層のパッドにチャージアップされる
電荷量の低減を図ることにより、半導体装置の信頼性を
高める。さらに多層パッド構造の占有面積の低減を図
る。 【構成】 基板１１上に第１のパッド１２が形成されて
いて、それを覆う状態に第１の絶縁膜１３が形成され、
第１のパッド１２の側周側上の第１の絶縁膜１３には接
続孔１４が形成されていて、接続孔１４を通して第１の
パッド１２に接続する第２のパッド１５が第１の絶縁膜
１３上に形成されているものである。上記接続孔１４
は、複数設けられている、または第１のパッド１２の中
央部上の第１の絶縁膜１３を連続的に囲む状態に設けら
れている。また上記パッド構造のうちのいづれか一方の
構造または両方の構造よりなるもので、３層以上のパッ
ドでパッド構造を構成してもよい。
パッタ時における下層のパッドにチャージアップされる
電荷量の低減を図ることにより、半導体装置の信頼性を
高める。さらに多層パッド構造の占有面積の低減を図
る。 【構成】 基板１１上に第１のパッド１２が形成されて
いて、それを覆う状態に第１の絶縁膜１３が形成され、
第１のパッド１２の側周側上の第１の絶縁膜１３には接
続孔１４が形成されていて、接続孔１４を通して第１の
パッド１２に接続する第２のパッド１５が第１の絶縁膜
１３上に形成されているものである。上記接続孔１４
は、複数設けられている、または第１のパッド１２の中
央部上の第１の絶縁膜１３を連続的に囲む状態に設けら
れている。また上記パッド構造のうちのいづれか一方の
構造または両方の構造よりなるもので、３層以上のパッ
ドでパッド構造を構成してもよい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のボンディ
ングパッドまたはプローブ試験用パッド等に用いられる
パッド構造に関するものである。
ングパッドまたはプローブ試験用パッド等に用いられる
パッド構造に関するものである。
【０００２】
【従来の技術】従来の多層配線構造におけるボンディン
グパッド等のパッド構造を、図４の概略断面図により説
明する。図に示すように、基板８１上には、１層目の配
線層で形成される第１のパッド８２が設けられている。
この第１のパッド８２を覆う状態に、上記基板８１上に
は絶縁膜８３が成膜されている。また上記第１のパッド
８２上の絶縁膜８３には開口部８４が形成されている。
そして２層目の配線層で形成される第２のパッド８５
が、上記開口部８４を通して上記第１のパッド８２に接
続されている。さらに上記第２のパッド８５を覆う状態
にして上記第１の絶縁膜８３上には第２の絶縁膜８６が
形成されている。また上記第２のパッド８５上の上記第
２の絶縁膜８６には開口部８７が形成されている。
グパッド等のパッド構造を、図４の概略断面図により説
明する。図に示すように、基板８１上には、１層目の配
線層で形成される第１のパッド８２が設けられている。
この第１のパッド８２を覆う状態に、上記基板８１上に
は絶縁膜８３が成膜されている。また上記第１のパッド
８２上の絶縁膜８３には開口部８４が形成されている。
そして２層目の配線層で形成される第２のパッド８５
が、上記開口部８４を通して上記第１のパッド８２に接
続されている。さらに上記第２のパッド８５を覆う状態
にして上記第１の絶縁膜８３上には第２の絶縁膜８６が
形成されている。また上記第２のパッド８５上の上記第
２の絶縁膜８６には開口部８７が形成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ようなパッド構造では、第１のパッドと第２のパッドと
の接触面積が大きいために、第２のパッドを形成する２
層目の配線層を成膜する際に逆スパッタを行った場合に
は、２層目の配線層に電荷がチャージアップされること
により、この２層目の配線層に接続されている第１のパ
ッドに電荷がチャージされる。このため、例えば第１の
パッドに接続されている素子に悪影響が生じる。
ようなパッド構造では、第１のパッドと第２のパッドと
の接触面積が大きいために、第２のパッドを形成する２
層目の配線層を成膜する際に逆スパッタを行った場合に
は、２層目の配線層に電荷がチャージアップされること
により、この２層目の配線層に接続されている第１のパ
ッドに電荷がチャージされる。このため、例えば第１の
パッドに接続されている素子に悪影響が生じる。
【０００４】また上記パッド構造をボンディングパッド
に用いた場合には、図５に示すように、第１のパッド８
２上の絶縁膜８３に形成される開口部８４の段差８８の
影響によって、第２のパッド８５の平坦部８９が狭くな
る。この平坦部８９はボンディングワイヤ９１が接続さ
れる部分になるので、所定の面積を確保しなければなら
ない。そのため、上記平坦部８９の面積を確保するため
に、第１のパッド８２は、およそ第２のパッド８５の膜
厚ｗの２倍、すなわち２ｗだけ大きく形成しなければな
らない。
に用いた場合には、図５に示すように、第１のパッド８
２上の絶縁膜８３に形成される開口部８４の段差８８の
影響によって、第２のパッド８５の平坦部８９が狭くな
る。この平坦部８９はボンディングワイヤ９１が接続さ
れる部分になるので、所定の面積を確保しなければなら
ない。そのため、上記平坦部８９の面積を確保するため
に、第１のパッド８２は、およそ第２のパッド８５の膜
厚ｗの２倍、すなわち２ｗだけ大きく形成しなければな
らない。
【０００５】さらに、パッド構造が３層あるいは４層以
上になると、パッド上の平坦部はさらに狭くなるので、
第１のパッド８２はさらに大きく形成しなければならな
い。また高容量化したデバイスでは、ボンディングパッ
ド数が非常に多くなるので、第１のパッド８２の面積の
増加は、半導体装置の形成面積の増加になる。したがっ
て、半導体装置の小型化が阻害されることになる。
上になると、パッド上の平坦部はさらに狭くなるので、
第１のパッド８２はさらに大きく形成しなければならな
い。また高容量化したデバイスでは、ボンディングパッ
ド数が非常に多くなるので、第１のパッド８２の面積の
増加は、半導体装置の形成面積の増加になる。したがっ
て、半導体装置の小型化が阻害されることになる。
【０００６】本発明は、パッド形成時におけるチャージ
アップを防止し、かつパッドの小型化を図るのに優れた
パッド構造を提供することを目的とする。
アップを防止し、かつパッドの小型化を図るのに優れた
パッド構造を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたパッド構造である。すなわち、基
板上に第１のパッドが形成されていて、それを覆う状態
に絶縁膜が形成されている。そして第１のパッドの側周
側上の絶縁膜には接続孔が形成されていて、この接続孔
を通して第１のパッドに接続する第２のパッドが当該絶
縁膜上に形成されているものである。
成するためになされたパッド構造である。すなわち、基
板上に第１のパッドが形成されていて、それを覆う状態
に絶縁膜が形成されている。そして第１のパッドの側周
側上の絶縁膜には接続孔が形成されていて、この接続孔
を通して第１のパッドに接続する第２のパッドが当該絶
縁膜上に形成されているものである。
【０００８】上記接続孔は、第１のパッドの側周側上の
絶縁膜に形成した複数の孔よりなる、または第１のパッ
ドの中央部上の絶縁膜を連続的に囲む状態に設けたもの
よりなるものである。
絶縁膜に形成した複数の孔よりなる、または第１のパッ
ドの中央部上の絶縁膜を連続的に囲む状態に設けたもの
よりなるものである。
【０００９】上記パッド構造のうちのいづれか一方の構
造または両方の構造よりなるもので、３層以上のパッド
で構成したものである。
造または両方の構造よりなるもので、３層以上のパッド
で構成したものである。
【００１０】
【作用】上記パッド構造では、第１のパッドの側周側上
の絶縁膜に形成した接続孔を通して第１のパッドと第２
のパッドとを接続し、上記接続孔は、第１のパッドの側
周側上の絶縁膜に複数の孔を形成してなる、または第１
のパッドの中央部上の絶縁膜を連続的に囲む状態に設け
てなることにより、第１のパッドと第２のパッドとの接
触面積が小さくなる。このため、第２のパッドになる２
層目の配線層を成膜する際に逆スパッタを行っても、２
層目の配線層にチャージアップされた電荷が第１のパッ
ドにチャージされ難くなる。
の絶縁膜に形成した接続孔を通して第１のパッドと第２
のパッドとを接続し、上記接続孔は、第１のパッドの側
周側上の絶縁膜に複数の孔を形成してなる、または第１
のパッドの中央部上の絶縁膜を連続的に囲む状態に設け
てなることにより、第１のパッドと第２のパッドとの接
触面積が小さくなる。このため、第２のパッドになる２
層目の配線層を成膜する際に逆スパッタを行っても、２
層目の配線層にチャージアップされた電荷が第１のパッ
ドにチャージされ難くなる。
【００１１】また上記パッド構造では、接続孔の幅は狭
く形成されることにより、接続孔内とともに絶縁膜上に
配線層を形成しても、配線層の上面はほぼ平坦化され
る。このため、３層以上のパッド構造でも、接続孔の段
差の影響を受けることなく、最上層のパッドの上面は平
坦化される。このため、最上層のパッドの面積をボンデ
ィング領域として設計することが可能になるので、最下
層のパッドは、従来のパッド構造のように、配線層の膜
厚分を考慮して最下層のパッドの面積を大きく設計する
必要がない。したがって、パッド構造の占有面積が低減
される。
く形成されることにより、接続孔内とともに絶縁膜上に
配線層を形成しても、配線層の上面はほぼ平坦化され
る。このため、３層以上のパッド構造でも、接続孔の段
差の影響を受けることなく、最上層のパッドの上面は平
坦化される。このため、最上層のパッドの面積をボンデ
ィング領域として設計することが可能になるので、最下
層のパッドは、従来のパッド構造のように、配線層の膜
厚分を考慮して最下層のパッドの面積を大きく設計する
必要がない。したがって、パッド構造の占有面積が低減
される。
【００１２】
【実施例】本発明の第１の実施例を図１の概略断面図お
よび接続孔のレイアウト図により説明する。図では、
（１）に概略断面図を示し、（２）に接続孔のレイアウ
ト図を示す。
よび接続孔のレイアウト図により説明する。図では、
（１）に概略断面図を示し、（２）に接続孔のレイアウ
ト図を示す。
【００１３】図に示すように、基板１１上には第１のパ
ッド１２が形成されている。この第１のパッド１２は、
例えばアルミニウム系金属よりなる第１層目の配線層
（図示せず）で形成される。上記第１のパッド１２を覆
う状態にして、上記基板１１上には第１の絶縁膜１３が
形成されている。
ッド１２が形成されている。この第１のパッド１２は、
例えばアルミニウム系金属よりなる第１層目の配線層
（図示せず）で形成される。上記第１のパッド１２を覆
う状態にして、上記基板１１上には第１の絶縁膜１３が
形成されている。
【００１４】上記第１のパッド１２の側周側上の上記第
１の絶縁膜１３には、複数の接続孔１４が形成されてい
る。また上記各接続孔１４を通して上記第１のパッド１
２に接続する第２のパッド１５が上記第１の絶縁膜１３
上に形成されている。
１の絶縁膜１３には、複数の接続孔１４が形成されてい
る。また上記各接続孔１４を通して上記第１のパッド１
２に接続する第２のパッド１５が上記第１の絶縁膜１３
上に形成されている。
【００１５】さらに上記第２のパッド１５を覆う状態に
して、上記第１の絶縁膜１３上には第２の絶縁膜１６が
形成されている。また上記第２のパッド１５上の上記第
２の絶縁膜１６には開口部１７が形成されている。上記
の如くに、パッド構造１が構成されている。なお上記接
続孔１４は、同心状にかつ複数列に配置することも可能
である。
して、上記第１の絶縁膜１３上には第２の絶縁膜１６が
形成されている。また上記第２のパッド１５上の上記第
２の絶縁膜１６には開口部１７が形成されている。上記
の如くに、パッド構造１が構成されている。なお上記接
続孔１４は、同心状にかつ複数列に配置することも可能
である。
【００１６】上記パッド構造１では、第１のパッド１２
の側周側上の第１の絶縁膜１３に形成した複数の接続孔
１４を通して第１のパッド１２と第２のパッド１５とを
接続したことにより、第１のパッド１２と第２のパッド
１５との接触面積が小さくなる。このため、第２のパッ
ド１５になる２層目の配線層を成膜する際に逆スパッタ
を行っても、２層目の配線層にチャージアップされた電
荷が第１のパッド１２にチャージされ難くなる。
の側周側上の第１の絶縁膜１３に形成した複数の接続孔
１４を通して第１のパッド１２と第２のパッド１５とを
接続したことにより、第１のパッド１２と第２のパッド
１５との接触面積が小さくなる。このため、第２のパッ
ド１５になる２層目の配線層を成膜する際に逆スパッタ
を行っても、２層目の配線層にチャージアップされた電
荷が第１のパッド１２にチャージされ難くなる。
【００１７】また上記パッド構造１では、各接続孔１４
の幅は狭く形成されることにより、各接続孔１４内とと
もに第１の絶縁膜１３上に配線層（図示せず）を形成し
ても、配線層の上面はほぼ平坦化される。したがって、
第２のパッド１５の上面も、接続孔１４の段差の影響を
ほとんど受けることなく平坦化される。このため、配線
層の膜厚分を考慮して第１のパッド１２の面積を大きく
設計する必要がないので、パッド構造１の占有面積は低
減される。
の幅は狭く形成されることにより、各接続孔１４内とと
もに第１の絶縁膜１３上に配線層（図示せず）を形成し
ても、配線層の上面はほぼ平坦化される。したがって、
第２のパッド１５の上面も、接続孔１４の段差の影響を
ほとんど受けることなく平坦化される。このため、配線
層の膜厚分を考慮して第１のパッド１２の面積を大きく
設計する必要がないので、パッド構造１の占有面積は低
減される。
【００１８】次に第２の実施例を図２の概略断面図およ
び接続孔のレイアウト図により説明する。本パッド構造
は、上記図１で説明したパッド構造１において、接続孔
１４の形状および配置が異なるものである。したがっ
て、上記図１で説明したと同様の構成部分には同一符号
を付す。なお図では、（１）に概略断面図を示し、
（２）に接続孔のレイアウト図を示す。
び接続孔のレイアウト図により説明する。本パッド構造
は、上記図１で説明したパッド構造１において、接続孔
１４の形状および配置が異なるものである。したがっ
て、上記図１で説明したと同様の構成部分には同一符号
を付す。なお図では、（１）に概略断面図を示し、
（２）に接続孔のレイアウト図を示す。
【００１９】図に示すように、基板１１上には第１のパ
ッド１２が形成されている。この第１のパッド１２は、
例えばアルミニウム系金属よりなる第１層目の配線層
（図示せず）で形成される。上記第１のパッド１２を覆
う状態にして、上記基板１１上には第１の絶縁膜１３が
形成されている。
ッド１２が形成されている。この第１のパッド１２は、
例えばアルミニウム系金属よりなる第１層目の配線層
（図示せず）で形成される。上記第１のパッド１２を覆
う状態にして、上記基板１１上には第１の絶縁膜１３が
形成されている。
【００２０】上記第１のパッド１２の側周側上の上記第
１の絶縁膜１３には、第１のパッド１２の中央部上の上
記絶縁膜１３を連続的に囲む状態に接続孔１８が形成さ
れている。また上記接続孔１８を通して上記第１のパッ
ド１２に接続する第２のパッド１５が上記第１の絶縁膜
１３上に形成されている。
１の絶縁膜１３には、第１のパッド１２の中央部上の上
記絶縁膜１３を連続的に囲む状態に接続孔１８が形成さ
れている。また上記接続孔１８を通して上記第１のパッ
ド１２に接続する第２のパッド１５が上記第１の絶縁膜
１３上に形成されている。
【００２１】さらに上記第２のパッド１５を覆う状態に
して、上記第１の絶縁膜１３上には第２の絶縁膜１６が
形成されている。また上記第２のパッド１５上の上記第
２の絶縁膜１６には開口部１７が形成されている。上記
の如くに、パッド構造２が構成されている。なお上記接
続孔１８は、同心状にかつ複数に形成することも可能で
ある。
して、上記第１の絶縁膜１３上には第２の絶縁膜１６が
形成されている。また上記第２のパッド１５上の上記第
２の絶縁膜１６には開口部１７が形成されている。上記
の如くに、パッド構造２が構成されている。なお上記接
続孔１８は、同心状にかつ複数に形成することも可能で
ある。
【００２２】上記パッド構造２では、上記第１の実施例
と同様に、第１のパッド１２と第２のパッド１５との接
触面積が小さくなる。このため、第２のパッド１５にな
る２層目の配線層を成膜する際に逆スパッタを行って
も、２層目の配線層にチャージアップされた電荷が第１
のパッド１２にチャージされ難くなる。また接続孔１８
の幅を狭く形成することにより、その段差の影響をほと
んど受けないので、パッド構造２の占有面積は低減され
る。
と同様に、第１のパッド１２と第２のパッド１５との接
触面積が小さくなる。このため、第２のパッド１５にな
る２層目の配線層を成膜する際に逆スパッタを行って
も、２層目の配線層にチャージアップされた電荷が第１
のパッド１２にチャージされ難くなる。また接続孔１８
の幅を狭く形成することにより、その段差の影響をほと
んど受けないので、パッド構造２の占有面積は低減され
る。
【００２３】次に第３の実施例を図３の概略断面図によ
り説明する。本パッド構造は、上記図１で説明したパッ
ド構造１を用いて、３層のパッド構造を形成したもので
ある。したがって、上記図１で説明したと同様の構成部
分には同一符号を付す。
り説明する。本パッド構造は、上記図１で説明したパッ
ド構造１を用いて、３層のパッド構造を形成したもので
ある。したがって、上記図１で説明したと同様の構成部
分には同一符号を付す。
【００２４】図に示すように、基板１１上には第１のパ
ッド１２が形成されている。この第１のパッド１２は、
例えばアルミニウム系金属よりなる第１層目の配線層
（図示せず）で形成される。上記第１のパッド１２を覆
う状態にして、上記基板１１上には第１の絶縁膜１３が
形成されている。
ッド１２が形成されている。この第１のパッド１２は、
例えばアルミニウム系金属よりなる第１層目の配線層
（図示せず）で形成される。上記第１のパッド１２を覆
う状態にして、上記基板１１上には第１の絶縁膜１３が
形成されている。
【００２５】上記第１のパッド１２の側周側上の上記第
１の絶縁膜１３には、複数の第１の接続孔１９が形成さ
れている。また上記各第１の接続孔１９を通して上記第
１のパッド１２に接続する第２のパッド１５が上記第１
の絶縁膜１３上に形成されている。さらに上記第２のパ
ッド１５を覆う状態にして、上記第１の絶縁膜１３上に
は第２の絶縁膜１６が形成されている。
１の絶縁膜１３には、複数の第１の接続孔１９が形成さ
れている。また上記各第１の接続孔１９を通して上記第
１のパッド１２に接続する第２のパッド１５が上記第１
の絶縁膜１３上に形成されている。さらに上記第２のパ
ッド１５を覆う状態にして、上記第１の絶縁膜１３上に
は第２の絶縁膜１６が形成されている。
【００２６】上記第２のパッド１５の側周側上の上記第
２の絶縁膜１６には、複数の第２の接続孔２０が形成さ
れている。また上記各第２の接続孔２０を通して上記第
２のパッド１５に接続する第３のパッド２１が上記第２
の絶縁膜１６上に形成されている。
２の絶縁膜１６には、複数の第２の接続孔２０が形成さ
れている。また上記各第２の接続孔２０を通して上記第
２のパッド１５に接続する第３のパッド２１が上記第２
の絶縁膜１６上に形成されている。
【００２７】さらに上記第３のパッド２１を覆う状態に
して、上記第２の絶縁膜１６上には第３の絶縁膜２２が
形成されている。また上記第３のパッド２１上の上記第
３の絶縁膜２２には開口部２３が形成されている。上記
の如くに、パッド構造３が構成されている。
して、上記第２の絶縁膜１６上には第３の絶縁膜２２が
形成されている。また上記第３のパッド２１上の上記第
３の絶縁膜２２には開口部２３が形成されている。上記
の如くに、パッド構造３が構成されている。
【００２８】上記パッド構造３における第１，第２の接
続孔１９，２０は、例えば、第１の接続孔１９を第１の
実施例で説明した接続孔１４と同様の構成にし、第２の
接続孔２０を第２の実施例で説明した接続孔１８と同様
の構成にしてもよい。また、第１，第２の接続孔１９，
２０とも第２の実施例で説明した接続孔１８と同様の構
成にしてもよい。
続孔１９，２０は、例えば、第１の接続孔１９を第１の
実施例で説明した接続孔１４と同様の構成にし、第２の
接続孔２０を第２の実施例で説明した接続孔１８と同様
の構成にしてもよい。また、第１，第２の接続孔１９，
２０とも第２の実施例で説明した接続孔１８と同様の構
成にしてもよい。
【００２９】また上記パッド構造３では、各第１，第２
の接続孔１９，２０の幅は狭く形成されることになるの
で、２層目，３層目の配線層の上面はほぼ平坦化され
る。したがって、各２層目，３層目の配線層で形成され
る第２，第３のパッド１５，２１の上面は平坦化され
る。このように、３層以上のパッド構造でも、各第１，
第２の接続孔１９，２０の段差の影響を受けることな
く、最上層の第３のパッド２１の上面は平坦化される。
このため、最上層の第３のパッド２１の面積をボンディ
ング領域として設計することが可能になるので、最下層
の第１のパッド１２は、従来のパッド構造のように、各
第２，第３の配線層の膜厚分を考慮して最下層の第１の
パッド１２の面積を大きく設計する必要がない。よっ
て、パッド構造の占有面積が低減される。
の接続孔１９，２０の幅は狭く形成されることになるの
で、２層目，３層目の配線層の上面はほぼ平坦化され
る。したがって、各２層目，３層目の配線層で形成され
る第２，第３のパッド１５，２１の上面は平坦化され
る。このように、３層以上のパッド構造でも、各第１，
第２の接続孔１９，２０の段差の影響を受けることな
く、最上層の第３のパッド２１の上面は平坦化される。
このため、最上層の第３のパッド２１の面積をボンディ
ング領域として設計することが可能になるので、最下層
の第１のパッド１２は、従来のパッド構造のように、各
第２，第３の配線層の膜厚分を考慮して最下層の第１の
パッド１２の面積を大きく設計する必要がない。よっ
て、パッド構造の占有面積が低減される。
【００３０】上記各実施例で説明したパッド構造１，
２，３を、例えばボンディングパッドに用いる場合に
は、各接続孔１４，１８，第１，第２の接続孔１９，２
０は、最上層のパッド（例えば実施例１，２の場合には
第２のパッド１５、実施例３の場合には第３のパッド２
１）のボンディングワイヤの接続領域に重ならないよう
に配置されることが望ましい。
２，３を、例えばボンディングパッドに用いる場合に
は、各接続孔１４，１８，第１，第２の接続孔１９，２
０は、最上層のパッド（例えば実施例１，２の場合には
第２のパッド１５、実施例３の場合には第３のパッド２
１）のボンディングワイヤの接続領域に重ならないよう
に配置されることが望ましい。
【００３１】
【発明の効果】以上、説明したように本発明によれば、
第１のパッドと第２のパッドとを接続する接続孔が、第
１のパッドの側周側上の絶縁膜に形成した複数の孔より
なる、または第１のパッドの中央部上の絶縁膜を連続的
に囲む状態に形成したものよりなるので、第１のパッド
と第２のパッドとの接触面積を小さくできる。このた
め、第２のパッドになる２層目の配線層を成膜する際に
逆スパッタを行っても、２層目の配線層にチャージアッ
プされた電荷が第１のパッドにチャージされ難くなるの
で、チャージアップによる第１のパッドに接続されてい
る素子への悪影響を低減することができる。よって、本
パッド構造を用いた半導体装置の信頼性の向上が図れ
る。
第１のパッドと第２のパッドとを接続する接続孔が、第
１のパッドの側周側上の絶縁膜に形成した複数の孔より
なる、または第１のパッドの中央部上の絶縁膜を連続的
に囲む状態に形成したものよりなるので、第１のパッド
と第２のパッドとの接触面積を小さくできる。このた
め、第２のパッドになる２層目の配線層を成膜する際に
逆スパッタを行っても、２層目の配線層にチャージアッ
プされた電荷が第１のパッドにチャージされ難くなるの
で、チャージアップによる第１のパッドに接続されてい
る素子への悪影響を低減することができる。よって、本
パッド構造を用いた半導体装置の信頼性の向上が図れ
る。
【００３２】また上記接続孔の幅は狭く形成することが
できるので、接続孔の段差の影響を受けることなく、第
２のパッドおよびそれより上層のパッドの各上面を平坦
に形成することができる。このため、最上層のパッドの
開口部より露出する部分をボンディング領域として設計
することが可能になるので、最下層のパッドは、従来の
パッド構造のように、配線層の膜厚分を考慮して面積を
大きく設計する必要がない。したがって、パッド構造の
占有面積を低減できるので、半導体装置の小型化が図れ
る。
できるので、接続孔の段差の影響を受けることなく、第
２のパッドおよびそれより上層のパッドの各上面を平坦
に形成することができる。このため、最上層のパッドの
開口部より露出する部分をボンディング領域として設計
することが可能になるので、最下層のパッドは、従来の
パッド構造のように、配線層の膜厚分を考慮して面積を
大きく設計する必要がない。したがって、パッド構造の
占有面積を低減できるので、半導体装置の小型化が図れ
る。
【図１】第１の実施例の概略断面図および接続孔のレイ
アウト図である。
アウト図である。
【図２】第２の実施例の概略断面図および接続孔のレイ
アウト図である。
アウト図である。
【図３】第３の実施例の概略断面図である。
【図４】従来例の概略断面図である。
【図５】課題の説明図である。
１ パッド構造 ２ パッド構造 ３ パッド構造 １１ 基板 １２ 第１のパッド １３ 第１の絶縁膜 １４ 接続孔 １５ 第２のパッド １６ 第２の絶縁膜 １８ 接続孔 １９ 第１の接続孔 ２０ 第２の接続孔 ２１ 第３のパッド
Claims (3)
- 【請求項１】 基板上に形成した第１のパッドと、 前記第１のパッドを覆う状態に形成した絶縁膜と、 前記第１のパッドの側周側上の絶縁膜に形成した接続孔
と、 前記接続孔を通して前記第１のパッドに接続するもの
で、前記絶縁膜上に形成した第２のパッドとよりなるこ
とを特徴とするパッド構造。 - 【請求項２】 請求項１記載のパッド構造において、 前記接続孔は、前記第１のパッドの側周側上の絶縁膜に
形成した複数の孔よりなる、または前記第１のパッドの
中央部上の前記絶縁膜を連続的に囲む状態に設けたもの
よりなることを特徴とするパッド構造。 - 【請求項３】 請求項１または請求項２記載のパッド構
造のうちのいづれか一方の構造または両方の構造よりな
るもので、３層以上のパッドで構成したことを特徴とす
るパッド構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133972A JPH06326150A (ja) | 1993-05-12 | 1993-05-12 | パッド構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133972A JPH06326150A (ja) | 1993-05-12 | 1993-05-12 | パッド構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326150A true JPH06326150A (ja) | 1994-11-25 |
Family
ID=15117382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133972A Pending JPH06326150A (ja) | 1993-05-12 | 1993-05-12 | パッド構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326150A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11162980A (ja) * | 1997-11-26 | 1999-06-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| KR20010046388A (ko) * | 1999-11-12 | 2001-06-15 | 박종섭 | 패드 형성방법 |
| KR100319896B1 (ko) * | 1998-12-28 | 2002-01-10 | 윤종용 | 반도체 소자의 본딩 패드 구조 및 그 제조 방법 |
| JP2002231753A (ja) * | 2001-01-26 | 2002-08-16 | Samsung Electronics Co Ltd | 半導体素子のボンディングパッド及びその製造方法 |
| KR100358567B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6756675B1 (en) | 1996-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
| US6921714B2 (en) | 1998-10-01 | 2005-07-26 | Yamaha Corporation | Method for manufacturing a semiconductor device |
| JP2009188228A (ja) * | 2008-02-07 | 2009-08-20 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線用パッド構造およびその製造方法 |
-
1993
- 1993-05-12 JP JP5133972A patent/JPH06326150A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756675B1 (en) | 1996-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
| JPH11162980A (ja) * | 1997-11-26 | 1999-06-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP3544464B2 (ja) * | 1997-11-26 | 2004-07-21 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US6921714B2 (en) | 1998-10-01 | 2005-07-26 | Yamaha Corporation | Method for manufacturing a semiconductor device |
| US7067928B2 (en) | 1998-10-01 | 2006-06-27 | Yamaha Corpoation | Method of forming a bonding pad structure |
| US7211902B2 (en) | 1998-10-01 | 2007-05-01 | Yamaha Corporation | Method of forming a bonding pad structure |
| KR100319896B1 (ko) * | 1998-12-28 | 2002-01-10 | 윤종용 | 반도체 소자의 본딩 패드 구조 및 그 제조 방법 |
| KR20010046388A (ko) * | 1999-11-12 | 2001-06-15 | 박종섭 | 패드 형성방법 |
| KR100358567B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2002231753A (ja) * | 2001-01-26 | 2002-08-16 | Samsung Electronics Co Ltd | 半導体素子のボンディングパッド及びその製造方法 |
| JP2009188228A (ja) * | 2008-02-07 | 2009-08-20 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線用パッド構造およびその製造方法 |
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