JPH11162980A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH11162980A
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弘明 中岡
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Abstract

(57)【要約】 【課題】 銅配線を有する半導体装置において、ボンデ
ィングパッドのディシュイングの影響を低減もしくは補
償する。 【解決手段】 複数の層間絶縁膜２１、２３、２８のう
ちの最上層２８のボンディングパッド形成領域に開口部
３０を設け、開口部３０内に導電性材料を埋め込むこと
によってボンディングパッド３２を形成する工程を包含
する半導体装置の製造方法において、最上層２８の開口
部３０を形成する前に下層の層間絶縁膜に２３に開口部
２５を形成しておき、ボンディングパッド３２の厚さを
厚くする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に溝配線を有する半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】半導体装置における配線としては、従来
よりアルミニウム合金が広く使われている。しかし、ア
ルミ配線はエレクトロマイグレーション（ＥＭ）耐性が
弱く、配線の微細化が進むにつれて、アルミ配線の信頼
性は求められる基準を満足しなくなってきた。そこで、
最近、ＥＭ耐性が比較的に高い銅が配線材料として用い
られようとしている。ただし、銅には、そのエッチング
が難しいという難点がある。このため、銅薄膜から配線
パターンを形成する方法として、反応性ドライエッチン
グ方式に代えて、絶縁膜の表面に溝を形成してから、そ
の溝に銅を埋め込む方式（以下、「ダマシン法」と称す
る）が主流になると思われている。
【０００３】ダマシン法にはシングルダマシン法とデュ
アルダマシン法とがある。以下、図１（ａ）〜（ｆ）を
参照しながら、シングルダマシン法を用いた銅配線形成
方法の従来例を説明する。
【０００４】まず、公知の半導体製造プロセスを経て複
数の半導体集積回路素子が形成された半導体基板を用意
する。次に、これらの半導体集積回路素子を覆うように
半導体基板上に第１絶縁膜を堆積した後、酸化シリコン
膜の表面に溝を形成する。この溝を銅で埋めこみ、銅配
線を形成する。図１（ａ）では、簡単化のため、集積回
路素子が形成された半導体基板の記載は省略されてお
り、その上に形成された第１絶縁膜１１と、第１絶縁膜
の表面に形成された溝と、溝を埋め込んだ銅からなる第
１配線１２とが記載されている。
【０００５】次に、図１（ｂ）に示すように、第１絶縁
膜１１上に第２絶縁膜１３を堆積した後、図１（ｃ）に
示すように、第２絶縁膜１３中にビア開口部１４を形成
し、ビア開口部１４をタングステンによって完全に埋め
込む。
【０００６】次に、図１（ｄ）に示すように、第２絶縁
膜１３上に第３絶縁膜１６を堆積した後、第３絶縁膜１
６中に溝状開口部１７およびボンディングパッド用開口
部１８を形成する。ボンディングパッド用開口部１８の
サイズは、例えば約１００μｍ×約１００μｍに設定さ
れる。
【０００７】次に、図１（ｅ）に示すように、第３絶縁
膜１６中の溝状開口部１７およびボンディングパッド用
開口部１８を埋め込むようにして銅薄膜を堆積した後、
化学的機械研磨法（ＣＭＰ法）またはエッチバック法に
て銅薄膜の不要部分を除去し、溝状開口部１７およびボ
ンディングパッド用開口部１８の内部のみに銅を残す。
【０００８】図１（ｆ）に示すように、第３絶縁膜１６
上に表面保護膜１１０を形成した後、ボンディングパッ
ド１９上に開口部を設ける。その後、ワイヤーボンディ
ング工程によって、ボンディングワイヤ２００の先端部
分をボンディングパッド１９上に配置する。
【０００９】このようなダマシン法を用いた溝配線形成
によれば、ドライエッチングによる加工が難しい材料
（例えば銅）を用いて配線を形成することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
製造方法によれば、ＣＭＰ法やエッチバック法によって
銅薄膜の不要部分を除去する工程で、ボンディングパッ
ド１９が極めて薄くなり、極端な場合、部分的に消失す
るという現象が見られる。このような現象はディシュイ
ングと呼ばれ、ボンディングパッド１９を介した内部回
路とボンディングワイヤ２００との電気的接続を不良化
するおそれがある。また、銅は金との合金化が困難な材
料であるため、ボンディングパッド１９が銅から形成さ
れる場合、通常のワイヤーボンディング組み立て工程で
用いられているボンディグ用金ワイヤーを使用できない
という問題が生じ、新たなボンディグ用ワイヤを開発す
ることが必要になる。
【００１１】本発明は上記課題に鑑みてなされたもので
あり、その目的とするところは、ダマシン法を用いて溝
配線を形成する工程を包含しながら、ＣＭＰ等によるボ
ンディングパッドのディシュイング問題を解決できる半
導体装置およその製造方法を提供するものである。本発
明の他の目的は、ダマシン法を用いて溝配線を形成する
工程を包含しながら、従来のワイヤーボンディング技術
を適用できる半導体装置およその製造方法を提供するも
のである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
複数の半導体集積回路素子が形成された基板と、前記半
導体集積回路素子を覆うように前記基板上に形成され、
表面に溝を有する第１絶縁膜と、前記第１絶縁膜の前記
表面の前記溝内に形成された第１配線と、前記第１配線
を覆うように前記基板上に形成され、ビア開口部を有す
る第２絶縁膜と、前記第２絶縁膜の前記ビア開口部内に
形成されたビア配線と、前記第２絶縁膜上に形成され、
溝状開口部およびボンディングパッド用開口部を有する
第３絶縁膜と、前記第３絶縁膜の前記溝状開口部内に形
成された第２配線と、前記第３絶縁膜の前記ボンディン
グパッド用開口部内に形成されたボンディングパッドと
備えた半導体装置であって、前記第２絶縁膜は、前記第
３絶縁膜の前記ボンディングパッド用開口部の下方に開
口部を有し、それによって前記ボンディングパッドが前
記第２配線よりも厚くなっている。
【００１３】前記ボンディングパッドおよび前記第２配
線は、ダマシン法により形成されたものであることが好
ましい。
【００１４】前記ボンディングパッドおよび前記第２配
線の上面は、研磨加工されていることが好ましい。
【００１５】前記ボンディングパッドおよび前記第２配
線は、銅から形成されていていることが好ましい。
【００１６】前記ボンディングパッド、前記第２配線お
よび前記ビア配線は、デュアルダマシン法により形成さ
れたものであってもよい。
【００１７】前記ボンディングパッド、前記第２配線お
よび前記ビア配線は、銅から形成されていることが好ま
しい。
【００１８】前記ビア配線は、選択成長法により形成さ
れたものであってもよい。
【００１９】前記第１絶縁膜の前記表面は、前記ボンデ
ィングパッドの下方に凹部を有しており、前記凹部内に
は、前記第１配線の材料と同じ材料からなる導電層が形
成されていることが好ましい。
【００２０】前記第１絶縁膜の前記凹部のサイズは、前
記第２絶縁膜の前記ボンディングパッド用開口部のサイ
ズよりも広くてもよい。
【００２１】前記第１絶縁膜の前記凹部の底面には複数
の突起が形成されていてもよい。前記第１絶縁膜の前記
凹部は、複数の溝から形成されていてもよい。本発明の
他の半導体装置は、複数の半導体集積回路素子が形成さ
れた基板と、前記半導体集積回路素子を覆うように前記
基板上に形成され、表面に溝を有する第１絶縁膜と、前
記第１絶縁膜の前記表面の前記溝内に形成された第１配
線と、前記第１配線を覆うように前記基板上に形成さ
れ、ビア開口部を有する第２絶縁膜と、前記第２絶縁膜
の前記ビア開口部内に形成されたビア配線と、前記第２
絶縁膜上に形成され、溝状開口部を有する第３絶縁膜
と、前記第３絶縁膜の前記溝状開口部内に形成された第
２配線とを備えた半導体装置であって、更に、前記第３
絶縁膜上に形成されたボンディング用金属膜を備え、前
記第３絶縁膜は、前記ボンディング用金属膜の下におい
て、前記第２配線の材料と同じ材料が埋め込まれた、ボ
ンディング用金属膜のための開口部を備えている。
【００２２】前記第３絶縁膜の前記ボンディング用金属
膜のための開口部に埋め込まれた材料は、前記第２配線
の一部に電気的に接続されていることが好ましい。
【００２３】前記第３絶縁膜の前記ボンディング用金属
膜のための開口部に埋め込まれた材料は、複数のスリッ
トを有するプレートを形成していてもよい。
【００２４】前記第３絶縁膜の前記ボンディング用金属
膜のための開口部に埋め込まれた材料は、配線を形成し
ていてもよい。
【００２５】前記ボンディング用金属膜のための開口部
内に埋め込まれた材料、および前記第２配線は、ダマシ
ン法により形成されたものであることが好ましい。
【００２６】前記ボンディング用金属膜のための開口部
内に埋め込まれた材料、および前記第２配線の上面は、
研磨加工されていることが好ましい。
【００２７】前記ボンディング用金属膜のための開口部
内に埋め込まれた材料、および前記第２配線は、銅から
形成されていることが好ましい。
【００２８】前記ボンディング用金属膜のための開口部
内に埋め込まれた材料、前記第２配線および前記ビア配
線は、デュアルダマシン法により形成されていもよい。
【００２９】前記ボンディング用金属膜のための開口部
内に埋め込まれた材料、前記第２配線および前記ビア配
線は、銅から形成されていることが好ましい。
【００３０】前記ビア配線は、選択成長法により形成さ
れたものであってもよい。
【００３１】前記ボンディング用金属膜は、ボンディン
グワイヤと合金化しうる材料から形成されていることが
好ましい。
【００３２】前記第３絶縁膜上に形成され、前記ボンデ
ィング用金属膜が埋め込まれた開口部を有する表面保護
膜を更に備ていることが好ましい。
【００３３】本発明の半導体装置の製造方法は、複数の
半導体集積回路素子が形成された基板上に第１絶縁膜を
堆積する第１絶縁膜形成工程と、前記第１絶縁膜の表面
に溝を形成する工程と、前記第１絶縁膜の前記表面の前
記溝内に第１配線を形成する第１配線形成工程と、前記
第１配線を覆うように第２絶縁膜を前記基板上に堆積す
る第２絶縁膜形成工程と、前記第２絶縁膜上に第３絶縁
膜を堆積する第３絶縁膜堆積工程と、前記第３絶縁膜に
溝状開口部およびボンディングパッド用開口部を形成す
る工程と、前記第３絶縁膜の前記溝状開口部内に第２配
線を形成し、前記第３絶縁膜の前記ボンディングパッド
用開口部内にボンディングパッドを形成する第２配線形
成工程とを包含する備えた半導体装置の製造方法であっ
て、前記第３絶縁膜の堆積前に、前記第３絶縁膜の前記
ボンディングパッド用開口部が形成される領域の下方に
おいて、前記第２絶縁膜に開口部を形成する工程を包含
する。
【００３４】前記第２絶縁膜に開口部を形成する工程
は、前記第１配線および前記第２配線を相互接続するビ
ア配線のためのビア開口部を前記第２絶縁膜中に形成す
る工程を含んでいても良い。
【００３５】前記第３絶縁膜に溝状開口部およびボンデ
ィングパッド用開口部を形成する工程の後に、前記第１
配線および前記第２配線を相互接続するビア配線のため
のビア開口部を前記第２絶縁膜中に形成する工程を含む
ようにしてもよい。
【００３６】前記第３絶縁膜の堆積前に、前記ビア配線
となる導電性材料で前記ビア開口部内を埋め込む工程を
更に包含していてもよい。
【００３７】前記第２配線工程は、前記第３絶縁膜上に
導電性薄膜を堆積する工程と、前記導電性薄膜を化学的
機械研磨法によって研磨し、それによって前記導電性薄
膜で前記第３絶縁膜の前記溝状開口部内および前記ボン
ディングパッド用開口部内を埋め込む工程とを包含して
いてもよい。
【００３８】前記第２配線工程は、前記第３絶縁膜上に
導電性薄膜を堆積する工程と、前記導電性薄膜を化学的
機械研磨法によって研磨し、それによって前記導電性薄
膜で前記第３絶縁膜の前記ビア開口部内、前記溝状開口
部内および前記ボンディングパッド用開口部内を埋め込
む工程を更に包含していてもよい。
【００３９】前記第１絶縁膜の表面に溝を形成する工程
は、前記ボンディングパッドの下方において、前記第１
絶縁膜の前記表面に凹部を形成する工程を包含し、前記
第１配線形成工程は、前記第１配線の材料と同じ材料か
らなる導電層を前記凹部内に設ける工程を包含すること
が好ましい。
【００４０】前記第１配線形成工程は、前記第１絶縁膜
上に導電性薄膜を堆積する工程と、前記導電性薄膜を化
学的機械研磨法によって研磨し、それによって前記導電
性薄膜で前記第１絶縁膜の前記溝内および前記凹部内を
埋め込む工程を更に包含することが好ましい。
【００４１】前記第１絶縁膜の前記凹部のサイズを、前
記第２絶縁膜の前記ボンディングパッド用開口部のサイ
ズよりも広くしてもよい。
【００４２】前記第１絶縁膜の前記凹部の底面に複数の
突起を形成してもよい。前記第１絶縁膜の前記凹部と前
記溝とを接続し、それによって前記第１絶縁膜の前記凹
部に埋め込んだ導電層と前記第１配線と接続してもよ
い。
【００４３】前記第１絶縁膜の前記凹部を複数の溝から
形成してもよい。
【００４４】本発明の他の半導体装置の製造方法は、複
数の半導体集積回路素子が形成された基板上に第１絶縁
膜を堆積する第１絶縁膜形成工程と、前記第１絶縁膜の
表面に溝を形成する工程と、前記第１絶縁膜の前記表面
の前記溝内に第１配線を形成する第１配線形成工程と、
前記第１配線を覆うように第２絶縁膜を前記基板上に堆
積する第２絶縁膜形成工程と、前記第２絶縁膜上に第３
絶縁膜を堆積する第３絶縁膜堆積工程と、前記第３絶縁
膜に溝状開口部を形成する工程と、前記第３絶縁膜の前
記溝状開口部内に第２配線を形成する第２配線形成工程
とを包含する半導体装置の製造方法であって、前記第３
絶縁膜に溝状開口部を形成する工程は、前記第３絶縁膜
にボンディング用金属膜のための開口部を設ける工程を
包含し、前記第２配線形成工程は、前記第３絶縁膜のボ
ンディング用金属膜のための開口部内を前記第２配線の
材料と同じ材料で埋め込み、それによって前記開口部内
に導電層を形成する工程を包含し、前記導電層上にボン
ディング用金属膜を形成する工程を更に包含している。
【００４５】前記第３絶縁膜に堆積前に、前記第１配線
および前記第２配線を相互接続するビア配線のためのビ
ア開口部を前記第２絶縁膜中に形成する工程を含むよう
にしてもよい。
【００４６】前記第３絶縁膜に溝状開口部およびボンデ
ィング用金属膜のための開口部を形成する工程の後に、
前記第１配線および前記第２配線を相互接続するビア配
線のためのビア開口部を前記第２絶縁膜中に形成する工
程を含むようにしてもよい。
【００４７】前記第３絶縁膜の堆積前に、前記ビア配線
となる導電性材料で前記ビア開口部内を埋め込む工程を
更に包含していてもよい。
【００４８】前記第２配線工程は、前記第３絶縁膜上に
導電性薄膜を堆積する工程と、前記導電性薄膜を化学的
機械研磨法によって研磨し、それによって前記導電性薄
膜で前記第３絶縁膜の前記溝状開口部内および前記ボン
ディング用金属膜のための開口部内を埋め込む工程とを
包含するしていてもよい。
【００４９】前記第２配線工程は、前記第３絶縁膜上に
導電性薄膜を堆積する工程と、前記導電性薄膜を化学的
機械研磨法によって研磨し、それによって前記導電性薄
膜で前記第３絶縁膜の前記ビア開口部内、前記溝状開口
部内および前記ボンディング用金属膜のための開口部内
を埋め込む工程を更に包含していてもよい。
【００５０】前記第１配線形成工程は、前記第１絶縁膜
上に導電性薄膜を堆積する工程と、前記導電性薄膜を化
学的機械研磨法によって研磨し、それによって前記導電
性薄膜で前記第１絶縁膜の前記溝内を埋め込む工程を包
含していてもよい。
【００５１】前記第３絶縁膜の前記ボンディング用金属
膜のための開口部に形成された前記導電層は、複数のス
リットを有するプレートを形成していてもよい。
【００５２】前記第３絶縁膜の前記ボンディング用金属
膜のための開口部に形成された前記導電層は、前記第２
配線に接続された配線を形成していてもよい。
【００５３】前記ボンディング用金属膜は、ボンディン
グワイヤと合金化しうる材料から形成されていることこ
とが好ましい。
【００５４】本発明の更に他の半導体装置の製造方法
は、複数の層間絶縁膜のうちの最上層のボンディングパ
ッド形成領域に開口部を設け、前記開口部内に導電性材
料を埋め込むことによってボンディングパッドを形成す
る工程を含む半導体装置の製造方法であって、前記最上
層の前記開口部の下において、前記最上層の下に位置す
る層間絶縁膜に他の開口部を形成する。
【００５５】前記他の開口部を形成する前に、前記他の
開口部の下に導電層を形成しておくことが好ましい。
【００５６】前記他の開口部を形成する前に、前記他の
開口部の下に内部回路に接続された導電層を形成してお
き、前記導電層の材料とは異なる材料から形成されたボ
ンディング用金属膜を前記導電層上に堆積し、それによ
って前記ボンディングパッドの形成を完了するようにし
てもよい。
【００５７】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （第１実施形態）まず、公知の半導体製造プロセスを経
て複数の半導体集積回路素子が形成された半導体基板を
用意する。次に、これらの半導体集積回路素子を覆うよ
うに半導体基板上に第１絶縁膜を堆積した後、酸化シリ
コン膜の表面に溝を形成する。この溝を銅で埋めこみ、
銅配線を形成する。
【００５８】図２（ａ）は、この段階におげる半導体基
板の、本願発明に関わる部分の断面を示している。図２
（ａ）では、簡単化のため、集積回路素子が形成された
半導体基板の記載は省略されており、その上に形成され
た第１絶縁膜２１と、第１絶縁膜２１の表面に形成され
た溝２１ａと、溝を埋め込んだ銅からなる第１配線２２
とが記載されている。本願明細書において、第１絶縁膜
２１は、図示されている層間絶縁膜のうちの最も低いレ
ベルに位置するように描かれているが、第１絶縁膜２１
は、半導体基板上に形成された多層の層間絶縁膜のうち
の、あるレベルの層間絶縁膜に対応しており、必ずしも
最下層の層間絶縁膜に対応しているわけではない。ま
た、本願明細書で第１配線と称する配線の下方に、現実
には不図示の他の配線層が存在していることは言うまで
もない。
【００５９】第１絶縁膜２１は、例えば、プラズマＣＶ
Ｄ法によって堆積されたＳｉＯ2膜から形成されてい
る。第１絶縁膜２１の厚さは、典型的には、約８００ｎ
ｍから約２μｍの範囲内に設定される。
【００６０】第１絶縁膜２１の表面に溝２１ａを形成す
る方法は、ドライエッチングにより実行される。溝２１
ａの深さを均一するには、第１絶縁膜２１を複数層の絶
縁膜から構成し、溝２１ａの底面のレベルにエッチング
停止層として機能する層（例えば、厚さ５０ｎｍのＳｉ
Ｎ層）を挿入しておくことが好ましい。溝２１ａの深さ
は、例えば、３００〜６００ｎｍである。
【００６１】溝２１ａが形成された第１絶縁膜２１上
に、銅薄膜を例えばブランケットＣＶＤ法で堆積し、溝
２１ａ内を完全に銅で埋め込む。この後、公知の化学機
械的研磨法（ＣＭＰ法）を用いて、銅薄膜の表面を研磨
加工し、銅薄膜の不要部分を除去する。こうして、図２
（ａ）に示されるように、溝２１ａ内にのみ銅を残し、
それによって、銅からなる第１配線２２の形成が完了す
る。第２配線２２のパターンは、溝２１ａのパターンに
よって決まる。なお、化学機械的研磨法（ＣＭＰ法）の
代わりにエッチバック法を用いても良い。
【００６２】次に、図２（ｂ）に示すように、第１絶縁
膜２１上に第２絶縁膜２３を堆積する。この第２絶縁膜
２３も、第１絶縁膜２１と同様に、プラズマＣＶＤ法に
よってＳｉＯ2膜を堆積することによって得られる。第
２絶縁膜２３の典型的な厚さは、例えば約１．０μｍで
ある。
【００６３】次に、図２（ｃ）に示すように、第２絶縁
膜２３中にビア開口部２４、およびビア開口部２４より
もサイズの大きな開口部２５を形成する。開口部２５
は、後の工程でボンディングパッドが形成される領域に
設けられる。これらの開口部２４および２５は、通常の
フォトリソグラフィ技術およびエッチング技術を用いて
形成される。本実施形態におけるビア開口部２４のサイ
ズは約０．２μｍ×０．２μｍであり、開口部２５のサ
イズは約９０μｍ×約９０μｍである。次に、ブランケ
ットＣＶＤ法を用いて、ビア開口部２４およびボンディ
ングパッド用開口部２５を埋め込むようにタングステン
膜を第２絶縁膜２３上に堆積した後、タングステン膜を
表面からエッチバックする。こうして、図２（ｃ）に示
すように、ビア開口部２４がタングステンによって完全
に埋め込まれるとともに、ボンディングパッド用開口部
２５内のタングステンの大部分は除去される。ボンディ
ングパッド用開口部２５の側壁には、タングステンの一
部２７が残存する。なお、タングステン膜の成長は、選
択成長法を用いて行っても良い。
【００６４】次に、図２（ｄ）に示すように、第２絶縁
膜２３上に第３絶縁膜２８を堆積した後、第３絶縁膜２
８中に溝状開口部２９およびボンディングパッド用開口
部３０を形成する。第３絶縁膜２８も、他の絶縁膜２１
および２３と同様に、プラズマＣＶＤ法によってＳｉＯ
2膜を堆積することによって得られる。第３絶縁膜２８
の典型的な厚さは、例えば約０．５μｍである。本実施
形態における溝状開口部２９の幅は約０．２μｍであ
り、ボンディングパッド用開口部３０のサイズは約１０
０μｍ×約１００μｍである。ボンディングパッド用開
口部３０は、その下の開口部２５と完全にオーバーラッ
プするように形成される。
【００６５】次に、例えばブランケットＣＶＤ法で銅薄
膜を第３絶縁膜２８上に堆積し、溝状開口部２９および
ボンディングパッド用開口部３０の内部を完全に銅で埋
め込む。この後、公知のＣＭＰ法を用いて、銅薄膜の表
面を研磨加工し、銅薄膜の不要部分を除去する。こうし
て、図２（ｅ）に示されるように、溝状開口部２９およ
びボンディングパッド用開口部３０内にのみ銅を残し、
それによって、銅からなる第２配線３１およびボンディ
ングパッド３２の形成を完了する。このＣＭＰ法による
研磨加工で、面積の比較的に広いボンディングパッド用
開口部３０内に銅の表面は過度に研磨され、ディッシュ
イング現象が生じる。その結果、図２（ｅ）に示される
ように、ボンディングパッド３２の表面はくぼみ、そこ
には凹部が形成される。しかしながら、ボンディングパ
ッド用開口部３０の下方において第２絶縁膜２３が開口
部２５を有しているため、その部分に充分な量の銅が埋
め込まれており、それによってボンディングパッド３２
は第２配線３１よりも厚くなっている。ボンディングパ
ッド３２の厚さは、中央部においても、１．２μｍ程度
はあり、開口部２５を設けない場合よりも、約１μｍ程
度（第３絶縁膜の厚さ程度）は厚くなっている。
【００６６】次に、図２（ｆ）に示すように、第３絶縁
膜２８上に表面保護膜を形成した後、ボンディングパッ
ド３２上に開口部を設ける。その後、ワイヤーボンディ
ング工程によって、ボンディングワイヤ２００の先端部
分をボンディングパッド３２上に配置する。
【００６７】図３（ａ）から（ｃ）を参照しながら、上
記製造方法の途中の工程段階における各要素の平面レイ
アウトの一例を簡単に説明する。
【００６８】まず、図３（ａ）に示されるように、銅か
らなる第１配線２２が第１絶縁膜上に形成される。次
に、第２絶縁膜が堆積された後、図３（ｂ）に示される
ように、第２絶縁膜中にビア開口部２４および開口部２
５が形成される。この後、第３絶縁膜を堆積し、図３
（ｃ）に示されるように、第３絶縁膜中に溝状開口部２
９とボンディングパッド用開口部３０とを形成した後、
銅で溝状開口部２９およびボンディングパッド用開口部
３０を埋め込み、第２配線３１およびボンディングパッ
ド３２を同時に形成する。図３（ｃ）からわかるよう
に、ボンディングパッド３２は、第２配線３１および第
１配線２２と電気的に接続されており、これらの配線を
介して不図示の内部回路と導通する。
【００６９】このように本実施形態によれば、第２絶縁
膜２３が第３絶縁膜２８のボンディングパッド用開口部
３０の下方に開口部２５を有し、それによってボンディ
ングパッド３２が第２配線３１よりも厚くなっている。
このため、ダマシン法によって第２配線３１およびボン
ディングパッド３２を同時形成しても、ディッシュイン
グによってボンディングパッド３２の厚さが著しく低減
するという問題は生じない。
【００７０】なお、本実施形態では、シングルダマシン
法によって第２配線３１およびボンディングパッド３２
を形成しているが、デュアルダマシン法によってビア配
線２６、第２配線３１およびボンディングパッド３２を
同時に形成してもよい。また、シングルダマシン法を用
いる場合、本実施形態のように、ビア開口部２４の形成
後に溝状開口部２９を設ける代わりに、溝状開口部２９
の形成後にビア開口部２４を設けてもよい。
【００７１】（第２実施形態）図４（ａ）および（ｂ）
ならびに図５（ａ）から（ｃ）を参照しながら、本発明
の第２実施形態を説明する。
【００７２】本実施形態では、図４（ａ）に示すよう
に、第１絶縁膜２１の表面において、ボンディングパッ
ド３２が設けられるべき領域に凹部２１ｂが形成され
る。この凹部２１ｂは、第１配線２２のための溝状凹部
２１ａの形成と同時に同様の方法で形成される。凹部２
１ｂの形成後、第１配線２２のための導電層が第１絶縁
膜２１の表面を覆うように形成され、その後、前述した
ようにＣＭＰ等によって第２配線２２が形成されるとと
もに、凹部２１ｂ内にも導電層２２２が埋め込まれる。
ただし、凹部２１ｂ内に埋め込まれた導電層２２２は、
ディッシュイングによって中央部が周辺部よりも薄くな
る。
【００７３】図５（ａ）は、第１配線２２および導電層
２２２の平面レイアウトを示している。第１配線２２お
よび導電層２２２を形成した後、これらを覆うように第
２絶縁膜２３が形成され、図５（ｂ）に示されように、
第２絶縁膜２３中にビア開口部２４および開口部２５が
形成される。この後、第３絶縁膜を堆積し、図５（ｃ）
に示されるように、第３絶縁膜中に溝状開口部２９とボ
ンディングパッド用開口部３０を形成する。次に、銅で
溝状開口部２９およびボンディングパッド用開口部３０
を埋め込み、第２配線３１およびボンディングパッド３
２を同時に形成する。
【００７４】図４（ｂ）は、第２配線３１とボンディン
グパッド３２を形成した段階での装置の断面を示してい
る。ボンディングパッド３２の下方に凹部２１ｂが形成
されており、ボンディングパッド３２は凹部２１ｂ内の
導電層２２２と接触している。この凹部２１ｂのサイズ
は、第２絶縁膜２３に設けられたボンディングパッド用
開口部２５のサイズよりも大きくなるように形成されて
いる。
【００７５】本実施形態では、第２絶縁膜２３中ににボ
ンディングパッド用開口部２５を形成するためのエッチ
ング工程を行う際、第１絶縁膜２１の表面に形成された
導電層２２２がエッチングストップとして機能する。こ
のため、ボンディングパッド用開口部２５を形成する工
程で、第１絶縁膜２１の表面が過剰にエッチングされる
ことが防止され、ボンディングパッド用開口部２５の深
さが再現性良く制御される。また、導電層２２２の存在
によってボンディングパッド３２と第１絶縁膜２１との
間の密着性が向上する利点もある。なお、導電層２２２
が設けられていない場合において、第１絶縁膜２１が過
剰にエッチングされてしまうと、下層の配線（不図示）
とボンディングパッド３２とが短絡するおそれがある。
【００７６】なお、第１絶縁膜の表面に設ける凹部２１
ｂのサイズを、第２絶縁膜２３に設けるボンディングパ
ッド用開口部２５のサイズよりも小さくした場合、エッ
チングストップとして機能する導電層２２２の面積が相
対的に小さくなり、第１絶縁膜２１の表面の一部が過剰
にエッチングされる可能性がある。しかしながら、ボン
ディングパッド用開口部２５を形成すべき領域内に導電
層２２２を設けていれば、そのサイズがボンディングパ
ッド用開口部２５のサイズよりも幾分小さくとも、第１
絶縁膜２１のエッチング防止機能を充分に果たすことは
可能であり、また、ボンディングパッド３２と第１絶縁
膜２１との間の密着性向上という効果も充分に得られ
る。
【００７７】（第３実施形態）図６（ａ）および（ｂ）
ならびに図７（ａ）から（ｃ）を参照しながら、本発明
の第３実施形態を説明する。
【００７８】本実施形態では、図６（ａ）に示すよう
に、第１絶縁膜２１の表面において、ボンディングパッ
ド３２が設けられるべき領域に、底面に複数の突起が形
成された凹部２１ｃが形成される。この凹部２１ｃは、
第１配線２２のための溝状凹部２１ａの形成と同時に同
様の方法で形成される。凹部２１ｃの形成後、第１配線
２２のための導電層が第１絶縁膜２１の表面を覆うよう
に形成され、その後、前述したようにＣＭＰによって第
２配線２２が形成されるとともに、凹部２１ｃ内にも導
電層２２２が埋め込まれる。凹部２１ｃ内に埋め込まれ
た導電層２２２は、ディッシュイングによって薄膜化す
るおそれは小さい。
【００７９】図７（ａ）は、第１配線２２および導電層
２２２の平面レイアウトを示している。導電層２２２
は、底面に複数の突起が形成された凹部２１ｃに埋め込
まれており、その結果、複数のスリット開口部を有する
プレート形状を示している。第１配線２２および導電層
２２２を形成した後、これらを覆うように第２絶縁膜２
３が形成され、図７（ｂ）に示されように、第２絶縁膜
２３中にビア開口部２４および開口部２５が形成され
る。この後、第３絶縁膜を堆積し、図７（ｃ）に示され
るように、第３絶縁膜中に溝状開口部２９とボンディン
グパッド用開口部３０を形成する。次に、銅で溝状開口
部２９およびボンディングパッド用開口部３０を埋め込
み、第２配線３１およびボンディングパッド３２を同時
に形成する。
【００８０】図６（ｂ）は、第２配線３１とボンディン
グパッド３２を形成した段階での装置の断面を示してい
る。ボンディングパッド３２の下方に凹部２１ｃが形成
されており、ボンディングパッド３２は凹部２１ｃ内の
導電層２２２と接触している。
【００８１】本実施形態では、第２絶縁膜２３中ににボ
ンディングパッド用開口部２５を形成するためのエッチ
ング工程を行う際、第１絶縁膜２１の表面に形成された
導電層２２２がエッチングストップとして機能する。こ
のため、ボンディングパッド用開口部２５を形成する工
程で、第１絶縁膜２１の表面が過剰にエッチングされる
ことがある程度は防止され、ボンディングパッド用開口
部２５の深さが再現性良く制御される。また、導電層２
２２の存在によってボンディングパッド３２と第１絶縁
膜２１との間の密着性も向上する。
【００８２】図８（ａ）から（ｃ）を参照しながら、導
電層２２２の平面形状の他の態様をを説明する。
【００８３】図８（ａ）の場合、導電層２２２はマトリ
クス状に配置された複数の小さな開口部を有している。
図８（ｂ）の場合、導電層２２２は第１配線２２と直接
に接続されたプレート形状を有している。図８（ｃ）の
場合、導電層２２２は、複数のアイランドに分離されて
いる。
【００８４】これらのいずれの場合も、導電層２２２
は、エッチングストップとして機能するとともに、ホン
ディングパット３２と第１絶縁膜２１とのあいだの密着
性を向上させる機能を発揮する。また、図８（ｂ）の場
合は、ホンディングパット３２と他の配線との接続抵抗
を低減する効果も発揮する。
【００８５】（第４実施形態）図９（ａ）から（ｆ）お
図１０（ａ）から（ｄ）を参照しながら、本発明の第４
の実施形態を説明する。
【００８６】まず、公知の半導体製造プロセスを経て複
数の半導体集積回路素子が形成された半導体基板を用意
する。次に、これらの半導体集積回路素子を覆うように
半導体基板上に第１絶縁膜を堆積した後、酸化シリコン
膜の表面に溝を形成する。この溝を銅で埋めこみ、銅配
線を形成する。
【００８７】図９（ａ）は、この段階におげる半導体基
板の、本願発明に関わる部分の断面を示している。図９
（ａ）では、簡単化のため、集積回路素子が形成された
半導体基板の記載は省略されており、その上に形成され
た第１絶縁膜２１と、第１絶縁膜の表面に形成された溝
２１ａと、溝を埋め込んだ銅からなる第１配線２２とが
記載されている。本願明細書において、第１絶縁膜２１
は、図示されている層間絶縁膜のうちの最も低いレベル
に位置するように描かれているが、第１絶縁膜２１は、
半導体基板上に形成された多層の層間絶縁膜のうちの、
あるレベルの層間絶縁膜に対応しており、必ずしも最下
層の層間絶縁膜に対応しているわけではない。
【００８８】第１絶縁膜２１は、例えば、プラズマＣＶ
Ｄ法によって堆積されたＳｉＯ2膜から形成されてい
る。第１絶縁膜２１の厚さは、典型的には、約８００ｎ
ｍから約２μｍの範囲内に設定される。
【００８９】第１絶縁膜２１の表面に溝２１ａを形成す
る方法は、ドライエッチングにより実行される。溝２１
ａの深さを均一するには、第１絶縁膜２１を複数層の絶
縁膜から構成し、溝２１ａの底面のレベルにエッチング
停止層として機能する層（例えば、厚さ５０ｎｍのＳｉ
Ｎ層）を挿入しておくことが好ましい。
【００９０】溝２１ａが形成された第１絶縁膜２１上
に、銅薄膜を例えばブランケットＣＶＤ法で堆積し、溝
２１ａ内を完全に銅で埋め込む。この後、公知のＣＭＰ
法を用いて、銅薄膜の表面を研磨加工し、銅薄膜の不要
部分を除去する。こうして、図９（ａ）に示されるよう
に、溝２１ａ内にのみ銅を残し、それによって、銅から
なる第１配線２２の形成が完了する。第２配線２２のパ
ターンは、溝２１ａのパターンによって決まる。
【００９１】次に、図９（ｂ）に示すように、第１絶縁
膜２１上に第２絶縁膜２３を堆積した後、第２絶縁膜２
３中にビア開口部２４を形成する。第２絶縁膜２３も、
第１絶縁膜２１と同様に、プラズマＣＶＤ法によってＳ
ｉＯ2膜を堆積することによって得られる。第２絶縁膜
２３の典型的な厚さは、約１．０μｍである。ビア開口
部２４は、通常のフォトリソグラフィ技術およびエッチ
ング技術を用いて形成される。本実施形態におけるビア
開口部２４のサイズは約０．２μｍ×０．２μｍであ
る。次に、ブランケットＣＶＤ法を用いて、ビア開口部
２４を埋め込むようにタングステン膜を第２絶縁膜２３
上に堆積した後、タングステン膜を表面からエッチバッ
クする。こうして、ビア開口部２４がタングステンによ
って完全に埋め込まれる。タングステン膜の成長は選択
成長法によって行っても良い。
【００９２】図９（ｃ）に示すように、第２絶縁膜２３
上に第３絶縁膜２８を堆積した後、第３絶縁膜２８中に
溝状開口部２９およびボンディング金属用開口部３０を
形成する。第３絶縁膜２８も、他の絶縁膜２１および２
３と同様に、プラズマＣＶＤ法によってＳｉＯ2膜を堆
積することによって得られる。第３絶縁膜２８の典型的
な厚さは、約０．５μｍである。本実施形態における溝
状開口部２９の幅は約０．２μｍであり、ボンディング
金属用開口部３０のサイズは約１００μｍ×約１００μ
ｍである。
【００９３】次に、第３絶縁膜２８上に、銅薄膜を例え
ばブランケットＣＶＤ法で堆積し、溝状開口部２９およ
びボンディング金属用開口部３０の内部を完全に銅で埋
め込む。この後、公知のＣＭＰ法を用いて、銅薄膜の表
面を研磨加工し、銅薄膜の不要部分を除去する。こうし
て、図９（ｄ）に示されるように、溝状開口部２９およ
びボンディング金属用開口部３０内にのみ銅を残し、第
２配線２３１および導電層２３２を形成する。このＣＭ
Ｐ法による研磨加工で、面積の比較的に広いボンディン
グ金属用開口部３０内に設けられた導電層２３２の表面
は過度に研磨され、ディッシュイング現象が生じる。
【００９４】次に、図９（ｅ）に示されるように、開口
部２１１を有する表面保護膜２１０を形成し、その開口
部２１１内にボンディング用金属膜１００を設ける。ボ
ンディング用金属膜１００は、第３絶縁膜２８内に埋め
込まれた導電層２３２に接触している。このボンディン
グ用金属膜１００の形成も、金属薄膜の堆積工程および
ＣＭＰ工程によって実行できる。ボンディング用金属膜
１００にもディッシュイング現象は生じるが、表面保護
膜２１０を厚く形成することによって、ボンディング用
金属膜１００のディッシュイング問題は実質的に解消で
きる。なお、ビアを形成する必要のある層間絶縁膜につ
いては、その厚さを表面保護膜のように厚くすることは
できないので、層間絶縁膜の厚さを単純に増加させるこ
とによってディシュイング問題を解決する方法は採用で
きない。
【００９５】次に、図９（ｆ）に示されるように、その
後、ワイヤーボンディング工程によって、ボンディング
ワイヤ２００の先端部分をボンディング用金属膜１００
上に配置する。
【００９６】図１０（ａ）から（ｃ）を参照しながら、
上記製造方法の途中の工程段階における各要素の平面レ
イアウトの一例を簡単に説明する。
【００９７】まず、図１０（ａ）に示されるように、銅
からなる第１配線２２が第１絶縁膜上に形成される。次
に、第２絶縁膜が堆積された後、図１０（ｂ）に示され
るように、第２絶縁膜中にビア開口部２４が形成され
る。この後、第３絶縁膜を堆積し、図１０（ｃ）に示さ
れるように、第３絶縁膜中に溝状開口部２９とボンディ
ングパッド用開口部３０を形成した後、銅で溝状開口部
２９およびボンディングパッド用開口部３０を埋め込
み、それによって第２配線２３１および導電層２３２を
同時に形成する。第２配線２３１と導電層２３２は接続
されている。
【００９８】次に、図１０（ｄ）に示すように、ボンデ
ィング用金属膜１００を形成する。ボンディング用金属
膜１００は、導電層２３２を介して不図示の内部回路と
導通する。
【００９９】このように本実施形態ではば、ボンディン
グ用金属膜１００がボンディングパッド状のパターンを
有する導電層２３２の上に設けられられている。従っ
て、ボンディング用金属１００そのものが「ボンディン
グパッド」として機能するとも言えるし、また見方を変
えれば、導電層２３２とボンディング用金属膜１００と
が一体として「ボンディングパッド」として機能すると
言える。いずれにしても、ダマシン法によって第２配線
３１および導電層２３２を同時に形成しても、ディッシ
ュイングによってボンディングパッドの厚さが著しく低
減するという問題が実質的に解消する。
【０１００】また、ボンディング用金属膜１００の材料
としては、ボンディング用ワイヤと合金化しやすい材料
を用いることができるので、本実施形態では、ニッケル
からボンディング用金属膜１００を形成している。その
ため、金ワイヤを用いた従来のワイヤボンディング技術
をそのまま適用しても、信頼性の高いボンディングが実
現する。
【０１０１】なお、本実施形態では、シングルダマシン
法によって第２配線３１および導電層２３２を形成して
いるが、デュアルダマシン法によってビア配線２６、第
２配線３１および導電層２３２を同時に形成してもよ
い。また、シングルダマシン法を用いる場合、本実施形
態のように、ビア開口部２４の形成後に溝状開口部２９
を設ける代わりに、溝状開口部２９の形成後にビア開口
部２４を設けてもよい。
【０１０２】（第５実施形態）図１１（ａ）および
（ｂ）ならびに図１２（ａ）および（ｂ）を参照しなが
ら、本発明の第５実施形態を説明する。第４の実施形態
とは異なる点だけを説明し、共通する要素の説明は省略
する。
【０１０３】本実施形態では、図１１（ａ）に示すよう
に、第３絶縁膜２８の、ボンディングパッドが設けられ
るべき領域に開口部３０が形成される。この開口部３０
は、第２配線２３１のための溝状開口部２９の形成と同
時に同様の方法で形成される。開口部３０の形成後、第
２配線２３１のための導電層が第３絶縁膜２８の表面を
覆うように形成され、その後、前述したようにＣＭＰに
よって第２配線２３１が形成されるとともに、開口部３
０内にも導電層２３２が埋め込まれる。
【０１０４】図１２（ａ）は、第２配線２３１および導
電層２３２の平面レイアウトを示している。導電層２３
２は、第２配線２３１と直接に接続されており、また、
複数のスリットを有している。導電層２３２は、これら
の複数のスリットのため、ＣＭＰによってもほとんど薄
膜化しない。この点で、本実施形態の導電層２３２は第
４の実施形態の導電層２３２よりも優れている。このよ
うに導電層２３２がディッシュイングの影響を強く受け
ない理由は、図１２（ａ）に示されるように、導電層２
３２が比較的に狭い表面を持つ領域から構成されている
ためである。
【０１０５】第２配線２３１および導電層２３２を形成
した後、これらを覆うように保護膜２１０が形成され、
図１２（ｂ）に示されように、導電層２３２上にボンデ
ィング用金属膜１００が形成される。
【０１０６】図１１（ｂ）は、ボンディング用金属膜１
００が形成された段階での半導体装置の断面を示してい
る。前述の実施形態ボンディング用ワイヤと合金化しや
すい材料を用いることができる。本実施形態では、アル
ミニウムからボンディング用金属膜１００を形成してい
る。そのため、金ワイヤを用いた従来のワイヤボンディ
ング技術をそのまま適用して、信頼性の高いボンディン
グが実現する。
【０１０７】なお、本実施形態では、導電層２３２に設
けたスリットの形状を細長くしているが、スリットは他
の形状でもよい。例えば、図８（ａ）に示す導電層２２
２に形成したような開口部を導電層２３２に設けても良
い。
【０１０８】（第６実施形態）図１３（ａ）および
（ｂ）ならびに図１４（ａ）および（ｂ）を参照しなが
ら、本発明の第６実施形態を説明する。第５の実施形態
とは異なる点だけを説明し、共通する要素の説明は省略
する。
【０１０９】本実施形態では、図１３（ａ）に示すよう
に、第３絶縁膜２８の、ボンディングパッドが設けられ
るべき領域に狭い開口部３０が形成される。この開口部
３０は、第２配線２３１のための溝状開口部２９の形成
と同時に同様の方法で形成される。開口部３０の形成
後、第２配線２３１のための導電層が第３絶縁膜２８の
表面を覆うように形成され、その後、ＣＭＰによって第
２配線２３１が形成されるとともに、開口部３０内にも
導電層２３２が埋め込まれる。
【０１１０】図１４（ａ）は、第２配線２３１および導
電層２３２の平面レイアウトを示している。導電層２３
２は、第２配線２３１と直接に接続されており、第２配
線２３１と同様の配線形状を有しているため、ＣＭＰに
よってもほとんど薄膜化しない。
【０１１１】第２配線２３１および導電層２３２を形成
した後、これらを覆うように保護膜２１０が形成され、
図１４（ｂ）に示されように、導電層２３２上にボンデ
ィング用金属膜１００が形成される。
【０１１２】図１３（ｂ）は、ボンディング用金属膜１
００が形成された段階での半導体装置の断面を示してい
る。本実施形態の場合、ボンディング用金属膜１００が
「ボンディングパッド」として機能し、導電層２３２は
ボンディング用金属膜１００と内部回路とを電気的に接
続する配線として機能すると言える。ボンディング用金
属膜１００は、ＣＭＰによって薄膜化するが、表面保護
膜２１０の厚さは他の層間絶縁膜の厚さよりも大きくで
きるため、ディッシュイングの問題は生じにくい。な
お、導電層２３２の形状は、図１４（ａ）に示すように
直線状に限定されるわけではなく、また、同一の線幅を
持つ必要もない。
【０１１３】本実施形態でも、ボンディング用金属膜１
００の材料としてボンディング用ワイヤと合金化しやす
い材料を用いることができることは言うまでもない。本
実施形態でも、ニッケルからボンディング用金属膜１０
０を形成している。そのため、金ワイヤを用いた従来の
ワイヤボンディング技術をそのまま適用して、信頼性の
高いボンディングが実現する。
【０１１４】
【発明の効果】本発明の半導体装置によれば、ボンディ
ングパッド用開口部の下方に位置する絶縁膜に開口部が
形成されているため、ボンディングパッドが第２配線よ
りも厚くなり、その結果、ボンディングパッドの表面に
凹部が形成されても電気特性が劣化しない。そのため、
化学的機械研磨やエッチバックによって第２配線と同時
にボンディングパッドを形成することが可能になる。
【０１１５】第１絶縁膜の表面がボンディングパッドの
下方に凹部を有し、凹部内に第１配線の材料と同じ材料
からなる導電層が形成されていると、ボンディングパッ
ド用開口部の下方に位置する絶縁膜に開口部が形成され
る際、その導電層がエッチングストップとして機能する
とともに、ボンディングパッドと第１絶縁膜との間の密
着性が改善する。
【０１１６】前記導電層が形成される凹部の底面に複数
の突起が形成されている場合、または、凹部が複数の溝
から形成されている場合、その導電層を第１配線ととも
に化学的機械研磨やエッチバックによって形成しても、
導電層の薄膜化やディッシュイングの問題が生じないと
いう効果がある。
【０１１７】本発明の他の半導体装置によれば、第２配
線と同レベルに形成される導電層の上にボンディング用
金属膜が形成されているため、導電層の表面に凹部が形
成されても電気特性が劣化しない。そのため、化学的機
械研磨やエッチバックによって第２配線と同時に導電層
を形成することが可能になる。また、第２配線の材料と
は異なる材料からボンディング用金属膜を形成すること
ができるので、ボンディングワイヤと合金化しやすい材
料を用いてボンディング用金属膜を形成すれば、ボンデ
ィング用金属膜の下の導電層および第２配線の材料とし
て、従来のボンディングワイヤと合金化しにくい材料を
選択することもできる。
【０１１８】本発明の半導体装置の製造方法によれば、
第３絶縁膜の堆積前に、第３絶縁膜のボンディングパッ
ド用開口部が形成される領域の下方において、第２絶縁
膜に開口部を形成する工程を包含するため、第３絶縁膜
の溝状開口部内に第２配線を形成し、第３絶縁膜のボン
ディングパッド用開口部内にボンディングパッドを形成
する第２配線形成工程によって得られるボンディングパ
ッドの厚さが第２配線よりも厚くなり、製造工程中にボ
ンディングパッドの表面に凹部が形成されたとしても、
その影響が問題にならない半導体装置が提供される。
【０１１９】本発明の他の半導体装置の製造方法によれ
ば、第２配線形成工程で、第３絶縁膜のボンディング用
金属膜のための開口部内を第２配線の材料と同じ材料で
埋め込み、それによって前記開口部内に導電層を形成す
る工程と、その導電層上にボンディング用金属膜を形成
する工程を包含するため、導電層の表面に凹部が形成さ
れても電気特性が劣化せず、また、第２配線の材料とは
異なる材料からボンディング用金属膜を形成することが
できるので、ボンディングワイヤと合金化しやすい材料
を用いてボンディング用金属膜を形成することが可能に
なる。
【０１２０】以上のように、本発明によれば、層間絶縁
膜の最上層に配線用の溝状開口部に加えてボンディング
パッド用開口部を形成することにより、ボンディングパ
ッドを厚くすることができ、ディシュイングの影響を低
減することができる。また、ボンディングパッド領域の
導電層がディシュイングの影響を受けたとしても、その
上にボンディング用金属膜を形成することにより、ディ
シュイングの影響を補償することができる。このボンデ
ィング用金属膜を、アルミやニッケルなどの金と合金化
しやすい材料から形成することにより、多層配線や上記
導電層を信頼性の高い銅から形成しても、従来のワイヤ
ーボンディングの技術をそのまま適用することができ
る。
【図面の簡単な説明】
【図１】（ａ）から（ｆ）は、ダマシン法を用いて配線
およびボンデイングパッドを形成する工程を包含する従
来の半導体装置の製造方法を示す工程断面図。
【図２】（ａ）から（ｆ）は、本発明の半導体装置の製
造方法の第１実施形態を示す工程断面図。
【図３】（ａ）から（ｃ）は、第１実施形態の主要段階
における各要素の配置関係を示す平面レイアウト図。
【図４】（ａ）および（ｂ）は、本発明の半導体装置の
製造方法の第２実施形態を示す工程断面図。
【図５】（ａ）から（ｃ）は、第２実施形態の主要段階
における各要素の配置関係を示す平面レイアウト図。
【図６】（ａ）および（ｂ）は、本発明の半導体装置の
製造方法の第３実施形態を示す工程断面図。
【図７】（ａ）から（ｃ）は、第３実施形態の主要段階
における各要素の配置関係を示す平面レイアウト図。
【図８】（ａ）から（ｃ）は、第３実施形態の改良例を
示す平面レイアウト図。
【図９】（ａ）から（ｆ）は、本発明の半導体装置の製
造方法の第４実施形態を示す工程断面図。
【図１０】（ａ）から（ｄ）は、第４実施形態の主要段
階における各要素の配置関係を示す平面レイアウト図。
【図１１】（ａ）および（ｂ）は、本発明の半導体装置
の製造方法の第５実施形態を示す工程断面図。
【図１２】（ａ）および（ｂ）は、第５実施形態の主要
段階における各要素の配置関係を示す平面レイアウト
図。
【図１３】（ａ）および（ｂ）は、本発明の半導体装置
の製造方法の第６実施形態を示す工程断面図。
【図１４】（ａ）および（ｂ）は、第６実施形態の主要
段階における各要素の配置関係を示す平面レイアウト
図。
【符号の説明】
２１ 第１絶縁膜 ２１ａ 溝 ２１ａ 凹部 ２１ｃ 凹部 ２２ 第１配線 ２３ 第２絶縁膜 ２４ ビア開口部 ２５ 第２絶縁膜の開口部 ２６ ビア配線 ２８ 第３絶縁膜 ２９ 第３絶縁膜の溝状開口部 ３０ 第３絶縁膜のボンディングパッド用開口部 ３１ 第２配線 ３２ ボンディングパッド １００ ボンディング用金属膜 ２００ ボンディング用ワイヤの先端部 ２１０ 表面保護膜 ２１１ 表面保護膜の開口部 ２２２ ボンディングパッド下の導電層 ２３１ 第２配線 ２３２ 導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神田 彰弘 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体集積回路素子が形成された
    基板と、 前記半導体集積回路素子を覆うように前記基板上に形成
    され、表面に溝を有する第１絶縁膜と、 前記第１絶縁膜の前記表面の前記溝内に形成された第１
    配線と、 前記第１配線を覆うように前記基板上に形成され、ビア
    開口部を有する第２絶縁膜と、 前記第２絶縁膜の前記ビア開口部内に形成されたビア配
    線と、 前記第２絶縁膜上に形成され、溝状開口部およびボンデ
    ィングパッド用開口部を有する第３絶縁膜と、 前記第３絶縁膜の前記溝状開口部内に形成された第２配
    線と、 前記第３絶縁膜の前記ボンディングパッド用開口部内に
    形成されたボンディングパッドと、を備えた半導体装置
    であって、 前記第２絶縁膜は、前記第３絶縁膜の前記ボンディング
    パッド用開口部の下方に開口部を有し、それによって前
    記ボンディングパッドが前記第２配線よりも厚くなって
    いることを特徴とする半導体装置。
  2. 【請求項２】 前記ボンディングパッドおよび前記第２
    配線は、ダマシン法により形成されたものであることを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記ボンディングパッドおよび前記第２
    配線の上面は、研磨加工されていることを特徴とする請
    求項１記載の半導体装置。
  4. 【請求項４】 前記ボンディングパッドおよび前記第２
    配線は、銅から形成されていることを特徴とする請求項
    ２または３記載の半導体装置。
  5. 【請求項５】 前記ボンディングパッド、前記第２配線
    および前記ビア配線は、デュアルダマシン法により形成
    されたものであることを特徴とする請求項１記載の半導
    体装置。
  6. 【請求項６】 前記ボンディングパッド、前記第２配線
    および前記ビア配線は、銅から形成されていることを特
    徴とする請求項５記載の半導体装置。
  7. 【請求項７】 前記ビア配線は、選択成長法により形成
    されたものであることを特徴とする請求項１から６の何
    れかに記載の半導体装置。
  8. 【請求項８】 前記第１絶縁膜の前記表面は、前記ボン
    ディングパッドの下方に凹部を有しており前記凹部内に
    は、前記第１配線の材料と同じ材料からなる導電層が形
    成されていることを特徴とする請求項１から７の何れか
    に記載の半導体装置。
  9. 【請求項９】 前記第１絶縁膜の前記凹部のサイズは、
    前記第２絶縁膜の前記ボンディングパッド用開口部のサ
    イズよりも広いことを特徴とする請求項８記載の半導体
    装置。
  10. 【請求項１０】 前記第１絶縁膜の前記凹部の底面には
    複数の突起が形成されていることを特徴とする請求項８
    記載の半導体装置。
  11. 【請求項１１】 前記第１絶縁膜の前記凹部は、複数の
    溝から形成されていることを特徴とする請求項８記載の
    半導体装置。
  12. 【請求項１２】 複数の半導体集積回路素子が形成され
    た基板と、 前記半導体集積回路素子を覆うように前記基板上に形成
    され、表面に溝を有する第１絶縁膜と、 前記第１絶縁膜の前記表面の前記溝内に形成された第１
    配線と、 前記第１配線を覆うように前記基板上に形成され、ビア
    開口部を有する第２絶縁膜と、 前記第２絶縁膜の前記ビア開口部内に形成されたビア配
    線と、 前記第２絶縁膜上に形成され、溝状開口部を有する第３
    絶縁膜と、 前記第３絶縁膜の前記溝状開口部内に形成された第２配
    線と、を備えた半導体装置であって、 更に、前記第３絶縁膜上に形成されたボンディング用金
    属膜を備え、 前記第３絶縁膜は、前記ボンディング用金属膜の下にお
    いて、前記第２配線の材料と同じ材料が埋め込まれた、
    ボンディング用金属膜のための開口部を備えていること
    を特徴とする半導体装置。
  13. 【請求項１３】 前記第３絶縁膜の前記ボンディング用
    金属膜のための開口部に埋め込まれた材料は、前記第２
    配線の一部に電気的に接続されていることを特徴とする
    請求項１２記載の半導体装置。
  14. 【請求項１４】 前記第３絶縁膜の前記ボンディング用
    金属膜のための開口部に埋め込まれた材料は、複数のス
    リットを有するプレートを形成していることを特徴とす
    る請求項１３記載の半導体装置。
  15. 【請求項１５】 前記第３絶縁膜の前記ボンディング用
    金属膜のための開口部に埋め込まれた材料は、配線を形
    成していることを特徴とする請求項１３記載の半導体装
    置。
  16. 【請求項１６】 前記ボンディング用金属膜のための開
    口部内に埋め込まれた材料、および前記第２配線は、ダ
    マシン法により形成されたものであることを特徴とする
    請求項１２記載の半導体装置。
  17. 【請求項１７】 前記ボンディング用金属膜のための開
    口部内に埋め込まれた材料、および前記第２配線の上面
    は、研磨加工されていることを特徴とする請求項１２記
    載の半導体装置。
  18. 【請求項１８】 前記ボンディング用金属膜のための開
    口部内に埋め込まれた材料、および前記第２配線は、銅
    から形成されていることを特徴とする請求項１６または
    １７記載の半導体装置。
  19. 【請求項１９】 前記ボンディング用金属膜のための開
    口部内に埋め込また材料、前記第２配線および前記ビア
    配線は、デュアルダマシン法により形成されたものであ
    ることを特徴とする請求項１２記載の半導体装置。
  20. 【請求項２０】 前記ボンディング用金属膜のための開
    口部内に埋め込まれた材料、前記第２配線および前記ビ
    ア配線は、銅から形成されていることを特徴とする請求
    項１９記載の半導体装置。
  21. 【請求項２１】 前記ビア配線は、選択成長法により形
    成されたものであることを特徴とする請求項１２記載の
    半導体装置。
  22. 【請求項２２】 前記ボンディング用金属膜は、ボンデ
    ィングワイヤと合金化しうる材料から形成されているこ
    とを特徴とする請求項１２記載の半導体装置。
  23. 【請求項２３】 前記第３絶縁膜上に形成され、前記ボ
    ンディング用金属膜が埋め込まれた開口部を有する表面
    保護膜を更に備ていることを特徴とする請求項１２記載
    の半導体装置。
  24. 【請求項２４】 複数の半導体集積回路素子が形成され
    た基板上に第１絶縁膜を堆積する第１絶縁膜形成工程
    と、 前記第１絶縁膜の表面に溝を形成する工程と、 前記第１絶縁膜の前記表面の前記溝内に第１配線を形成
    する第１配線形成工程と、 前記第１配線を覆うように第２絶縁膜を前記基板上に堆
    積する第２絶縁膜形成工程と、 前記第２絶縁膜上に第３絶縁膜を堆積する第３絶縁膜堆
    積工程と、 前記第３絶縁膜に溝状開口部およびボンディングパッド
    用開口部を形成する工程と、 前記第３絶縁膜の前記溝状開口部内に第２配線を形成
    し、前記第３絶縁膜の前記ボンディングパッド用開口部
    内にボンディングパッドを形成する第２配線形成工程
    と、を包含する備えた半導体装置の製造方法であって、 前記第３絶縁膜の堆積前に、前記第３絶縁膜の前記ボン
    ディングパッド用開口部が形成される領域の下方におい
    て、前記第２絶縁膜に開口部を形成する工程を包含する
    ことを特徴とする半導体装置の製造方法。
  25. 【請求項２５】 前記第２絶縁膜に開口部を形成する工
    程は、前記第１配線および前記第２配線を相互接続する
    ビア配線のためのビア開口部を前記第２絶縁膜中に形成
    する工程を含むことを特徴とする請求項２４記載の半導
    体装置の製造方法。
  26. 【請求項２６】 前記第３絶縁膜に溝状開口部およびボ
    ンディングパッド用開口部を形成した後に、前記第１配
    線および前記第２配線を相互接続するビア配線のための
    ビア開口部を前記第２絶縁膜中に形成する工程を含むこ
    とを特徴とする請求項２４記載の半導体装置の製造方
    法。
  27. 【請求項２７】 前記第３絶縁膜の堆積前に、前記ビア
    配線となる導電性材料で前記ビア開口部内を埋め込む工
    程を更に包含することを特徴とする請求項２５記載の半
    導体装置の製造方法。
  28. 【請求項２８】 前記第２配線工程は、 前記第３絶縁膜上に導電性薄膜を堆積する工程と、 前記導電性薄膜を化学的機械研磨法によって研磨し、そ
    れによって前記導電性薄膜で前記第３絶縁膜の前記溝状
    開口部内および前記ボンディングパッド用開口部内を埋
    め込む工程と、 を包含することを特徴とする請求項２４または２５記載
    の半導体装置の製造方法。
  29. 【請求項２９】 前記第２配線工程は、 前記第３絶縁膜上に導電性薄膜を堆積する工程と、 前記導電性薄膜を化学的機械研磨法によって研磨し、そ
    れによって前記導電性薄膜で前記第３絶縁膜の前記ビア
    開口部内、前記溝状開口部内および前記ボンディングパ
    ッド用開口部内を埋め込む工程を更に包含することを特
    徴とする請求項２５または２６記載の半導体装置の製造
    方法。
  30. 【請求項３０】 前記第１絶縁膜の表面に溝を形成する
    工程は、前記ボンディングパッドの下方において、前記
    第１絶縁膜の前記表面に凹部を形成する工程を包含し、 前記第１配線形成工程は、前記第１配線の材料と同じ材
    料からなる導電層を前記凹部内に設ける工程を包含する
    ことを特徴とする請求項２４から２９の何れかに記載の
    半導体装置の製造方法。
  31. 【請求項３１】 前記第１配線形成工程は、 前記第１絶縁膜上に導電性薄膜を堆積する工程と、 前記導電性薄膜を化学的機械研磨法によって研磨し、そ
    れによって前記導電性薄膜で前記第１絶縁膜の前記溝内
    および前記凹部内を埋め込む工程を更に包含することを
    特徴とする請求項３０記載の半導体装置の製造方法。
  32. 【請求項３２】 前記第１絶縁膜の前記凹部のサイズ
    を、前記第２絶縁膜の前記ボンディングパッド用開口部
    のサイズよりも広くすることを特徴とする請求項２０ま
    たは３１記載の半導体装置。
  33. 【請求項３３】 前記第１絶縁膜の前記凹部の底面に複
    数の突起を形成することを特徴とする請求項３０または
    ３１記載の半導体装置。
  34. 【請求項３４】 前記第１絶縁膜の前記凹部と前記溝と
    を接続し、それによって前記第１絶縁膜の前記凹部に埋
    め込んだ導電層と前記第１配線と接続することを特徴と
    する請求項３０または３１記載の半導体装置。
  35. 【請求項３５】 前記第１絶縁膜の前記凹部を複数の溝
    から形成することを特徴とする請求項３０または３１記
    載の半導体装置。
  36. 【請求項３６】 複数の半導体集積回路素子が形成され
    た基板上に第１絶縁膜を堆積する第１絶縁膜形成工程
    と、 前記第１絶縁膜の表面に溝を形成する工程と、 前記第１絶縁膜の前記表面の前記溝内に第１配線を形成
    する第１配線形成工程と、 前記第１配線を覆うように第２絶縁膜を前記基板上に堆
    積する第２絶縁膜形成工程と、 前記第２絶縁膜上に第３絶縁膜を堆積する第３絶縁膜堆
    積工程と、 前記第３絶縁膜に溝状開口部を形成する工程と、 前記第３絶縁膜の前記溝状開口部内に第２配線を形成す
    る第２配線形成工程と、を包含する半導体装置の製造方
    法であって、 前記第３絶縁膜に溝状開口部を形成する工程は、前記第
    ３絶縁膜にボンディング用金属膜のための開口部を設け
    る工程を包含し、 前記第２配線形成工程は、前記第３絶縁膜のボンディン
    グ用金属膜のための開口部内を前記第２配線の材料と同
    じ材料で埋め込み、それによって前記開口部内に導電層
    を形成する工程を包含し、 前記導電層上にボンディング用金属膜を形成する工程を
    更に包含していることを特徴とする半導体装置の製造方
    法。
  37. 【請求項３７】 前記第３絶縁膜に堆積前に、前記第１
    配線および前記第２配線を相互接続するビア配線のため
    のビア開口部を前記第２絶縁膜中に形成する工程を含む
    ことを特徴とする請求項３６記載の半導体装置の製造方
    法。
  38. 【請求項３８】 前記第３絶縁膜に溝状開口部およびボ
    ンディングパッド用開口部を形成した後に、前記第１配
    線および前記第２配線を相互接続するビア配線のための
    ビア開口部を前記第２絶縁膜中に形成する工程を含むこ
    とを特徴とする請求項３６記載の半導体装置の製造方
    法。
  39. 【請求項３９】 前記第３絶縁膜の堆積前に、前記ビア
    配線となる導電性材料で前記ビア開口部内を埋め込む工
    程を更に包含することを特徴とする請求項３７記載の半
    導体装置の製造方法。
  40. 【請求項４０】 前記第２配線工程は、 前記第３絶縁膜上に導電性薄膜を堆積する工程と、 前記導電性薄膜を化学的機械研磨法によって研磨し、そ
    れによって前記導電性薄膜で前記第３絶縁膜の前記溝状
    開口部内および前記ボンディング用金属膜のための開口
    部内を埋め込む工程と、 を包含することを特徴とする請求項３６または３７記載
    の半導体装置の製造方法。
  41. 【請求項４１】 前記第２配線工程は、 前記第３絶縁膜上に導電性薄膜を堆積する工程と、 前記導電性薄膜を化学的機械研磨法によって研磨し、そ
    れによって前記導電性薄膜で前記第３絶縁膜の前記ビア
    開口部内、前記溝状開口部内および前記ボンディング用
    金属膜のための開口部内を埋め込む工程を更に包含する
    ことを特徴とする請求項３７または３８記載の半導体装
    置の製造方法。
  42. 【請求項４２】 前記第１配線形成工程は、 前記第１絶縁膜上に導電性薄膜を堆積する工程と、 前記導電性薄膜を化学的機械研磨法によって研磨し、そ
    れによって前記導電性薄膜で前記第１絶縁膜の前記溝内
    を埋め込む工程を包含することを特徴とする請求項３６
    から４１の何れかに記載の半導体装置の製造方法。
  43. 【請求項４３】 前記第３絶縁膜の前記ボンディング用
    金属膜のための開口部に形成された前記導電層は、複数
    のスリットを有するプレートを形成していることを特徴
    とする請求項３７から４２の何れかに記載の半導体装置
    の製造方法。
  44. 【請求項４４】 前記第３絶縁膜の前記ボンディング用
    金属膜のための開口部に形成された前記導電層は、前記
    第２配線に接続された配線を形成していることを特徴と
    する請求項３７から４２の何れかに記載の半導体装置。
  45. 【請求項４５】 前記ボンディング用金属膜は、ボンデ
    ィングワイヤと合金化しうる材料から形成されているこ
    とを特徴とする請求項３７から４４の何れかに記載の半
    導体装置。
  46. 【請求項４６】 複数の層間絶縁膜のうちの最上層のボ
    ンディングパッド形成領域に開口部を設け、前記開口部
    内に導電性材料を埋め込むことによってボンディングパ
    ッドを形成する工程を含む半導体装置の製造方法であっ
    て、 前記最上層の前記開口部の下において、前記最上層の下
    に位置する層間絶縁膜に他の開口部を形成することを特
    徴とする半導体装置の製造方法。
  47. 【請求項４７】 前記他の開口部を形成する前に、前記
    他の開口部の下に導電層を形成しておくことを特徴とす
    る請求項４６に記載の半導体装置の製造方法。
  48. 【請求項４８】 前記他の開口部を形成する前に、前記
    他の開口部の下に内部回路に接続された導電層を形成し
    ておき、 前記導電層の材料とは異なる材料から形成されたボンデ
    ィング用金属膜を前記導電層上に堆積し、それによって
    前記ボンディングパッドの形成を完了することを特徴と
    する請求項４７に記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298029A (ja) * 1999-12-16 2001-10-26 Lucent Technol Inc ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
US6921976B2 (en) 2001-02-28 2005-07-26 Sanyo Electric Co., Ltd. Semiconductor device including an island-like dielectric member embedded in a conductive pattern
JP2005243907A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
US7091122B2 (en) 2002-01-22 2006-08-15 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2008015013A (ja) * 2006-07-03 2008-01-24 Canon Inc 反射型液晶表示パネル及びそれに用いる半導体基板の製造方法
CN104167404A (zh) * 2009-12-28 2014-11-26 联发科技股份有限公司 集成电路芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03227539A (ja) * 1990-02-01 1991-10-08 Matsushita Electron Corp 半導体装置
JPH06318590A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体装置の製造方法
JPH06326150A (ja) * 1993-05-12 1994-11-25 Sony Corp パッド構造
JPH07130737A (ja) * 1993-10-29 1995-05-19 Nec Corp 半導体装置およびその製造方法
JPH07201909A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体装置
JPH0845933A (ja) * 1994-08-02 1996-02-16 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03227539A (ja) * 1990-02-01 1991-10-08 Matsushita Electron Corp 半導体装置
JPH06318590A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体装置の製造方法
JPH06326150A (ja) * 1993-05-12 1994-11-25 Sony Corp パッド構造
JPH07130737A (ja) * 1993-10-29 1995-05-19 Nec Corp 半導体装置およびその製造方法
JPH07201909A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体装置
JPH0845933A (ja) * 1994-08-02 1996-02-16 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298029A (ja) * 1999-12-16 2001-10-26 Lucent Technol Inc ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
US6921976B2 (en) 2001-02-28 2005-07-26 Sanyo Electric Co., Ltd. Semiconductor device including an island-like dielectric member embedded in a conductive pattern
US7091122B2 (en) 2002-01-22 2006-08-15 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2005243907A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
US8178981B2 (en) 2004-02-26 2012-05-15 Renesas Electronics Corporation Semiconductor device
JP2008015013A (ja) * 2006-07-03 2008-01-24 Canon Inc 反射型液晶表示パネル及びそれに用いる半導体基板の製造方法
CN104167404A (zh) * 2009-12-28 2014-11-26 联发科技股份有限公司 集成电路芯片

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