JPH0845933A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し、研磨法
により導電性膜を溝内に埋め込む際に、埋め込み配線層
或いは埋め込みボンディングパッドにおける窪みの発生
を防止し、それによって導電性膜の断線を防止する。 【構成】 シリコン半導体基体１上に設けた絶縁膜１５
に、埋め込み導電性パターン１６の内部に非導電性領域
８が存在するように前記導電性パターン１６に対応する
溝を形成し、前記溝を含めた全面に導電性膜を堆積さ
せ、次いで、研磨法により前記溝部以外の前記導電性膜
を除去して前記埋め込み導電性パターン１６を形成す
る。
により導電性膜を溝内に埋め込む際に、埋め込み配線層
或いは埋め込みボンディングパッドにおける窪みの発生
を防止し、それによって導電性膜の断線を防止する。 【構成】 シリコン半導体基体１上に設けた絶縁膜１５
に、埋め込み導電性パターン１６の内部に非導電性領域
８が存在するように前記導電性パターン１６に対応する
溝を形成し、前記溝を含めた全面に導電性膜を堆積さ
せ、次いで、研磨法により前記溝部以外の前記導電性膜
を除去して前記埋め込み導電性パターン１６を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものであり、特に、研磨法により埋め込ん
だ内部配線層或いはボンディングパッドを有する半導体
装置とその製造方法に関するものである。
方法に関するものであり、特に、研磨法により埋め込ん
だ内部配線層或いはボンディングパッドを有する半導体
装置とその製造方法に関するものである。
【０００２】
【従来の技術】従来、内部配線層或いはボンディングパ
ッドを形成する場合には、半導体基体或いはその上の絶
縁膜上にＷ、Ａｌ、或いは、アルミニウム合金（Ａｌ−
Ｃｕ−Ｔｉ、Ａｌ−Ｃｕ−Ｓｉ等）を堆積させたのち、
フォトリソグラフィー工程によってパターニングして形
成していた。
ッドを形成する場合には、半導体基体或いはその上の絶
縁膜上にＷ、Ａｌ、或いは、アルミニウム合金（Ａｌ−
Ｃｕ−Ｔｉ、Ａｌ−Ｃｕ−Ｓｉ等）を堆積させたのち、
フォトリソグラフィー工程によってパターニングして形
成していた。
【０００３】図５は従来のＭＯＳＦＥＴの製造工程にお
ける配線層のパターニング工程を示すもので、Ｗ（タン
グステン）配線層１１によってソース・ドレイン領域１
３及び第１の配線層１４とのコンタクト（接続）をコン
タクトホール１２を介して取る際に、Ｗのエッチング速
度と半導体基体１であるＳｉのエッチング速度との比を
充分に大きくとれないため、Ｗ配線層１１のパターニン
グの際にＳｉもエッチングしていまい、ソース・ドレイ
ン領域１３等の動作領域を破壊してしまうことがあっ
た。
ける配線層のパターニング工程を示すもので、Ｗ（タン
グステン）配線層１１によってソース・ドレイン領域１
３及び第１の配線層１４とのコンタクト（接続）をコン
タクトホール１２を介して取る際に、Ｗのエッチング速
度と半導体基体１であるＳｉのエッチング速度との比を
充分に大きくとれないため、Ｗ配線層１１のパターニン
グの際にＳｉもエッチングしていまい、ソース・ドレイ
ン領域１３等の動作領域を破壊してしまうことがあっ
た。
【０００４】また、配線層をＡｌ又はアルミニウム合金
を用いて形成する場合には、Ａｌ或いはアルミニウム合
金の光反射率が高いので、パターニング工程における露
光時に不所望な反射が生じ微細加工が困難であった。さ
らに、Ｃｕ（銅）は、Ａｌ或いはアルミニウム合金より
も抵抗率が低く、且つ、耐エレクトロマイグレーション
（ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）性が良好であ
るので、将来の配線材料としては有望なものであるが、
現在においてはＣｕに対する適当なエッチングガスが存
在しないので、従来のフォトリソグラフィー工程による
パターニングは実質上不可能であった。
を用いて形成する場合には、Ａｌ或いはアルミニウム合
金の光反射率が高いので、パターニング工程における露
光時に不所望な反射が生じ微細加工が困難であった。さ
らに、Ｃｕ（銅）は、Ａｌ或いはアルミニウム合金より
も抵抗率が低く、且つ、耐エレクトロマイグレーション
（ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）性が良好であ
るので、将来の配線材料としては有望なものであるが、
現在においてはＣｕに対する適当なエッチングガスが存
在しないので、従来のフォトリソグラフィー工程による
パターニングは実質上不可能であった。
【０００５】最近、これらの問題点を解決するために、
研磨法による埋め込み配線層の形成が提案されている。
図６は、この研磨法による配線層の形成工程を説明する
図である。
研磨法による埋め込み配線層の形成が提案されている。
図６は、この研磨法による配線層の形成工程を説明する
図である。
【０００６】図６（ａ）参照 （１）先ず、シリコン半導体基体１上にＳｉＯ2 等の絶
縁膜３を形成する。 図６（ｂ）参照 （２）次いで、通常のフォトリソグラフィー工程によっ
て配線に相当する領域を溝４として絶縁膜３に形成す
る。
縁膜３を形成する。 図６（ｂ）参照 （２）次いで、通常のフォトリソグラフィー工程によっ
て配線に相当する領域を溝４として絶縁膜３に形成す
る。
【０００７】図６（ｃ）参照 （３）次いで、全面にＷ、Ａｌ、或いは、アルミニウム
合金等の導電性膜５を堆積させる。 図６（ｄ）参照 （４）最後に、研磨することにより溝４内以外の導電性
膜５を除去することにより、溝４内に埋め込まれた埋め
込み導電性パターン６を形成する。
合金等の導電性膜５を堆積させる。 図６（ｄ）参照 （４）最後に、研磨することにより溝４内以外の導電性
膜５を除去することにより、溝４内に埋め込まれた埋め
込み導電性パターン６を形成する。
【０００８】この様な研磨法を用いた場合には、エッチ
ングするのはＳｉＯ2 等の絶縁膜であるため、ＳｉＯ2
等の絶縁膜のエッチング速度とＳｉのエッチング速度と
の比を充分大きくとることができるので、エッチングの
際にソース・ドレイン領域等の動作領域を破壊すること
がなく、信頼性の高い半導体装置を製造することができ
る。
ングするのはＳｉＯ2 等の絶縁膜であるため、ＳｉＯ2
等の絶縁膜のエッチング速度とＳｉのエッチング速度と
の比を充分大きくとることができるので、エッチングの
際にソース・ドレイン領域等の動作領域を破壊すること
がなく、信頼性の高い半導体装置を製造することができ
る。
【０００９】また、ＳｉＯ2 等の絶縁膜３はＡｌ等の金
属に比べて反射率が小さいので、露光の際に不所望な反
射が生じないので微細加工が可能になり、さらに、特別
のエッチングガスを必要としないため、適当なエッチン
グガスの存在しないＣｕを配線材料或いはボンディング
パッド材料として用いることも可能になる。
属に比べて反射率が小さいので、露光の際に不所望な反
射が生じないので微細加工が可能になり、さらに、特別
のエッチングガスを必要としないため、適当なエッチン
グガスの存在しないＣｕを配線材料或いはボンディング
パッド材料として用いることも可能になる。
【００１０】
【発明が解決しようとする課題】しかし、図７に示すよ
うにこの様な研磨法を用いて埋め込み導電性パターン６
を形成した場合、図７（ａ）に示すように溝が細い場合
には問題がないものの、図７（ｂ）に示すように、太い
配線層やボンディングパッドのように金属領域の面積が
広いところでは、配線層或いはボンディングパッドの中
央部に窪み（所謂ｄｉｓｈｉｎｇ）７が生ずる欠点があ
り、特に、このディッシング（ｄｉｓｈｉｎｇ）は、下
地に凹凸がある場合には配線層の断線の原因となる。
うにこの様な研磨法を用いて埋め込み導電性パターン６
を形成した場合、図７（ａ）に示すように溝が細い場合
には問題がないものの、図７（ｂ）に示すように、太い
配線層やボンディングパッドのように金属領域の面積が
広いところでは、配線層或いはボンディングパッドの中
央部に窪み（所謂ｄｉｓｈｉｎｇ）７が生ずる欠点があ
り、特に、このディッシング（ｄｉｓｈｉｎｇ）は、下
地に凹凸がある場合には配線層の断線の原因となる。
【００１１】そして、実際の配線層の線幅は、０．３５
μｍ〜１００μｍであり、また、ボンディングパッドの
大きさは５０μｍ×５０μｍ〜１５０μｍ×１５０μｍ
であり、線幅が１μｍ以上の場合にはディッシング（ｄ
ｉｓｈｉｎｇ）は避け得ないものである。また、多層配
線構造の場合には、層間絶縁膜の平坦化を充分に行えな
い場合があり、この様な場合には、ディッシング（ｄｉ
ｓｈｉｎｇ）による配線層の断線が無視できないものと
なる。
μｍ〜１００μｍであり、また、ボンディングパッドの
大きさは５０μｍ×５０μｍ〜１５０μｍ×１５０μｍ
であり、線幅が１μｍ以上の場合にはディッシング（ｄ
ｉｓｈｉｎｇ）は避け得ないものである。また、多層配
線構造の場合には、層間絶縁膜の平坦化を充分に行えな
い場合があり、この様な場合には、ディッシング（ｄｉ
ｓｈｉｎｇ）による配線層の断線が無視できないものと
なる。
【００１２】したがって、本発明は、研磨法により配線
層或いはボンディングパッドを形成する際に、配線層或
いはボンディングパッドにおける窪みの発生を防止し、
それによって配線層の断線も防止することを目的とする
ものである。
層或いはボンディングパッドを形成する際に、配線層或
いはボンディングパッドにおける窪みの発生を防止し、
それによって配線層の断線も防止することを目的とする
ものである。
【００１３】
【課題を解決するための手段】本発明は、埋め込み導電
性パターン（図１の１６）の内部に周囲の層間絶縁膜と
同じ高さで且つ同じ材質からなる非導電性領域（図１の
８）が存在するように前記導電性パターン（図１の１
６）を設けた半導体措置に特徴を有するものである。
性パターン（図１の１６）の内部に周囲の層間絶縁膜と
同じ高さで且つ同じ材質からなる非導電性領域（図１の
８）が存在するように前記導電性パターン（図１の１
６）を設けた半導体措置に特徴を有するものである。
【００１４】また、本発明は、半導体基体上に設けた絶
縁層に、埋め込み導電性パターン（図１の１６）の内部
に非導電性領域（図１の８）が存在するように前記導電
性パターン（図１の１６）に対応する溝を形成し、前記
溝を含めた全面に導電性膜を堆積させ、次いで、研磨法
により前記溝部以外の領域の前記導電性膜を除去して前
記埋め込み導電性パターン（図１の１６）を形成するこ
とを特徴とするものである。
縁層に、埋め込み導電性パターン（図１の１６）の内部
に非導電性領域（図１の８）が存在するように前記導電
性パターン（図１の１６）に対応する溝を形成し、前記
溝を含めた全面に導電性膜を堆積させ、次いで、研磨法
により前記溝部以外の領域の前記導電性膜を除去して前
記埋め込み導電性パターン（図１の１６）を形成するこ
とを特徴とするものである。
【００１５】また、本発明は、上記埋め込み導電性パタ
ーン（図１の１６）を格子状導電性パターン或いは梯子
状導電性パターンにすることも特徴とするものである。
ーン（図１の１６）を格子状導電性パターン或いは梯子
状導電性パターンにすることも特徴とするものである。
【００１６】
【作用】導電性パターンの内部領域に設けた非導電性領
域が研磨の際にストッパとして作用するので、溝内の金
属膜が不所望に研磨されて窪み（ディッシング）が生ず
ることを防止するものである。
域が研磨の際にストッパとして作用するので、溝内の金
属膜が不所望に研磨されて窪み（ディッシング）が生ず
ることを防止するものである。
【００１７】また、導電性パターンの内部領域に設けた
非導電性領域が周囲の層間絶縁膜と同じ高さであるの
で、装置全体の平坦化が向上し、更に、導電性パターン
を格子状導電性パターン或いは梯子状導電性パターンに
することにより、パターンの一部において断線が生じて
も全体としては導通が保たれるので、確実な内部接続が
可能となる。
非導電性領域が周囲の層間絶縁膜と同じ高さであるの
で、装置全体の平坦化が向上し、更に、導電性パターン
を格子状導電性パターン或いは梯子状導電性パターンに
することにより、パターンの一部において断線が生じて
も全体としては導通が保たれるので、確実な内部接続が
可能となる。
【００１８】
【実施例】図１及び図２は、本発明の第１の実施例であ
る埋め込み型ボンディングパッドの構造及びその製造方
法を説明する図であり、図１（ｂ）は図１（ａ）のＡ−
Ａ’に沿った断面図であり、また、図２（ｂ）は図２
（ａ）のＡ−Ａ’に沿った断面図である。
る埋め込み型ボンディングパッドの構造及びその製造方
法を説明する図であり、図１（ｂ）は図１（ａ）のＡ−
Ａ’に沿った断面図であり、また、図２（ｂ）は図２
（ａ）のＡ−Ａ’に沿った断面図である。
【００１９】図１参照 （１）先ず、シリコン半導体基体１上に熱酸化膜２等の
絶縁層を介して、プラズマＣＶＤ法によってＴＥＯＳ−
ＮＳＧ膜（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
ｌｉｃａｔｅ−Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）１５を０．５μｍ堆積させたのち、埋め込
み導電体パターンを形成する部分に対応する溝を形成す
る。なお、ソース・ドレイン領域のように、上記熱酸化
膜２等の絶縁膜を形成せずに半導体基体１上に直接ＴＥ
ＯＳ−ＮＳＧ膜１５を形成する部分があっても良いもの
である。
絶縁層を介して、プラズマＣＶＤ法によってＴＥＯＳ−
ＮＳＧ膜（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
ｌｉｃａｔｅ−Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）１５を０．５μｍ堆積させたのち、埋め込
み導電体パターンを形成する部分に対応する溝を形成す
る。なお、ソース・ドレイン領域のように、上記熱酸化
膜２等の絶縁膜を形成せずに半導体基体１上に直接ＴＥ
ＯＳ−ＮＳＧ膜１５を形成する部分があっても良いもの
である。
【００２０】この場合は、ボンディングパッドであるの
で、図１（ａ）に示すように全体の大きさを９５μｍ×
９５μｍとし、幅が５μｍ、格子間隔が１０μｍ、深さ
が０．５μｍの格子状の溝をＴＥＯＳ−ＮＳＧ膜１５に
形成する。
で、図１（ａ）に示すように全体の大きさを９５μｍ×
９５μｍとし、幅が５μｍ、格子間隔が１０μｍ、深さ
が０．５μｍの格子状の溝をＴＥＯＳ−ＮＳＧ膜１５に
形成する。
【００２１】（２）次いで、全面にＴｉＮ膜（図示せ
ず）を０．０４μｍ堆積し、続いてＣＶＤ法により埋め
込み導電性膜となるＣｕを０．６μｍ堆積させたのち、
ＸＧＢ６８６１（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ
2 Ｏ2 とを１：１で混合した液を用いて研磨することに
より、溝領域以外のＣｕを研磨により除去して埋め込み
Ｃｕ層１６を形成する。なお、この場合、ＴｉＮ膜はＴ
ＥＯＳ−ＮＳＧ膜１５、即ち、シリコン酸化膜とＣｕと
の密着性が悪いため、両者の密着性を改善するために挿
入するものである。
ず）を０．０４μｍ堆積し、続いてＣＶＤ法により埋め
込み導電性膜となるＣｕを０．６μｍ堆積させたのち、
ＸＧＢ６８６１（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ
2 Ｏ2 とを１：１で混合した液を用いて研磨することに
より、溝領域以外のＣｕを研磨により除去して埋め込み
Ｃｕ層１６を形成する。なお、この場合、ＴｉＮ膜はＴ
ＥＯＳ−ＮＳＧ膜１５、即ち、シリコン酸化膜とＣｕと
の密着性が悪いため、両者の密着性を改善するために挿
入するものである。
【００２２】図２参照 （３）次いで、プラズマＣＶＤ法によりカバー膜として
のＳｉＮ膜１７を０．１μｍ堆積させ、続いて同じくプ
ラズマＣＶＤ法により第２のＴＥＯＳ−ＮＳＧ膜１８を
０．５μｍ堆積させたのち、深さ０．６μｍ、径０．３
μｍのプラグ（ｐｌｕｇ）９形成用のホールをエッチン
グにより形成する。
のＳｉＮ膜１７を０．１μｍ堆積させ、続いて同じくプ
ラズマＣＶＤ法により第２のＴＥＯＳ−ＮＳＧ膜１８を
０．５μｍ堆積させたのち、深さ０．６μｍ、径０．３
μｍのプラグ（ｐｌｕｇ）９形成用のホールをエッチン
グにより形成する。
【００２３】なお、この場合、ＳｉＮ膜１７は、Ｃｕは
Ｈ2 Ｏと接すると酸化されやすいので、外部及びＴＥＯ
Ｓ−ＮＳＧ膜１８からの水分の進入を防ぐために設ける
ものであり、また、プラグ９は、図２（ａ）に示すよう
に上部配線層とボンディングパッドとを接続するための
ものであり、格子状パッドの格子の交点に設ける。
Ｈ2 Ｏと接すると酸化されやすいので、外部及びＴＥＯ
Ｓ−ＮＳＧ膜１８からの水分の進入を防ぐために設ける
ものであり、また、プラグ９は、図２（ａ）に示すよう
に上部配線層とボンディングパッドとを接続するための
ものであり、格子状パッドの格子の交点に設ける。
【００２４】（４）次いで、ＴｉＮ膜（図示せず）を
０．０２μｍ堆積させ、続いてプラグ形成用金属である
ＷをＣＶＤ法により０．５μｍ堆積したのち、ＸＧＢ５
５１８（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ2 Ｏ2 を
１：１で混合した液を用いて研磨することによりホール
領域以外の領域のＷを研磨により除去してＷプラグ９を
形成する。なお、この場合、ホールの径は０．３μｍと
狭いので、０．５μｍのＷを堆積させても０．６μｍの
深さの溝を充分に埋め込むことが可能である。
０．０２μｍ堆積させ、続いてプラグ形成用金属である
ＷをＣＶＤ法により０．５μｍ堆積したのち、ＸＧＢ５
５１８（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ2 Ｏ2 を
１：１で混合した液を用いて研磨することによりホール
領域以外の領域のＷを研磨により除去してＷプラグ９を
形成する。なお、この場合、ホールの径は０．３μｍと
狭いので、０．５μｍのＷを堆積させても０．６μｍの
深さの溝を充分に埋め込むことが可能である。
【００２５】表１は、本発明の第１の実施例と、５０μ
ｍ×５０μｍで深さ０．５μｍのパッド領域全体を金属
としたままの試料を同じ研磨法で研磨したもの（従来例
１）とを比較したものである。
ｍ×５０μｍで深さ０．５μｍのパッド領域全体を金属
としたままの試料を同じ研磨法で研磨したもの（従来例
１）とを比較したものである。
【００２６】
【表１】
【００２７】この場合に、ウェハ全面にわたって溝部以
外の領域の金属（Ｃｕ）が除去された時間、即ち、ジャ
スト研磨（ｊｕｓｔ ｐｏｌｉｓｈ）された時間をジャ
スト時間（ｊｕｓｔ時間）として、ｊｕｓｔ ｐｏｌｉ
ｓｈ、そのジャスト時間より１０％多い時間研磨した１
０％ｏｖｅｒ ｐｏｌｉｓｈ、及び、３０％多い時間研
磨した３０％ｏｖｅｒ ｐｏｌｉｓｈした場合の窪みの
深さ、即ち、ディッシング量（ｄｉｓｈｉｎｇ量）を比
較した。なお、試料数は、各々３０枚用意し、１０枚を
ｊｕｓｔ ｐｏｌｉｓｈし、１０枚を１０％ｏｖｅｒ
ｐｏｌｉｓｈし、１０枚を３０％ｏｖｅｒ ｐｏｌｉｓ
ｈした。
外の領域の金属（Ｃｕ）が除去された時間、即ち、ジャ
スト研磨（ｊｕｓｔ ｐｏｌｉｓｈ）された時間をジャ
スト時間（ｊｕｓｔ時間）として、ｊｕｓｔ ｐｏｌｉ
ｓｈ、そのジャスト時間より１０％多い時間研磨した１
０％ｏｖｅｒ ｐｏｌｉｓｈ、及び、３０％多い時間研
磨した３０％ｏｖｅｒ ｐｏｌｉｓｈした場合の窪みの
深さ、即ち、ディッシング量（ｄｉｓｈｉｎｇ量）を比
較した。なお、試料数は、各々３０枚用意し、１０枚を
ｊｕｓｔ ｐｏｌｉｓｈし、１０枚を１０％ｏｖｅｒ
ｐｏｌｉｓｈし、１０枚を３０％ｏｖｅｒ ｐｏｌｉｓ
ｈした。
【００２８】表１から分かるように、本発明の第１の実
施例においては、３０％ｏｖｅｒｐｏｌｉｓｈした場合
にも、ｄｉｓｈｉｎｇ量は埋め込み導電性膜の厚さの１
０％程度であり、多少研磨時間が超過しても溝内から導
電性膜がなくなることはないが、従来例１においては３
０％ｏｖｅｒ ｐｏｌｉｓｈした場合にはｄｉｓｈｉｎ
ｇ量は埋め込み導電性膜の厚さの略１００％程度とな
り、パッドの中央部においては導電性膜がなくなり上部
配線層とのコンタクトがとれなくなる可能性が大きくな
る。したがって、本発明により半導体装置を製造した場
合には、信頼性及び製造歩留りが大幅に向上する。
施例においては、３０％ｏｖｅｒｐｏｌｉｓｈした場合
にも、ｄｉｓｈｉｎｇ量は埋め込み導電性膜の厚さの１
０％程度であり、多少研磨時間が超過しても溝内から導
電性膜がなくなることはないが、従来例１においては３
０％ｏｖｅｒ ｐｏｌｉｓｈした場合にはｄｉｓｈｉｎ
ｇ量は埋め込み導電性膜の厚さの略１００％程度とな
り、パッドの中央部においては導電性膜がなくなり上部
配線層とのコンタクトがとれなくなる可能性が大きくな
る。したがって、本発明により半導体装置を製造した場
合には、信頼性及び製造歩留りが大幅に向上する。
【００２９】なお、上記の第１の実施例においては、ボ
ンディングパッド部しか示していないものの、ボンディ
ングパッド部と同準位の配線層も同じ工程で形成するも
のであり、また、実施例における各数値は、それに限ら
れるものではなく、例えば、ＴＥＯＳ−ＮＳＧ膜の厚さ
は０．３〜０．６μｍ、ＴｉＮの厚さは０．０３〜０．
０５μｍ、Ｃｕ層の厚さは０．４〜０．８μｍ、ＳｉＮ
の厚さは０．０８〜０．２０μｍ、ＳｉＮ上に形成する
第２のＴＥＯＳ−ＮＳＧ膜の厚さは０．４〜１．０μ
ｍ、ホールの径は０．３〜０．５μｍ、Ｗ層の厚さは
０．３〜０．７μｍの範囲であれば良く、それぞれ、必
要とする溝の深さに応じて適当な値を採用すれば良いも
のである。
ンディングパッド部しか示していないものの、ボンディ
ングパッド部と同準位の配線層も同じ工程で形成するも
のであり、また、実施例における各数値は、それに限ら
れるものではなく、例えば、ＴＥＯＳ−ＮＳＧ膜の厚さ
は０．３〜０．６μｍ、ＴｉＮの厚さは０．０３〜０．
０５μｍ、Ｃｕ層の厚さは０．４〜０．８μｍ、ＳｉＮ
の厚さは０．０８〜０．２０μｍ、ＳｉＮ上に形成する
第２のＴＥＯＳ−ＮＳＧ膜の厚さは０．４〜１．０μ
ｍ、ホールの径は０．３〜０．５μｍ、Ｗ層の厚さは
０．３〜０．７μｍの範囲であれば良く、それぞれ、必
要とする溝の深さに応じて適当な値を採用すれば良いも
のである。
【００３０】また、研磨剤とＨ2 Ｏ2 との比も、どちら
の研磨剤の場合もＸＧＢ（研磨剤）：Ｈ2 Ｏ2 ＝１：
０．２〜１：２の範囲であれば良い。
の研磨剤の場合もＸＧＢ（研磨剤）：Ｈ2 Ｏ2 ＝１：
０．２〜１：２の範囲であれば良い。
【００３１】また、図３は、本発明の第２の実施例であ
る埋め込み型配線層の構造を説明する図であり、このよ
うな構造を形成するために、第１の実施例と同様の工程
を採用する。先ず、凹凸のある半導体基体１上にＥＣＲ
（電子サイクロトロン共鳴）法を用いてＳｉＯ2 を０．
２μｍ堆積したのち、ＳＯＧ（スピンオングラス）であ
るＢＬＱ（商品名：触媒化成工業製）を０．２μｍ堆積
して表面を平坦化する。なお、ＥＣＲＳｉＯ2 はＢＬＱ
（商品名）を処理する際に、水分がシリコン半導体基体
１に進入するのを防ぐためのものである。
る埋め込み型配線層の構造を説明する図であり、このよ
うな構造を形成するために、第１の実施例と同様の工程
を採用する。先ず、凹凸のある半導体基体１上にＥＣＲ
（電子サイクロトロン共鳴）法を用いてＳｉＯ2 を０．
２μｍ堆積したのち、ＳＯＧ（スピンオングラス）であ
るＢＬＱ（商品名：触媒化成工業製）を０．２μｍ堆積
して表面を平坦化する。なお、ＥＣＲＳｉＯ2 はＢＬＱ
（商品名）を処理する際に、水分がシリコン半導体基体
１に進入するのを防ぐためのものである。
【００３２】次いで、半導体基体１の能動領域に対する
コンタクトホール（図示せず）及び内部配線層としての
全体の幅が２μｍで、深さが０．４μｍの梯子状パター
ンの溝を形成し、第１の実施例と同様にＴｉＮ膜を０．
０２μｍ堆積させたのち、ＷをＣＶＤ法によって０．４
μｍ堆積させ、最後に、ＸＧＢ５５１８（商品名）とＨ
2 Ｏ2 を１：１で混合した液を用いて研磨することによ
りコンタクトホール及び内部配線用の溝部以外の領域の
Ｗを除去して埋め込み導電性パターン（配線層）６を形
成する。
コンタクトホール（図示せず）及び内部配線層としての
全体の幅が２μｍで、深さが０．４μｍの梯子状パター
ンの溝を形成し、第１の実施例と同様にＴｉＮ膜を０．
０２μｍ堆積させたのち、ＷをＣＶＤ法によって０．４
μｍ堆積させ、最後に、ＸＧＢ５５１８（商品名）とＨ
2 Ｏ2 を１：１で混合した液を用いて研磨することによ
りコンタクトホール及び内部配線用の溝部以外の領域の
Ｗを除去して埋め込み導電性パターン（配線層）６を形
成する。
【００３３】表２は、本発明の第２の実施例と、幅２μ
ｍの配線を梯子状にせずに太い配線のままにした試料を
同じ研磨法で研磨したもの（従来例２）とを比較したも
のである。この場合も、表１における比較と同様に、ウ
ェハ全面にわたって溝部以外の領域の金属（Ｗ）が除去
された時間、即ち、ジャスト研磨（ｊｕｓｔ ｐｏｌｉ
ｓｈ）された時間をジャスト時間（ｊｕｓｔ時間）とし
て、ｊｕｓｔ ｐｏｌｉｓｈ、１０％ｏｖｅｒ ｐｏｌ
ｉｓｈ、及び、３０％ｏｖｅｒ ｐｏｌｉｓｈした場合
の窪みの深さ、即ち、ディッシング量（ｄｉｓｈｉｎｇ
量）を比較したものである。
ｍの配線を梯子状にせずに太い配線のままにした試料を
同じ研磨法で研磨したもの（従来例２）とを比較したも
のである。この場合も、表１における比較と同様に、ウ
ェハ全面にわたって溝部以外の領域の金属（Ｗ）が除去
された時間、即ち、ジャスト研磨（ｊｕｓｔ ｐｏｌｉ
ｓｈ）された時間をジャスト時間（ｊｕｓｔ時間）とし
て、ｊｕｓｔ ｐｏｌｉｓｈ、１０％ｏｖｅｒ ｐｏｌ
ｉｓｈ、及び、３０％ｏｖｅｒ ｐｏｌｉｓｈした場合
の窪みの深さ、即ち、ディッシング量（ｄｉｓｈｉｎｇ
量）を比較したものである。
【００３４】
【表２】
【００３５】一般に、凸部の肩部で研磨圧が高くなり研
磨速度が大きくなるため、この凸部の肩部におけるｄｉ
ｓｈｉｎｇ量が最も大きくなり、配線層の断線が発生し
やすい。したがって、この表２の比較においては、図３
（ｂ）の肩部１０のｄｉｓｈｉｎｇ量を測定したもので
あり、試料数は、各々３０枚用意し、１０枚をｊｕｓｔ
ｐｏｌｉｓｈし、１０枚を１０％ｏｖｅｒ ｐｏｌｉ
ｓｈし、１０枚を３０％ｏｖｅｒ ｐｏｌｉｓｈした。
磨速度が大きくなるため、この凸部の肩部におけるｄｉ
ｓｈｉｎｇ量が最も大きくなり、配線層の断線が発生し
やすい。したがって、この表２の比較においては、図３
（ｂ）の肩部１０のｄｉｓｈｉｎｇ量を測定したもので
あり、試料数は、各々３０枚用意し、１０枚をｊｕｓｔ
ｐｏｌｉｓｈし、１０枚を１０％ｏｖｅｒ ｐｏｌｉ
ｓｈし、１０枚を３０％ｏｖｅｒ ｐｏｌｉｓｈした。
【００３６】表２から分かるように、本発明の第２の実
施例においては、３０％ｏｖｅｒｐｏｌｉｓｈした場合
にも、ｄｉｓｈｉｎｇ量は配線層の厚さの１０％程度で
あり、多少研磨時間が超過しても断線が生ずる心配はな
いが、従来例２の場合には３０％ｏｖｅｒ ｐｏｌｉｓ
ｈした場合にはｄｉｓｈｉｎｇ量は配線層の厚さ（０．
４μｍ）の略１００％程度となり、断線の可能性が非常
に大きくなる。したがって、本発明により半導体装置を
製造した場合には、信頼性及び製造歩留りが大幅に向上
する。
施例においては、３０％ｏｖｅｒｐｏｌｉｓｈした場合
にも、ｄｉｓｈｉｎｇ量は配線層の厚さの１０％程度で
あり、多少研磨時間が超過しても断線が生ずる心配はな
いが、従来例２の場合には３０％ｏｖｅｒ ｐｏｌｉｓ
ｈした場合にはｄｉｓｈｉｎｇ量は配線層の厚さ（０．
４μｍ）の略１００％程度となり、断線の可能性が非常
に大きくなる。したがって、本発明により半導体装置を
製造した場合には、信頼性及び製造歩留りが大幅に向上
する。
【００３７】上述した第２の実施例においては、配線層
しか示していないものの、コンタクトホールも同時に形
成するものであり、また、実施例における各数値は、そ
れに限られるものではなく、例えば、ＥＣＲＳｉＯ2 膜
の厚さは０．１５〜０．４０μｍ、ＢＬＱ膜の厚さは
０．１５〜０．４０μｍ、ＴｉＮ膜の厚さは０．０１５
〜０．０３μｍ、Ｗ層の厚さは０．３〜１．０μｍの範
囲であれば良く、この場合も、それぞれ、必要とする溝
の深さに応じて適当な値を採用すれば良いものである。
また、研磨剤とＨ2 Ｏ2 との比も、どちらの研磨剤の場
合もＸＧＢ（研磨剤）：Ｈ2 Ｏ2 ＝１：０．２〜１：２
の範囲であれば良い。
しか示していないものの、コンタクトホールも同時に形
成するものであり、また、実施例における各数値は、そ
れに限られるものではなく、例えば、ＥＣＲＳｉＯ2 膜
の厚さは０．１５〜０．４０μｍ、ＢＬＱ膜の厚さは
０．１５〜０．４０μｍ、ＴｉＮ膜の厚さは０．０１５
〜０．０３μｍ、Ｗ層の厚さは０．３〜１．０μｍの範
囲であれば良く、この場合も、それぞれ、必要とする溝
の深さに応じて適当な値を採用すれば良いものである。
また、研磨剤とＨ2 Ｏ2 との比も、どちらの研磨剤の場
合もＸＧＢ（研磨剤）：Ｈ2 Ｏ2 ＝１：０．２〜１：２
の範囲であれば良い。
【００３８】また、図４は、本発明の埋め込み型配線層
の構造に関する他の実施例を示すもので、図４（ａ）は
第３の実施例で、配線層を格子状にしたものであり、図
４（ｂ）は第４の実施例で、配線層の中央部を除いたく
り抜き状配線構造にしたものである。その他、いろいろ
な変形が考えられるが、要するに配線層の外部輪郭を形
成する線の中に周囲の層間絶縁膜の表面と同じ高さで且
つ金属の存在しない非導電性領域８を設けて、この非導
電性領域８が研磨の際のストッパとして使用できる構造
ならばどのようなものでも良いものである。
の構造に関する他の実施例を示すもので、図４（ａ）は
第３の実施例で、配線層を格子状にしたものであり、図
４（ｂ）は第４の実施例で、配線層の中央部を除いたく
り抜き状配線構造にしたものである。その他、いろいろ
な変形が考えられるが、要するに配線層の外部輪郭を形
成する線の中に周囲の層間絶縁膜の表面と同じ高さで且
つ金属の存在しない非導電性領域８を設けて、この非導
電性領域８が研磨の際のストッパとして使用できる構造
ならばどのようなものでも良いものである。
【００３９】さらに、上記実施例においては、シリコン
半導体装置について説明しているものの、本発明は、Ｇ
ａＡｓ等の他の半導体装置をも対象とするものであり、
また、埋め込み導電性膜としても、例示されているＷ或
いはＣｕ以外のもの、例えば、Ａｌ、アルミニウム合
金、或いは、Ｍｏ、Ｔｉ等の高融点金属を用いても良
い。
半導体装置について説明しているものの、本発明は、Ｇ
ａＡｓ等の他の半導体装置をも対象とするものであり、
また、埋め込み導電性膜としても、例示されているＷ或
いはＣｕ以外のもの、例えば、Ａｌ、アルミニウム合
金、或いは、Ｍｏ、Ｔｉ等の高融点金属を用いても良
い。
【００４０】
【発明の効果】本発明によれば、埋め込み導電性パター
ンの内部に非導電性領域が存在するように前記導電性パ
ターン用溝を形成し、研磨法を用いて導電性部材を溝内
に埋め込むので、導電性部材として選択エッチングが困
難な材料、或いは、適当なエッチング手段がない材料を
用いても全体として断線のないボンディングパッド或い
は全体として断線のない微細な内部配線層を形成するこ
とが可能になり、信頼性の高い半導体装置を歩留り良く
製造することができる。
ンの内部に非導電性領域が存在するように前記導電性パ
ターン用溝を形成し、研磨法を用いて導電性部材を溝内
に埋め込むので、導電性部材として選択エッチングが困
難な材料、或いは、適当なエッチング手段がない材料を
用いても全体として断線のないボンディングパッド或い
は全体として断線のない微細な内部配線層を形成するこ
とが可能になり、信頼性の高い半導体装置を歩留り良く
製造することができる。
【図１】本発明の第１の実施例である格子状埋め込み型
ボンディングパッドの構造及び製造工程を説明する図で
ある。
ボンディングパッドの構造及び製造工程を説明する図で
ある。
【図２】本発明の第１の実施例である格子状埋め込み型
ボンディングパッド上にプラグを設けた場合の構造及び
製造工程を説明する図である。
ボンディングパッド上にプラグを設けた場合の構造及び
製造工程を説明する図である。
【図３】本発明の第２の実施例である埋め込み型配線層
の構造及び製造工程を説明する図である。
の構造及び製造工程を説明する図である。
【図４】本発明の第３及び第４の実施例である他の埋め
込み型配線層の構造を示す図である。
込み型配線層の構造を示す図である。
【図５】従来のフォトリソグラフィー工程による配線層
の形成に伴う問題点を説明する図である。
の形成に伴う問題点を説明する図である。
【図６】従来の研磨法による埋め込み配線層の形成工程
を説明する図である。
を説明する図である。
【図７】従来の研磨法により埋め込み配線層を形成した
場合の問題点を説明する図である。
場合の問題点を説明する図である。
１ シリコン半導体基体 ２ 熱酸化膜 ３ 絶縁膜 ４ 溝 ５ 導電性膜 ６ 埋め込み導電性パターン ７ 窪み（ｄｉｓｈｉｎｇ） ８ 非導電性領域 ９ Ｗプラグ １０ 肩部 １１ Ｗ配線層 １２ コンタクトホール １３ ソース・ドレイン領域 １４ 第１層目の配線層 １５ ＴＥＯＳ−ＮＳＧ膜 １６ 埋め込みＣｕ層 １７ ＳｉＮ膜 １８ 第２のＴＥＯＳ−ＮＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 21/60 ３０１ Ｎ (72)発明者 大倉 嘉之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 原田 秀樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 今野 靖彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 今井 雅彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (14)
- 【請求項１】 埋め込み導電性パターンの内部の周囲に
層間絶縁膜と同じ高さで且つ同じ材質からなる非導電性
領域が存在するように前記導電性パターンを設けたこと
を特徴とする半導体装置。 - 【請求項２】 上記導電性パターンがボンディングパッ
ドであることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記導電性パターンが格子状導電性パタ
ーンであることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項４】 上記格子状導電性パターンの交点上に上
層配線層とコンタクトを取る導電性プラグを設けたこと
を特徴とする請求項３記載の半導体装置。 - 【請求項５】 上記格子状導電性パターンの格子の幅が
上記導電性プラグの径よりも大きいことを特徴とする請
求項４記載の半導体装置。 - 【請求項６】 上記導電性パターンがＣｕからなること
を特徴とする請求項２乃至５のいずれか１項に記載の半
導体装置。 - 【請求項７】 上記導電性パターンが内部配線層である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項８】 上記導電性パターンが梯子状導電性パタ
ーンであることを特徴とする請求項７記載の半導体装
置。 - 【請求項９】 半導体基体上に設けた絶縁層に、埋め込
み導電性パターンの内部に非導電性領域が存在するよう
に前記導電性パターンに対応する溝を形成し、前記溝を
含めた全面に導電性膜を堆積させ、次いで、研磨法によ
り前記溝部以外の領域の前記導電性膜を除去して前記埋
め込み導電性パターンを形成することを特徴とする半導
体装置の製造方法。 - 【請求項１０】 上記導電性パターンがボンディングパ
ッドであることを特徴とする請求項９記載の半導体装置
の製造方法。 - 【請求項１１】 上記導電性パターンがＣｕからなるこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。 - 【請求項１２】 上記導電性パターンが内部配線層であ
ることを特徴とする請求項９記載の半導体装置の製造方
法。 - 【請求項１３】 上記導電性パターンが格子状導電性パ
ターンであることを特徴とする請求項９乃至１２のいず
れか１項に記載の半導体装置の製造方法。 - 【請求項１４】 上記導電性パターンが梯子状導電性パ
ターンであることを特徴とする請求項１２記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18101494A JP3396790B2 (ja) | 1994-08-02 | 1994-08-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18101494A JP3396790B2 (ja) | 1994-08-02 | 1994-08-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845933A true JPH0845933A (ja) | 1996-02-16 |
| JP3396790B2 JP3396790B2 (ja) | 2003-04-14 |
Family
ID=16093247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18101494A Expired - Lifetime JP3396790B2 (ja) | 1994-08-02 | 1994-08-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3396790B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11162980A (ja) * | 1997-11-26 | 1999-06-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US6100589A (en) * | 1996-08-20 | 2000-08-08 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
| WO2003012853A1 (en) * | 2001-07-26 | 2003-02-13 | Mitsubishi Denki Kabushiki Kaisha | Substrate and method for producing the same, and thin film structure |
| WO2004023542A1 (ja) * | 2002-08-30 | 2004-03-18 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US7692315B2 (en) | 2002-08-30 | 2010-04-06 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
| JP2010103533A (ja) * | 2008-10-21 | 2010-05-06 | Taiwan Semiconductor Manufacturing Co Ltd | ディッシング効果を低減する接合パッドの設計 |
| JP2013118271A (ja) * | 2011-12-02 | 2013-06-13 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1994
- 1994-08-02 JP JP18101494A patent/JP3396790B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6100589A (en) * | 1996-08-20 | 2000-08-08 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
| US6756675B1 (en) | 1996-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
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