JP3396790B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものであり、特に、研磨法により埋め込ん
だ内部配線層或いはボンディングパッドを有する半導体
装置とその製造方法に関するものである。
方法に関するものであり、特に、研磨法により埋め込ん
だ内部配線層或いはボンディングパッドを有する半導体
装置とその製造方法に関するものである。
【０００２】
【従来の技術】従来、内部配線層或いはボンディングパ
ッドを形成する場合には、半導体基体或いはその上の絶
縁膜上にＷ、Ａｌ、或いは、アルミニウム合金（Ａｌ−
Ｃｕ−Ｔｉ、Ａｌ−Ｃｕ−Ｓｉ等）を堆積させたのち、
フォトリソグラフィー工程によってパターニングして形
成していた。
ッドを形成する場合には、半導体基体或いはその上の絶
縁膜上にＷ、Ａｌ、或いは、アルミニウム合金（Ａｌ−
Ｃｕ−Ｔｉ、Ａｌ−Ｃｕ−Ｓｉ等）を堆積させたのち、
フォトリソグラフィー工程によってパターニングして形
成していた。
【０００３】図３は従来のＭＯＳＦＥＴの製造工程にお
ける配線層のパターニング工程を示すもので、Ｗ（タン
グステン）配線層１１によってソース・ドレイン領域１
３及び第１の配線層１４とのコンタクト（接続）をコン
タクトホール１２を介して取る際に、Ｗのエッチング速
度と半導体基体１であるＳｉのエッチング速度との比を
充分に大きくとれないため、Ｗ配線層１１のパターニン
グの際にＳｉもエッチングしていまい、ソース・ドレイ
ン領域１３等の動作領域を破壊してしまうことがあっ
た。
ける配線層のパターニング工程を示すもので、Ｗ（タン
グステン）配線層１１によってソース・ドレイン領域１
３及び第１の配線層１４とのコンタクト（接続）をコン
タクトホール１２を介して取る際に、Ｗのエッチング速
度と半導体基体１であるＳｉのエッチング速度との比を
充分に大きくとれないため、Ｗ配線層１１のパターニン
グの際にＳｉもエッチングしていまい、ソース・ドレイ
ン領域１３等の動作領域を破壊してしまうことがあっ
た。
【０００４】また、配線層をＡｌ又はアルミニウム合金
を用いて形成する場合には、Ａｌ或いはアルミニウム合
金の光反射率が高いので、パターニング工程における露
光時に不所望な反射が生じ微細加工が困難であった。さ
らに、Ｃｕ（銅）は、Ａｌ或いはアルミニウム合金より
も抵抗率が低く、且つ、耐エレクトロマイグレーション
（ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）性が良好であ
るので、将来の配線材料としては有望なものであるが、
現在においてはＣｕに対する適当なエッチングガスが存
在しないので、従来のフォトリソグラフィー工程による
パターニングは実質上不可能であった。
を用いて形成する場合には、Ａｌ或いはアルミニウム合
金の光反射率が高いので、パターニング工程における露
光時に不所望な反射が生じ微細加工が困難であった。さ
らに、Ｃｕ（銅）は、Ａｌ或いはアルミニウム合金より
も抵抗率が低く、且つ、耐エレクトロマイグレーション
（ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）性が良好であ
るので、将来の配線材料としては有望なものであるが、
現在においてはＣｕに対する適当なエッチングガスが存
在しないので、従来のフォトリソグラフィー工程による
パターニングは実質上不可能であった。
【０００５】最近、これらの問題点を解決するために、
研磨法による埋め込み配線層の形成が提案されている。
図４は、この研磨法による配線層の形成工程を説明する
図である。
研磨法による埋め込み配線層の形成が提案されている。
図４は、この研磨法による配線層の形成工程を説明する
図である。
【０００６】図４（ａ）参照
（１）先ず、シリコン半導体基体１上にＳｉＯ2 等の絶
縁膜３を形成する。 図４（ｂ）参照 （２）次いで、通常のフォトリソグラフィー工程によっ
て配線に相当する領域を溝４として絶縁膜３に形成す
る。
縁膜３を形成する。 図４（ｂ）参照 （２）次いで、通常のフォトリソグラフィー工程によっ
て配線に相当する領域を溝４として絶縁膜３に形成す
る。
【０００７】図４（ｃ）参照
（３）次いで、全面にＷ、Ａｌ、或いは、アルミニウム
合金等の導電性膜５を堆積させる。 図４（ｄ）参照 （４）最後に、研磨することにより溝４内以外の導電性
膜５を除去することにより、溝４内に埋め込まれた埋め
込み導電性パターン６を形成する。
合金等の導電性膜５を堆積させる。 図４（ｄ）参照 （４）最後に、研磨することにより溝４内以外の導電性
膜５を除去することにより、溝４内に埋め込まれた埋め
込み導電性パターン６を形成する。
【０００８】この様な研磨法を用いた場合には、エッチ
ングするのはＳｉＯ2 等の絶縁膜であるため、ＳｉＯ2
等の絶縁膜のエッチング速度とＳｉのエッチング速度と
の比を充分大きくとることができるので、エッチングの
際にソース・ドレイン領域等の動作領域を破壊すること
がなく、信頼性の高い半導体装置を製造することができ
る。
ングするのはＳｉＯ2 等の絶縁膜であるため、ＳｉＯ2
等の絶縁膜のエッチング速度とＳｉのエッチング速度と
の比を充分大きくとることができるので、エッチングの
際にソース・ドレイン領域等の動作領域を破壊すること
がなく、信頼性の高い半導体装置を製造することができ
る。
【０００９】また、ＳｉＯ2 等の絶縁膜３はＡｌ等の金
属に比べて反射率が小さいので、露光の際に不所望な反
射が生じないので微細加工が可能になり、さらに、特別
のエッチングガスを必要としないため、適当なエッチン
グガスの存在しないＣｕを配線材料或いはボンディング
パッド材料として用いることも可能になる。
属に比べて反射率が小さいので、露光の際に不所望な反
射が生じないので微細加工が可能になり、さらに、特別
のエッチングガスを必要としないため、適当なエッチン
グガスの存在しないＣｕを配線材料或いはボンディング
パッド材料として用いることも可能になる。
【００１０】
【発明が解決しようとする課題】しかし、図５に示すよ
うにこの様な研磨法を用いて埋め込み導電性パターン６
を形成した場合、図５（ａ）に示すように溝が細い場合
には問題がないものの、図５（ｂ）に示すように、太い
配線層やボンディングパッドのように金属領域の面積が
広いところでは、配線層或いはボンディングパッドの中
央部に窪み（所謂ｄｉｓｈｉｎｇ）７が生ずる欠点があ
り、特に、このディッシング（ｄｉｓｈｉｎｇ）は、下
地に凹凸がある場合には配線層の断線の原因となる。
うにこの様な研磨法を用いて埋め込み導電性パターン６
を形成した場合、図５（ａ）に示すように溝が細い場合
には問題がないものの、図５（ｂ）に示すように、太い
配線層やボンディングパッドのように金属領域の面積が
広いところでは、配線層或いはボンディングパッドの中
央部に窪み（所謂ｄｉｓｈｉｎｇ）７が生ずる欠点があ
り、特に、このディッシング（ｄｉｓｈｉｎｇ）は、下
地に凹凸がある場合には配線層の断線の原因となる。
【００１１】そして、実際の配線層の線幅は、０．３５
μｍ〜１００μｍであり、また、ボンディングパッドの
大きさは５０μｍ×５０μｍ〜１５０μｍ×１５０μｍ
であり、線幅が１μｍ以上の場合にはディッシング（ｄ
ｉｓｈｉｎｇ）は避け得ないものである。また、多層配
線構造の場合には、層間絶縁膜の平坦化を充分に行えな
い場合があり、この様な場合には、ディッシング（ｄｉ
ｓｈｉｎｇ）による配線層の断線が無視できないものと
なる。
μｍ〜１００μｍであり、また、ボンディングパッドの
大きさは５０μｍ×５０μｍ〜１５０μｍ×１５０μｍ
であり、線幅が１μｍ以上の場合にはディッシング（ｄ
ｉｓｈｉｎｇ）は避け得ないものである。また、多層配
線構造の場合には、層間絶縁膜の平坦化を充分に行えな
い場合があり、この様な場合には、ディッシング（ｄｉ
ｓｈｉｎｇ）による配線層の断線が無視できないものと
なる。
【００１２】したがって、本発明は、研磨法により配線
層或いはボンディングパッドを形成する際に、配線層或
いはボンディングパッドにおける窪みの発生を防止し、
それによって配線層の断線も防止することを目的とする
ものである。
層或いはボンディングパッドを形成する際に、配線層或
いはボンディングパッドにおける窪みの発生を防止し、
それによって配線層の断線も防止することを目的とする
ものである。
【００１３】
【課題を解決するための手段】本発明は、埋め込み導電
性パターン（図１の１６）の内部に周囲の層間絶縁膜と
同じ高さで且つ同じ材質からなる非導電性領域（図１の
８）が存在するように前記導電性パターン（図１の１
６）を設けた半導体装置において、前記埋め込み導電性
パターン（図１の１６）を格子状導電性パターンにする
とともに、前記格子状導電性パターンの交点上のみに上
層配線層とコンタクトを取る導電性プラグを設けたこと
を特徴とするものである。
性パターン（図１の１６）の内部に周囲の層間絶縁膜と
同じ高さで且つ同じ材質からなる非導電性領域（図１の
８）が存在するように前記導電性パターン（図１の１
６）を設けた半導体装置において、前記埋め込み導電性
パターン（図１の１６）を格子状導電性パターンにする
とともに、前記格子状導電性パターンの交点上のみに上
層配線層とコンタクトを取る導電性プラグを設けたこと
を特徴とするものである。
【００１４】また、本発明は、半導体基体上に設けた絶
縁層に、埋め込み導電性パターン（図１の１６）の内部
に非導電性領域（図１の８）が存在するように前記導電
性パターン（図１の１６）に対応する溝を形成し、前記
溝を含めた全面に導電性膜を堆積させ、次いで、研磨法
により前記溝部以外の領域の前記導電性膜を除去して前
記埋め込み導電性パターン（図１の１６）を形成する半
導体装置の製造方法において、前記埋め込み導電性パタ
ーン（図１の１６）を格子状導電性パターンにするとと
もに、前記格子状導電性パターンの交点上のみに上層配
線層とコンタクトを取る導電性プラグを形成する工程を
有することを特徴とするものである。
縁層に、埋め込み導電性パターン（図１の１６）の内部
に非導電性領域（図１の８）が存在するように前記導電
性パターン（図１の１６）に対応する溝を形成し、前記
溝を含めた全面に導電性膜を堆積させ、次いで、研磨法
により前記溝部以外の領域の前記導電性膜を除去して前
記埋め込み導電性パターン（図１の１６）を形成する半
導体装置の製造方法において、前記埋め込み導電性パタ
ーン（図１の１６）を格子状導電性パターンにするとと
もに、前記格子状導電性パターンの交点上のみに上層配
線層とコンタクトを取る導電性プラグを形成する工程を
有することを特徴とするものである。
【００１５】また、本発明は、上記埋め込み導電性パタ
ーン（図１の１６）をＣｕで構成するとともに、上記導
電性プラグをＷで構成することも特徴とするものであ
る。
ーン（図１の１６）をＣｕで構成するとともに、上記導
電性プラグをＷで構成することも特徴とするものであ
る。
【００１６】
【作用】導電性パターンの内部領域に設けた非導電性領
域が研磨の際にストッパとして作用するので、溝内の金
属膜が不所望に研磨されて窪み（ディッシング）が生ず
ることを防止するものである。
域が研磨の際にストッパとして作用するので、溝内の金
属膜が不所望に研磨されて窪み（ディッシング）が生ず
ることを防止するものである。
【００１７】また、導電性パターンの内部領域に設けた
非導電性領域が周囲の層間絶縁膜と同じ高さであるの
で、装置全体の平坦化が向上し、更に、導電性パターン
を格子状導電性パターンにすることにより、パターンの
一部において断線が生じても全体としては導通が保たれ
るので、確実な内部接続が可能となる。
非導電性領域が周囲の層間絶縁膜と同じ高さであるの
で、装置全体の平坦化が向上し、更に、導電性パターン
を格子状導電性パターンにすることにより、パターンの
一部において断線が生じても全体としては導通が保たれ
るので、確実な内部接続が可能となる。
【００１８】また、単位面積当り導電性パターンの専有
面積が最も大きな格子状導電性パターンの交点上のみに
上層配線層とコンタクトを取る導電性プラグを設けるこ
とに よって、導電性プラグと格子状導電性パターンとの
接続を確実にすることができる。
面積が最も大きな格子状導電性パターンの交点上のみに
上層配線層とコンタクトを取る導電性プラグを設けるこ
とに よって、導電性プラグと格子状導電性パターンとの
接続を確実にすることができる。
【００１９】
【実施例】図１及び図２は、本発明の実施例である埋め
込み型ボンディングパッドの構造及びその製造方法を説
明する図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’に
沿った断面図であり、また、図２（ｂ）は図２（ａ）の
Ａ−Ａ’に沿った断面図である。
込み型ボンディングパッドの構造及びその製造方法を説
明する図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’に
沿った断面図であり、また、図２（ｂ）は図２（ａ）の
Ａ−Ａ’に沿った断面図である。
【００２０】図１参照
（１）先ず、シリコン半導体基体１上に熱酸化膜２等の
絶縁層を介して、プラズマＣＶＤ法によってＴＥＯＳ−
ＮＳＧ膜（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
ｌｉｃａｔｅ−Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）１５を０．５μｍ堆積させたのち、埋め込
み導電体パターンを形成する部分に対応する溝を形成す
る。なお、ソース・ドレイン領域のように、上記熱酸化
膜２等の絶縁膜を形成せずに半導体基体１上に直接ＴＥ
ＯＳ−ＮＳＧ膜１５を形成する部分があっても良いもの
である。
絶縁層を介して、プラズマＣＶＤ法によってＴＥＯＳ−
ＮＳＧ膜（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
ｌｉｃａｔｅ−Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）１５を０．５μｍ堆積させたのち、埋め込
み導電体パターンを形成する部分に対応する溝を形成す
る。なお、ソース・ドレイン領域のように、上記熱酸化
膜２等の絶縁膜を形成せずに半導体基体１上に直接ＴＥ
ＯＳ−ＮＳＧ膜１５を形成する部分があっても良いもの
である。
【００２１】この場合は、ボンディングパッドであるの
で、図１（ａ）に示すように全体の大きさを９５μｍ×
９５μｍとし、幅が５μｍ、格子間隔が１０μｍ、深さ
が０．５μｍの格子状の溝をＴＥＯＳ−ＮＳＧ膜１５に
形成する。
で、図１（ａ）に示すように全体の大きさを９５μｍ×
９５μｍとし、幅が５μｍ、格子間隔が１０μｍ、深さ
が０．５μｍの格子状の溝をＴＥＯＳ−ＮＳＧ膜１５に
形成する。
【００２２】（２）次いで、全面にＴｉＮ膜（図示せ
ず）を０．０４μｍ堆積し、続いてＣＶＤ法により埋め
込み導電性膜となるＣｕを０．６μｍ堆積させたのち、
ＸＧＢ６８６１（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ
2 Ｏ2 とを１：１で混合した液を用いて研磨することに
より、溝領域以外のＣｕを研磨により除去して埋め込み
Ｃｕ層１６を形成する。なお、この場合、ＴｉＮ膜はＴ
ＥＯＳ−ＮＳＧ膜１５、即ち、シリコン酸化膜とＣｕと
の密着性が悪いため、両者の密着性を改善するために挿
入するものである。
ず）を０．０４μｍ堆積し、続いてＣＶＤ法により埋め
込み導電性膜となるＣｕを０．６μｍ堆積させたのち、
ＸＧＢ６８６１（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ
2 Ｏ2 とを１：１で混合した液を用いて研磨することに
より、溝領域以外のＣｕを研磨により除去して埋め込み
Ｃｕ層１６を形成する。なお、この場合、ＴｉＮ膜はＴ
ＥＯＳ−ＮＳＧ膜１５、即ち、シリコン酸化膜とＣｕと
の密着性が悪いため、両者の密着性を改善するために挿
入するものである。
【００２３】図２参照
（３）次いで、プラズマＣＶＤ法によりカバー膜として
のＳｉＮ膜１７を０．１μｍ堆積させ、続いて同じくプ
ラズマＣＶＤ法により第２のＴＥＯＳ−ＮＳＧ膜１８を
０．５μｍ堆積させたのち、深さ０．６μｍ、径０．３
μｍのプラグ（ｐｌｕｇ）９形成用のホールをエッチン
グにより形成する。
のＳｉＮ膜１７を０．１μｍ堆積させ、続いて同じくプ
ラズマＣＶＤ法により第２のＴＥＯＳ−ＮＳＧ膜１８を
０．５μｍ堆積させたのち、深さ０．６μｍ、径０．３
μｍのプラグ（ｐｌｕｇ）９形成用のホールをエッチン
グにより形成する。
【００２４】なお、この場合、ＳｉＮ膜１７は、Ｃｕは
Ｈ2 Ｏと接すると酸化されやすいので、外部及びＴＥＯ
Ｓ−ＮＳＧ膜１８からの水分の進入を防ぐために設ける
ものであり、また、プラグ９は、図２（ａ）に示すよう
に上部配線層とボンディングパッドとを接続するための
ものであり、格子状パッドの格子の交点に設ける。
Ｈ2 Ｏと接すると酸化されやすいので、外部及びＴＥＯ
Ｓ−ＮＳＧ膜１８からの水分の進入を防ぐために設ける
ものであり、また、プラグ９は、図２（ａ）に示すよう
に上部配線層とボンディングパッドとを接続するための
ものであり、格子状パッドの格子の交点に設ける。
【００２５】（４）次いで、ＴｉＮ膜（図示せず）を
０．０２μｍ堆積させ、続いてプラグ形成用金属である
ＷをＣＶＤ法により０．５μｍ堆積したのち、ＸＧＢ５
５１８（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ2 Ｏ2 を
１：１で混合した液を用いて研磨することによりホール
領域以外の領域のＷを研磨により除去してＷプラグ９を
形成する。なお、この場合、ホールの径は０．３μｍと
狭いので、０．５μｍのＷを堆積させても０．６μｍの
深さの溝を充分に埋め込むことが可能である。
０．０２μｍ堆積させ、続いてプラグ形成用金属である
ＷをＣＶＤ法により０．５μｍ堆積したのち、ＸＧＢ５
５１８（商品名：ＲＯＤＥＬＸ製研磨剤）とＨ2 Ｏ2 を
１：１で混合した液を用いて研磨することによりホール
領域以外の領域のＷを研磨により除去してＷプラグ９を
形成する。なお、この場合、ホールの径は０．３μｍと
狭いので、０．５μｍのＷを堆積させても０．６μｍの
深さの溝を充分に埋め込むことが可能である。
【００２６】表１は、本発明の実施例と、５０μｍ×５
０μｍで深さ０．５μｍのパッド領域全体を金属とした
ままの試料を同じ研磨法で研磨したもの（従来例）とを
比較したものである。
０μｍで深さ０．５μｍのパッド領域全体を金属とした
ままの試料を同じ研磨法で研磨したもの（従来例）とを
比較したものである。
【００２７】
【表１】
【００２８】この場合に、ウェハ全面にわたって溝部以
外の領域の金属（Ｃｕ）が除去された時間、即ち、ジャ
スト研磨（ｊｕｓｔ ｐｏｌｉｓｈ）された時間をジャ
スト時間（ｊｕｓｔ時間）として、ｊｕｓｔ ｐｏｌｉ
ｓｈ、そのジャスト時間より１０％多い時間研磨した１
０％ｏｖｅｒ ｐｏｌｉｓｈ、及び、３０％多い時間研
磨した３０％ｏｖｅｒ ｐｏｌｉｓｈした場合の窪みの
深さ、即ち、ディッシング量（ｄｉｓｈｉｎｇ量）を比
較した。なお、試料数は、各々３０枚用意し、１０枚を
ｊｕｓｔ ｐｏｌｉｓｈし、１０枚を１０％ｏｖｅｒ
ｐｏｌｉｓｈし、１０枚を３０％ｏｖｅｒ ｐｏｌｉｓ
ｈした。
外の領域の金属（Ｃｕ）が除去された時間、即ち、ジャ
スト研磨（ｊｕｓｔ ｐｏｌｉｓｈ）された時間をジャ
スト時間（ｊｕｓｔ時間）として、ｊｕｓｔ ｐｏｌｉ
ｓｈ、そのジャスト時間より１０％多い時間研磨した１
０％ｏｖｅｒ ｐｏｌｉｓｈ、及び、３０％多い時間研
磨した３０％ｏｖｅｒ ｐｏｌｉｓｈした場合の窪みの
深さ、即ち、ディッシング量（ｄｉｓｈｉｎｇ量）を比
較した。なお、試料数は、各々３０枚用意し、１０枚を
ｊｕｓｔ ｐｏｌｉｓｈし、１０枚を１０％ｏｖｅｒ
ｐｏｌｉｓｈし、１０枚を３０％ｏｖｅｒ ｐｏｌｉｓ
ｈした。
【００２９】表１から分かるように、本発明の実施例に
おいては、３０％ｏｖｅｒ ｐｏｌｉｓｈした場合に
も、ｄｉｓｈｉｎｇ量は埋め込み導電性膜の厚さの１０
％程度であり、多少研磨時間が超過しても溝内から導電
性膜がなくなることはないが、従来例においては３０％
ｏｖｅｒ ｐｏｌｉｓｈした場合にはｄｉｓｈｉｎｇ量
は埋め込み導電性膜の厚さの略１００％程度となり、パ
ッドの中央部においては導電性膜がなくなり上部配線層
とのコンタクトがとれなくなる可能性が大きくなる。し
たがって、本発明により半導体装置を製造した場合に
は、信頼性及び製造歩留りが大幅に向上する。
おいては、３０％ｏｖｅｒ ｐｏｌｉｓｈした場合に
も、ｄｉｓｈｉｎｇ量は埋め込み導電性膜の厚さの１０
％程度であり、多少研磨時間が超過しても溝内から導電
性膜がなくなることはないが、従来例においては３０％
ｏｖｅｒ ｐｏｌｉｓｈした場合にはｄｉｓｈｉｎｇ量
は埋め込み導電性膜の厚さの略１００％程度となり、パ
ッドの中央部においては導電性膜がなくなり上部配線層
とのコンタクトがとれなくなる可能性が大きくなる。し
たがって、本発明により半導体装置を製造した場合に
は、信頼性及び製造歩留りが大幅に向上する。
【００３０】なお、上記の実施例においては、ボンディ
ングパッド部しか示していないものの、ボンディングパ
ッド部と同準位の配線層も同じ工程で形成するものであ
り、また、実施例における各数値は、それに限られるも
のではなく、例えば、ＴＥＯＳ−ＮＳＧ膜の厚さは０．
３〜０．６μｍ、ＴｉＮの厚さは０．０３〜０．０５μ
ｍ、Ｃｕ層の厚さは０．４〜０．８μｍ、ＳｉＮの厚さ
は０．０８〜０．２０μｍ、ＳｉＮ上に形成する第２の
ＴＥＯＳ−ＮＳＧ膜の厚さは０．４〜１．０μｍ、ホー
ルの径は０．３〜０．５μｍ、Ｗ層の厚さは０．３〜
０．７μｍの範囲であれば良く、それぞれ、必要とする
溝の深さに応じて適当な値を採用すれば良いものであ
る。
ングパッド部しか示していないものの、ボンディングパ
ッド部と同準位の配線層も同じ工程で形成するものであ
り、また、実施例における各数値は、それに限られるも
のではなく、例えば、ＴＥＯＳ−ＮＳＧ膜の厚さは０．
３〜０．６μｍ、ＴｉＮの厚さは０．０３〜０．０５μ
ｍ、Ｃｕ層の厚さは０．４〜０．８μｍ、ＳｉＮの厚さ
は０．０８〜０．２０μｍ、ＳｉＮ上に形成する第２の
ＴＥＯＳ−ＮＳＧ膜の厚さは０．４〜１．０μｍ、ホー
ルの径は０．３〜０．５μｍ、Ｗ層の厚さは０．３〜
０．７μｍの範囲であれば良く、それぞれ、必要とする
溝の深さに応じて適当な値を採用すれば良いものであ
る。
【００３１】また、研磨剤とＨ2 Ｏ2 との比も、どちら
の研磨剤の場合もＸＧＢ（研磨剤）：Ｈ2 Ｏ2 ＝１：
０．２〜１：２の範囲であれば良い。
の研磨剤の場合もＸＧＢ（研磨剤）：Ｈ2 Ｏ2 ＝１：
０．２〜１：２の範囲であれば良い。
【００３２】なお、上記実施例においては、シリコン半
導体装置について説明しているものの、本発明は、Ｇａ
Ａｓ等の他の半導体装置をも対象とするものであり、ま
た、埋め込み導電性膜としても、例示されているＷ或い
はＣｕ以外のもの、例えば、Ａｌ、アルミニウム合金、
或いは、Ｍｏ、Ｔｉ等の高融点金属を用いても良い。
導体装置について説明しているものの、本発明は、Ｇａ
Ａｓ等の他の半導体装置をも対象とするものであり、ま
た、埋め込み導電性膜としても、例示されているＷ或い
はＣｕ以外のもの、例えば、Ａｌ、アルミニウム合金、
或いは、Ｍｏ、Ｔｉ等の高融点金属を用いても良い。
【００３３】
【発明の効果】本発明によれば、埋め込み導電性パター
ンの内部に非導電性領域が存在するように格子状の導電
性パターン用溝を形成し、研磨法を用いて導電性部材を
溝内に埋め込むので、導電性部材として選択エッチング
が困難な材料、或いは、適当なエッチング手段がない材
料を用いても全体として断線のないボンディングパッド
或いは全体として断線のない微細な内部配線層を形成す
ることが可能になり、信頼性の高い半導体装置を歩留り
良く製造することができる。
ンの内部に非導電性領域が存在するように格子状の導電
性パターン用溝を形成し、研磨法を用いて導電性部材を
溝内に埋め込むので、導電性部材として選択エッチング
が困難な材料、或いは、適当なエッチング手段がない材
料を用いても全体として断線のないボンディングパッド
或いは全体として断線のない微細な内部配線層を形成す
ることが可能になり、信頼性の高い半導体装置を歩留り
良く製造することができる。
【図１】本発明の実施例である格子状埋め込み型ボンデ
ィングパッドの構造及び製造工程を説明する図である。
ィングパッドの構造及び製造工程を説明する図である。
【図２】本発明の実施例である格子状埋め込み型ボンデ
ィングパッド上にプラグを設けた場合の構造及び製造工
程を説明する図である。
ィングパッド上にプラグを設けた場合の構造及び製造工
程を説明する図である。
【図３】従来のフォトリソグラフィー工程による配線層
の形成に伴う問題点を説明する図である。
の形成に伴う問題点を説明する図である。
【図４】従来の研磨法による埋め込み配線層の形成工程
を説明する図である。
を説明する図である。
【図５】従来の研磨法により埋め込み配線層を形成した
場合の問題点を説明する図である。
場合の問題点を説明する図である。
【符号の説明】
１ シリコン半導体基体
２ 熱酸化膜
３ 絶縁膜
４ 溝
５ 導電性膜
６ 埋め込み導電性パターン
７ 窪み（ｄｉｓｈｉｎｇ）
８ 非導電性領域
９ Ｗプラグ １１
Ｗ配線層
１２ コンタクトホール
１３ ソース・ドレイン領域
１４ 第１層目の配線層
１５ ＴＥＯＳ−ＮＳＧ膜
１６ 埋め込みＣｕ層
１７ ＳｉＮ膜
１８ 第２のＴＥＯＳ−ＮＳＧ膜
フロントページの続き
(72)発明者 大倉 嘉之
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 原田 秀樹
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 今野 靖彦
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 今井 雅彦
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(56)参考文献 特開 平６−196570（ＪＰ，Ａ)
特開 平６−124948（ＪＰ，Ａ)
特開 平５−347358（ＪＰ，Ａ)
特開 平６−318590（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/304
H01L 21/3205 - 21/3213
H01L 21/768
Claims (10)
- 【請求項１】 埋め込み導電性パターンの内部に周囲の
層間絶縁膜と同じ高さで且つ同じ材質からなる非導電性
領域が存在するように前記導電性パターンを設けた半導
体装置において、前記導電性パターンが格子状導電性パ
ターンであるとともに、前記格子状導電性パターンの交
点上のみに上層配線層とコンタクトを取る導電性プラグ
を設けたことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された層間絶縁膜
と、前記層間絶縁膜に形成された導電性膜を埋め込む溝
と、前記溝内に形成された前記導電性膜を埋め込む際の
研磨のストッパとなる非導電性領域と、前記溝内に埋め
込まれた導電性パターンとを有する半導体装置におい
て、前記導電性パターンが格子状導電性パターンである
とともに、前記格子状導電性パターンの交点上のみに上
層配線層とコンタクトを取る導電性プラグを設けたこと
を特徴とする半導体装置。 - 【請求項３】 上記導電性パターンがボンディングパッ
ドであることを特徴とする請求項１または２に記載の半
導体装置。 - 【請求項４】 上記格子状導電性パターンの格子の幅が
上記導電性プラグの径よりも大きいことを特徴とする請
求項３記載の半導体装置。 - 【請求項５】 上記導電性パターンがＣｕからなること
を特徴とする請求項１乃至４のいずれか１項に記載の半
導体装置。 - 【請求項６】 上記導電性プラグがＷからなることを特
徴とする請求項１乃至５のいずれか１項に記載の半導体
装置。 - 【請求項７】 半導体基体上に設けた絶縁層に、埋め込
み導電性パターンの内部に非導電性領域が存在するよう
に前記導電性パターンに対応する溝を形成し、前記溝を
含めた全面に導電性膜を堆積させ、次いで、研磨法によ
り前記溝部以外の領域の前記導電性膜を除去して前記埋
め込み導電性パターンを形成する半導体装置の製造方法
において、前記導電性パターンが格子状導電性パターン
であるとともに、前記格子状導電性パターンの交点上の
みに上層配線層とコンタクトを取る導電性プラグを形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項８】 上記導電性パターンがボンディングパッ
ドであることを特徴とする請求項７記載の半導体装置の
製造方法。 - 【請求項９】 上記導電性パターンがＣｕからなること
を特徴とする請求項７または８に記載の半導体装置の製
造方法。 - 【請求項１０】 上記導電性プラグがＷからなることを
特徴とする請求項７乃至９のいずれか１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18101494A JP3396790B2 (ja) | 1994-08-02 | 1994-08-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18101494A JP3396790B2 (ja) | 1994-08-02 | 1994-08-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845933A JPH0845933A (ja) | 1996-02-16 |
| JP3396790B2 true JP3396790B2 (ja) | 2003-04-14 |
Family
ID=16093247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18101494A Expired - Lifetime JP3396790B2 (ja) | 1994-08-02 | 1994-08-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3396790B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3482779B2 (ja) * | 1996-08-20 | 2004-01-06 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3544464B2 (ja) * | 1997-11-26 | 2004-07-21 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JPWO2003012853A1 (ja) * | 2001-07-26 | 2004-11-25 | 三菱電機株式会社 | 基板およびその製造方法、並びに薄膜構造体 |
| US7692315B2 (en) | 2002-08-30 | 2010-04-06 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
| JP2004095916A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8053900B2 (en) * | 2008-10-21 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect |
| JP5922915B2 (ja) * | 2011-12-02 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1994
- 1994-08-02 JP JP18101494A patent/JP3396790B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0845933A (ja) | 1996-02-16 |
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|---|---|---|---|
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