JPS6297353A - Ｖｌｓｉデバイス用の平面状金属相互接続 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＶＬＳＩディパスにおいて誘電体層により分離
された金属層間の平面状相互接続を作る方法に関する。

「バイア・プロセス（ｖｉａ　ｐｒｏｃｅｓｓ　）　Ｊ
として知られる中間誘電体を通して金属層を相互接続す
る普通の方法は、誘電体の上に置かれたホトレジストの
層によって形成される孔を単にエッチすることであった
。使用されたエッチプロセスは、古いウェットエッチプ
ロセスまたはドライエッチブロセスのいずれかであった
。

ドライエッチプロセスでは、等方性をもって、エッチさ
れた傾斜した側壁が得られる一方、ウェットエッチはそ
の不等方性のエッチ作用によりほぼ垂直な酸化物のステ
ップを作る。一般的に述べれば、ドライエッチの後でか
つ金属デポジションの前に、中間誘電体は孔の側壁を斜
めにするようにリフローするまで加熱される。この斜め
にする作用は、孔の壁に付着される金属層の薄さを最小
にするのに役立つ。後者の金属デポジションは、エッチ
孔を通して下にある金属層とオーム接触する。

バイア・プロセスはＶＬＳＩおよび初期のＶＬＳＩ技術
で良好な成果を収めたが、進歩したＶＬＳＩ技術で要求
される接触間の収縮ギャップはバイア・プロセスに伴う
大きな問題となった。

普通のバイア・プロセスは、バイア（孔）の上端のまわ
りに朝顔形に広げられるリードを要求する。

この朝顔形の広がり要求は金属ピッチを制限するととも
に、約２０〜３０％余分のバー面積を必要とする。

バイア相互接続においてステップ・カバレッジの問題が
生じるのは、相互接続の過度の回路抵抗を引き起こすこ
とがあるプラグまたは相互接続導電層を作るときに通路
の側壁に形成された導体の厚さが減少されるからである
。

バイア・プロセスから生じる相互接続の領域における上
部金属層の平面性の欠如により、バイア相互接続は別の
バイア相互接続の上またはコンタクトの上に置くことが
できない。

相互に隣接したバイア形成の相互接続を隣接リードの上
に置くとき設計制限が生じる。極めて緊密な金属ピッチ
では、隣接した相互接続の傾斜は相互に助長する傾向が
ありかつ金属をショートさせる。

多レベル金属システムを取り扱うときバイア形成の相互
接続に平面性が欠如することにより、多くの他の潜在的
な問題が生じる。

したがって本発明の１つの目的は、高密度集積回路に適
した金属Ｍ閤の相互接続の改良された方法を提供するこ
とである。

もう１つの目的は、相互接続の領域内における上部金属
層の平面性を可能にする相互接続の方法を提供すること
である。

本発明のもう１つの目的は、相互接続の側壁ピッチを事
実上増加し、したがって隣接する相互接続の間隔をより
狭くすることができる金ＢＭの相互接続の方法を提供す
ることである。

本発明により、中間誘電体層を通して異なる金ｉ層を相
互接続する方法が提供される。本方法には、半導体の面
に導電材料の第１および柱状層を形成する段階が含まれ
る。柱状層は導電材料の柱を形成するようにエッチされ
るが、第１層は第１レベル・リードを形成するようにエ
ッチされる。

誘電体の層は、柱状および第ルベルの両リードを覆うよ
うに施される。平表面を形成する誘電体の上に１つの層
が付着される。誘電体およびホトレジストは、それぞれ
のエッチ速度が事実上１：１の比となるように選択され
る。ホトレジストおよび誘電体は次に、露出された柱の
微小部分を残してエッチされる。ｌ！導電材料層は、第
２レベルのリードを形成するように柱の上に付着される
。

本発明は添付図に関する下記の詳細な説明により一段と
良く理解されよう。

第１図から、チタン−タングステン１２．１６．２０お
よびアルミニウムー銅１４．１８の諸合金の連続交互層
がマルチ・ターゲット能力を持つスパッタ装置によって
半導体の面１０の上に付着されている。各チタン−タン
グステン（Ｔｉ−Ｗ）層の厚さは約２，３００人である
が、各アルミニウムー銅（Ａｌ−Ｃｕ）層の厚さは約５
．０００人である。

柱状相互接続区域は、正のホトレジストおよびダイレク
ト・ステップ・オン・ウェーハ（ＤＳＷ）整合・露出方
法を用いて形成される。Ｔｉ−Ｗの最上部の層はドライ
フッ素化学作用を用いる反応性イオンエッチ方式で選択
エッチされて、第２図および第３図に示されるようなｒ
ｔ−ｗｍ２ｏに柱状パッド２２が作られる。エッチプロ
セスの間のＴｉ−Ｗの下の切取りは最小であるので、柱
状相互接続の最終寸法は約３ミフロン×３ミクロンの電
流制限未満にすることができる。エッチ後、ホトレジス
ト・バッドはＡｌ２−Ｃｕの防食としても働く湿レジス
ト・ストリップにおいて除去される。

第４図および第５図から、第１レベル・リードの寸法は
正ホトレジストおよびＤＳＷ整合・露出法を用いて定め
られる。リードは必ず、柱状相互接続バッド２２が前者
の境界内となるように置かれる。エッチは、Ａｌ−Ｃｕ
デポジット１８およびＴｉ−Ｗバリヤ・デポジット１６
を含む柱状層に、ドライ塩素化学作用を用いる反応性イ
オンエッチシステム（Ｒ，１，Ｅ、）で行われる。ホト
レジストは次に、柱上バッド２２が置かれている場合の
ほか、Ａｌ−Ｃｕデポジット１８までストリップされる
。ホトレジストのストリップ動作は、露出したＡｌ２−
Ｃ１，ｌのエッチを防ぐＲ，１，Ｅ。

システムの本来の場所で行われる。

ホトレジストがいったんストリップされると、Ｒ，１，
Ｅ、システムは前記の塩素化学作用を用いてＡｌ２−Ｃ
ＩＪデポジット１８および１４をエッチするようにセッ
トアツプされる。エッチは柱状バッド２２をマスクとし
て用い、Ａｌ２−Ｃｕデポジット１８およびＴｉ−Ｗバ
リヤ層２０の柱状相互接続をエッチして、Ａｌ−Ｃｕデ
ポジット１４を第１レベル・リードの寸法までエッチす
る。

Ａｌ２−Ｃｕデポジット１４および１８を除去するため
に選択されたエッチ剤は、それがＴｉ−Ｗバリヤ・デポ
ジット２０および１６を除去する速度の最低４倍の速度
でＡｌ２−Ｃｕデポジット１４および１８を除去しなけ
ればならない。次のＴｉ−Ｗエッチはバッド２２を除去
するとともに、層１２および１４によって形成される下
部レベル・リードの基部のまわりの区域から、また柱状
相互接続の基部におけるレベル２０からＴｉ−Ｗアボッ
ト１２を除去する。第６図および第７図に見られるよう
なデバイスは次に、検査のために除去する前に防食のス
テップを本来の位置で受ける。

第８図に示される通り、厚さ約２３キロオングストロー
ムまでプラズマ強化されたｃｖｏｓ化物３６から成る誘
電体の層が、第１レベル・リードおよび柱状相互接続の
上に付着されている。ホトレジスト３８は、第１レベル
・リードおよび柱状相互接続により作られる谷を埋めて
全ディバスの上に平表面３９を作るスピン・オン法によ
って、プラズマ酸化物３６の上に付着される。

平表面３９は次に、ＣＨＦ３および／または他のフッ素
化学作用を用いる反応性イオンエッチシステムでエッチ
し返される。プラズマ酸化物のエッチおよびホトレジス
トの灰は、平面誘電体層で終るようにほぼ１；１の比で
なければならない。

これは流猷、圧力および電力レベルによって容易に調節
することができる。平表面３９のエッチは、第９図に示
される通り露出された柱状相互接続の最上部の約１００
０Ａを残して停止される。

最後に第１０図に示される通り、第２レベル・リード４
２．４４が柱１８．２０の上の平表面４０に付着される
。

レベル間誘電体の最終厚さは柱の高さによって調節され
、もしより厚い誘電体が所望されるならば、プロセスは
Ａｌ２−Ｃｕ厚さを増加することによって金属デポジシ
ョンで容易にｖＡ節される。

柱状相互接続はＡｌ２−ＣＬＪおよびＴｉ−Ｗの合金に
制限されるものではなく、異なるエッチ速度を持つ他の
２つの金属システムでも得られると思う。

プロセスは所望通り、追加のレベルについて繰り返すこ
とができる。各金属層は平面であり、各層間の柱状相互
接続はオーミックでなければならず、また回路に抵抗を
追加してはならない。

柱状相互接続は、金属リードが形成されてリードに固有
の整合を与えながらエッチされるにつれて形成されエッ
チされる。バイア・プロセスとは違って、柱状相互接続
は、金属の厚さを減少させずに柱の先端にリードを平ら
に置くことができる。

金属の第２および第３レベル間の柱は、金属の第１およ
び第２レベル間の柱の上に直接置くことができ、それに
よって設計者はバー区域を減少するように金属の多数レ
ベルを積み重ねる能力を与えられる。

特許請求の範囲に定められた本発明の主旨および範囲内
にある他の変化、試み、および変形は、当業者にとって
明白であると思う。

以上の説明に関連してさらに以下の項を開示する。

（１）　　半導体集積回路デバイスのコンタクトまたは
相互接続を作る方法であって、 第１および柱状層の上にそれぞれ薄い柱および第１レベ
ル・リードのマスク層を含む半導体の面に１！電材料の
前記第１および柱状層を作る段階と、前記マスクおよび
柱状層の上に第１レベル・リード領域を形成するホトレ
ジストの層を付着させる段階と、 柱状層および第１レベル・リードのマスク層をエッチす
る段階と、 前記ホトレジスト層をストリップする段階と、前記柱お
よび第１レベル・リードのマスク層をマスクとして使用
して前記柱および第１レベル・リード層をエッチする段
階と、 を含む方法。

（２）　　半導体ボデーの面にある領域と、前記ボデー
に付着された金属のストリップによって形成される第１
レベル・リードと、前記第１レベル・リードの周囲内に
含まれるべき寸法の金属デポジットから成る柱状相互接
続と、第１レベル・リードおよび柱状相互接続の微小部
分以外を覆う平面上部表面を持つ誘電体と、前記柱およ
び平面誘電体表面に付着された金属のストリップによっ
て形成される第２レベル・リードと、 を含む半導体デバイス。

（３）　　前記マスク層はバリヤ金属である第１項記載
による方法。

（４）　　前記柱状層および第１レベル・リードのマス
ク層と同時に前記柱状マスクをエッチする段階を含む第
１項記載による方法。

（５）　　前記エッチ段階は反応性イオンエッチである
第４項記載による方法。

（６）　　前記バリヤ金属はチタン−タングステンであ
る第３項記載による方法。

（７）　　前記柱および前記第１レベル・リードの上に
誘電体の層を付着させる段階と、 前記誘電体およびホトレジストのエッチ速度が事実上相
等しくなるように前記誘電体の上にホトレジストの平ら
な層を施す段階と、 前記柱の微小部分を露出するようにホトレジストおよび
誘電体をエッチし返す段階と、前記ホトレジスト層をス
トリップする段階と、前記柱および第１レベル・リード
のマスク層をマスクとして使用しながら前記柱および第
１レベル・リード層をエッチする段階と、を含む第１項
記載による方法。

（８）　　エッチ段階は反応性イオンエッチを含む第７
項記載による方法。

（９）　　前記誘電体は前記柱および第１レベル・リー
ドを覆うだけ厚いプラズマ酸化物である第８項記載によ
る方法。

（１０）前記ホトレジストを施す段階はホトレジストを
平らにするスピン・オン動作を含む第７項記載による方
法。

（１１）第１および柱状層はおのおの下部バリヤ層と上
部導電層とから成る第７項記載による方法。

（１２）前記柱状層の上にバリヤ層を付着させる段階を
含む第１１項記載による方法。

（１３）前記第ルベルおよび柱のエッチ段階は前記の腐
食可能区域を形成するように前記第１および柱状層の上
にある前記バリヤ層の上にエッチマスクを作る段階を含
む第１２項記載による方法。

（１４）中間絶縁層を通して異なる金属層を相互接続す
る方法であって、 バリヤ金属合金の下部デポジットと導電金属合金の上部
デポジットと前記柱状層の上のバリヤ合金の外部層と共
に半導体の面上に第１および柱状層を作る段階と、 バリヤ金属合金の前記外部層にある柱状相互接続パッド
をマスクしかつエッチする段階と、前記柱状パッドを囲
む前記柱状層にある第１レベル・リード形成区域をマス
クしかつエッチする段階と、 前記柱状層にある柱状相互接続および前記第１層にある
第１レベル・リードを形成する前記第１および柱状層の
露出した導電金属合金のデポジットをエッチする段階と
、 柱状パッドおよびバリヤ金属を第１レベル・リードの基
部のまわりから、またその上部からエッチし去る段階と
、 前記柱状相互接続および前記第１レベル・リードを覆う
だけ厚い誘電体の層を付着させる段階と、前記誘電体お
よびホトレジストのエッチ速度が事実上相等しくなるよ
うに前記柱および前記第１レベル・リードの上に平らな
表面を作るようにホトレジストの層を施す段階と、 前記柱の微小部分を露出するようにホトレジストおよび
誘電体をエッチし返す段階と、第２レベル・リードを作
るように前記柱状相互接続およびＸ電体材料の上に導電
金属のもう１つの層を付着させる段階と、 を含む前記方法。

（１５）腐食段階は反応性イオン腐食を含む第１４項記
載による方法。

（１６）誘電体はプラズマ強化のＣＶＤ酸化物である第
１４項記載による方法。

（１７）バリヤ金属はタングステン−チタン合金であり
、導電金属はアルミニウムー銅合金である第１４項記載
による方法。

（１８）半導体はシリコンであり、誘電体はプラズマ強
化のＣＶＤ酸化物である第２１１記載による半導体。

（１９）第１金属リードおよび柱状相互接続はおのおの
アルミニウムー銅合金の層によって覆われたチタン−タ
ングステン合金の層から成る、第１８項記載による半導
体。

（２０）半導体ボデーの面上に導電性相互接続を作る方
法であって、 前記面に第１１！電層を施し、前記第１導電層の上に第
１バリヤ層を施し、前記第１バリヤ層の上の前記面に第
２導電層を施し、さらに前記第２導電層の上の前記面に
第２バリヤ層を施す段階と、前記面上に柱状区域を残す
ように前記第２バリヤ層を選択的に除去し、さらに前記
面に沿ってわたる第１導電ストリツプを残すように前記
第２１１Ｎ層および前記第１バリヤ層を選択的に除去す
る段階であり、前記導電ストリップ区域は前記コネクタ
区域で前記柱状区域の下にありかつ前記柱状区域を越え
てかなりの量だけ面に沿ってわたる前記除去段階と、 前記第２および第１バリヤ層をマスクとして使用しなが
ら前記面をエッチする段階であり、それ゛によって前記
柱の下を除く前記第２導電層を除去しかつ前記ストリッ
プ区域の下を除く前記第１導電層を除去し、柱および導
電ストリップを残す、前記腐食段階と、 柱および導電ストリップを覆いかつ導電ストリップによ
って覆われない前記面の他の区域を覆うように前記面に
絶縁被覆を施す段階であり、それによって柱および導電
ストリップの上に持ち上がった区域を持つ一様でない表
面を作る、前記被覆を施す段階と、 前記面の持ち上がった区域および他の区域の上に平らな
表面を作るように流れる充填材料の被覆を前記面に施す
段階と、 充填材料が除去されて柱の上端が露出されるまで前記絶
縁被覆を除去するのとほぼ同じ速度で前記充填材を除去
するエッチ剤によって前記面をエッチする段階であり、
それによって事実上平面の上端表面を残す前記エッチ段
階と、 前記柱と接触する前記面にもう１つの導電ストリップを
施す段階と、 を含む前記方法。

（２１）前記第１および第２バリヤ層はエッチ停止の働
きをする耐火金属である第１９項記載による方法。

（２２）前記第１および第２導電層は高ＩＩ電性金属で
あり、前記絶縁被覆はシリコン酸化物である、第１９項
記載による方法。

（２３）前記充填材料はホトレジストである第２０項記
載による方法。

（２４）第２および第１導電局を選択的に除去する前記
段階はバリヤ層を除去する速度の少なとも約４倍の速度
で導電層を除去するエッチ剤を使用する、第２１項記載
による方法。

（２５）半導体ボデーの面上に導電性相互接続を作る方
法であって、 前記面に第１導電層を施し、前記第１導電層の上の前記
面に第１バリヤ層を施し、前記第１バリヤ層の上の前記
面に第２導電層を施し、さらに前記第２ｓ電層の上の前
記面に第２バリヤ層を施す段階と、 前記面上に柱状区域を残すように前記第２バリヤ層を選
択的に除去し、さらに前記面に沿ってわたる第１ｙ４電
ストリツプ区域を残すように前記第２Ｉ電層および前記
第２バリヤ層を選択的に除去する段階であり、それによ
って前記導電ストリップが前記コネクタ区域で前記柱状
区域の下になりかつ前記柱状区域を越える面に沿ってか
なりの量だけわたる前記除去段階と、 前記第２および第１バリヤ層をマスクとして使用しなが
ら前記面をエッチする段階であり、それによって前記柱
状区域の下を除く前記第２導電層を除去しかつ前記スト
リップ区域の下を除く前記第１導電層を除去し、柱およ
び導電ストリップを残す、前記エッチ段階と、 柱および導電ストリップを覆いかつ導電ストリップによ
って覆われない前記面の他の区域を覆い、それによって
平表面を作るように前記面を絶縁物で被覆する段階と、 柱の上端が露出されるまで前記絶縁物を除去し、事実上
平らな上端表面を残すエッチ剤で前記面をエッチする段
階と、 前記柱に接触する前記絶縁物の上の前記面にもう１つの
導電ストリップを施す段階と、を含む前記方法。

（２６）前記第１および第２バリヤ層は腐食停止として
働く耐火金属である第２４項記載による方法。

（２７）前記第１および第２導電層は高導電性金属であ
り、前記絶縁物はシリコン配化物を含む第２５項記載に
よる方法。

（２８）前記絶縁物はさらにホトレジストの上部層を含
む第２６項記載による方法。

【図面の簡単な説明】

第１図はチタン−タングステン合金およびアルミニウム
ー銅合金から成る１組の交互金属合金層を持つ半導体デ
バイスの部分断面正面図、第２図は柱状相互接続の寸法
までエッチされた上部層を持つ第１図のデバイスの正面
図、第３図は第２図に示されたデバイスの平面図、第４
図は第２図および第３図に示されかつアルミニウムー銅
の上部層および下にあるチタン−タングステンに形成さ
れかつエッチされた第１リードを持つデバイスの部分断
面正面図、第５図は第４図に示されたデバイスの平面図
、第６図は第１レベル・リード、形成された柱状相互接
続、および除去されたチタン−タングステンの上端柱状
パッドを持つデバイスの部分断面正面図、第７図は第６
図に示されたデバイスの平面図、第８図はプラズマ酸化
物の層およびその上に付着されたホトレジストの層を持
つ第６図および第７図のデバイスの部分断面正面図、第
９図は柱状相互接続を露出するように腐食し返されたホ
トレジストおよびプラズマ酸化物を持つ第８図のデバイ
スの部分断面正面図、第１０図は柱状相互接続の上に付
着された第２レベル・リードを持つ第９図のデバイスで
ある。 符号の説明 １０−半導体の面：１２．１６．２Ｏ−Ｔｉ−Ｗ：１４
．１８−ＡＪ−Ｃｕ：２２−柱状相互接続パツド：３６
−プラズマ酸化物（誘電体）：３８−ホトレジスト

Claims (2)

【特許請求の範囲】
1. （１）半導体集積回路デバイスのコンタクトまたは相互
   接続を作る方法であつて、 第１および柱状層の上にそれぞれ薄い柱および第１レベ
   ル・リードのマスク層を含む半導体の面に導電材料の前
   記第１および柱状層を作る段階と、前記マスクおよび柱
   状層の上に第１レベル・リード領域を形成するホトレジ
   ストの層を付着させる段階と、 柱状層および第１レベル・リードのマスク層をエッチす
   る段階と、 前記ホトレジスト層をストリップする段階と、前記柱お
   よび第１レベル・リードのマスク層をマスクとして使用
   して前記柱および第１レベル・リード層をエツチする段
   階と、 を含む前記方法。
2. （２）半導体ボデーの面にある領域と、 前記ボデーに付着された金属のストリップによつて形成
   される第１レベル・リードと、 前記第１レベル・リードの周囲内に含まれるべき寸法の
   金属デポジットから成る柱状相互接続と、第１レベル・
   リードおよび柱状相互接続の微小部分以外を覆う平面上
   部表面を持つ誘電体と、前記柱および平面誘電体表面に
   付着された金属のストリップによつて形成される第２レ
   ベル・リードと、 を含む半導体デバイス。