KR100511091B1 - 반도체장치의 평탄화 방법 - Google Patents

Abstract

본 발명은 화학적 기계 연마방법으로 층간절연막을 평탄화시킬 때 하부 패턴의 조밀도에 따른 금속라인을 정의하여 연마율이 다른 부분에서 선택적인 연마가 되도록 하여 넓은 평탄화를 확보할 수 있도록 한 반도체장치의 평탄화 방법에 관한 것으로, 반도체 기판(10) 위에 금속층(20)과 제1질화막(30)을 차례대로 증착하는 단계와, 제1마스크를 통해 제1질화막(30)과 금속층(20)을 식각하여 제1금속배선(22)과 제2금속배선(24)을 형성하는 단계와, 제2금속배선(24) 상부의 제1질화막(30)을 제거하는 단계와, 결과물 전면에 제1실리콘산화막(50)을 증착하는 단계와, 제2마스크를 통해 제1실리콘산화막(50)과 제2금속배선(24)을 식각하여 제3금속배선(26)을 형성하는 단계와, 결과물 전면에 제2실리콘산화막(52)과 절연막(60)과 제2질화막(32)을 차례로 증착하는 단계와, 결과물 전면을 화학 기계적 연마법을 통해 제1질화막(30)과 제2질화막(32)이 모두 제거되도록 연마하는 단계로 이루어진 것을 특징으로 한다.

Description

반도체장치의 평탄화 방법

본 발명은 반도체장치의 평탄화 방법에 관한 것으로서, 보다 상세하게는 화학적 기계 연마방법으로 층간절연막을 평탄화 할 때 하부 패턴의 조밀도에 따른 금속라인을 정의하여 연마율이 다른 부분에서 선택적인 연마가 되도록 하여 넓은 평탄화를 확보할 수 있도록 한 반도체장치의 평탄화 방법에 관한 것이다.

반도체 장치는 고집적화에 따라 셀의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다. 이를 위해 반도체 장치는 2층 이상의 다층 배선을 요구하게 되었으며, 이러한 다층 배선 공정에서 하부 금속 배선 패턴 위에 상부 금속 배선의 패턴을 형성하는데 있어서 전기적인 절연 역할을 하는 층간절연막의 평탄화 공정이 중요한 공정으로 부각되었다. 그 이유는 층간절연막의 증착시 평탄화 공정을 실시하지 않으면 하부 금속 배선 패턴의 형태에 따라 단차를 발생하는데 후속 금속 배선시 스텝 커버리지가 나빠지면 사진 공정에서 정확한 패턴을 정의하기 어렵기 때문이다.

따라서, 첫 금속층의 형성전 절연막에 열처리시 유동성이 좋은 BPSG계열의 물질을 사용한다. 그러나 BPSG계열의 물질만으로는 완전한 평탄화가 어려우며 또한 BPSG막은 고온에서의 열처리를 필요로 하기 때문에 알루미늄을 사용할 경우 금속배선의 형성 후에는 사용할 수가 없어 금속층이 계속 형성됨에 따라 평탄도는 급격히 떨어지게 된다. 또한 감광막에의 노광에 의해 금속배선을 형성할 경우 평탄화도가 충분하지 못할 경우 광의 초점이 표면의 높낮이에 따라 달라져 금속배선의 균일한 형성을 난해하게 하며 심한 경우 금속배선이 끊어지는 현상이 발생하게 된다.

그레서 금속간의 절연막의 형성시 또는 형성후에 평탄화 공정을 거치게 되는데 현재는 크게 두가지 종류의 공정이 적용되고 있다.

도1은 일반적인 CMP 방법으로 반도체장치의 층간절연막을 평탄화시킨 상태를 나타낸 단면도이다.

여기에 도시된 바와 같이 반도체기판(1) 상에 금속배선(2)을 형성한 후 제 1 층간절연막(4), 제 2 층간절연막(6), 제 3 층간절연막(8)을 차례대로 형성한 후 평탄화를 위해 화학 기계적 연마(Chemical Mechanical Poloshing ; CMP) 방법으로 화학약품을 이용해 제 3 층간절연막(8)의 표면결합을 약화시킨 다음 패드를 이용하여 갈아내어 평탄화시킨다.

그런데 도2에 도시된 것과 같이 넓은 면적에 대해 살펴볼 때는 평탄화되지 않음을 알 수 있다.

즉, 도2a에서 보는 바와 같이 하부의 금속배선 패턴이 조밀한 'A' 부분과 금속배선 패턴이 없는 'B'부분, 그리고 금속배선 패턴이 조밀하지 않은 'C'부분의 전면에 층간절연막(9)을 증착한 상태이다.

이 상태에서 일반적인 화학 기계적 연마 공정을 진행했을 경우 나타난 상태를 도2b에 도시하였다.

여기에서 보는 바와 같이 하부 금속배선 패턴이 없는 'B'부분은 하부 금속배선 패턴이 있는 'A'부분이나 'C'부분보다 많이 연마된 것을 알 수 있다.

또 금속배선 패턴이 조밀한 'A'부분이 조밀하지 않은 'C'부분보다 연마가 덜된 것을 알 수 있다.

따라서 국부적인 지역만을 볼 경우에는 화학 기계적 연마 방법으로 평탄화 할 경우 평탄화가 충실하게 이루어지지만 넓은 범위에 걸쳐서 보거나 하부의 금속패턴이 조밀성이 다른 부분에 대해서는 평탄화가 원만하게 이루어지지 않는다는 문제점이 있다.

이러한 문제점을 해결하기 위해 더미패턴(Dummy Pattern)을 사용하여 보완하고 있지만 이 또한 설계상 고려할 사항이 많다는 단점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 평탄화시 화학 기계적 연마 정지막을 도입하여 질화막을 금속간 산화막 처럼 사용함으로써 질화막이 산화막에 비해 적게 연마되는 점을 이용하여 넓은 평탄화를 꾀할 수 있도록 하며 금속배선 위에도 선택적으로 질화막을 증착하여 균일한 평탄화를 꾀할 수 있도록 한 반도체장치의 평탄화 방법을 제공함에 있다.

상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 위에 금속층과 제1질화막을 차례대로 증착하는 단계와, 제1마스크를 통해 제1질화막과 금속층을 식각하여 제1금속배선을 형성하는 단계와, 제1금속배선 이외의 영역 상부에 위치한 제1질화막을 제거하는 단계와, 결과물 전면에 제1실리콘산화막을 증착하는 단계와, 제2마스크를 통해 제2금속배선을 형성하는 단계와, 결과물 전면에 제2실리콘산화막과 절연막과 제2질화막을 차례로 증착하는 단계와, 결과물 전면을 화학 기계적 연마법을 통해 제1질화막과 제2질화막이 모두 제거되도록 연마하는 단계로 이루어진 것을 특징으로 한다.

위와 같은 방법을 통해 평탄화를 수행할 경우, 예를 들어, 셀 영역과 같이 금속배선의 조밀도가 큰 제2금속배선 상부에는 제2실리콘산화막이 증착되어 있고, 예를 들어, 주변 영역과 같이 금속배선의 조밀도가 적은 제1금속배선 상부에는 제1질화막이 증착되어 있다. 또한 금속배선이 형성되지 않은 부분은 제2질화막이 증착되어 있다.

그런데 화학 기계적 연마법에 의해 평탄화할 경우 질화막은 산화막에 비해 2배정도의 적은 연마율을 갖고 있다.

따라서 연마율이 낮은 제1질화막이 제2실리콘산화막 보다 늦게 연마되기 때문에 종래의 방법에 의한 화학 기계적 연마 공정을 수행시 발생되는 조밀한 금속배선(예를 들어, 셀 영역의 금속 배선) 부분이 연마가 적게 이루어지고 금속배선이 조밀하지 않은(예를 들어, 주변 영역의 금속 배선) 부분이 많이 연마되는 불균형을 제2금속배선 상부의 제2실리콘산화막과 제1금속배선 상부의 제1질화막에 의해 하부 금속배선의 조밀도에 따라 달라지는 연마속도를 조절할 수 있어 넓은 지역에서의 평탄화를 수행할 수 있다는 특징이 있다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도3은 본 발명에 의한 반도체장치의 평탄화 방법을 설명하기 위한 평탄화 공정을 단계적으로 도시한 단면도들이다. 여기에 도시된 도면들을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.

먼저 도3a와 같이 실리콘 기판(10) 위에 금속층(20)과 제1질화막(30)을 차례대로 증착한다.

제1질화막(30)의 두께는 화학 기계적 연마 장비의 상태나 연마율을 따라 결정되는데 대략 1000Å정도로 한다.

도3b에 도시된 바와 같이 제1마스크를 통해 금속배선을 위한 감광막(40)을 도포한 상태이다.

이때 사용된 제1마스크는 조밀하지 않은 주변 영역의 금속배선을 형성하기 위한 마스크이다.

도3c와 같이 도3b의 감광막(40)을 통해 실리콘 기판(10)이 노출되도록 제1질화막(30)과 금속층(20)을 식각하여 제1금속배선(22)과, 제2금속배선(24)을 형성한다. 그리고 조밀하지 않은 주변 영역의 금속배선인 제1금속배선(22) 상부의 제1질화막(30)을 남기고 제2금속배선(24) 상부의 제1질화막(30)을 제거한다.

그런다음 도3d와 같이 도3c의 결과물 전면에 제1과잉실리콘산화막(50)을 증착한다.

여기서, 상기 제1과잉실리콘산화막과 후술할 제2과잉실리콘산화막이라 함은 종래의 CMP 공정에서 층간 절연막으로 사용되던 BPSG 계열의 실리콘 산화막에 비해 많은 실리콘 원자를 함유하는 실리콘 산화막을 의미하는 것으로, 실리콘 원자의 함유량이 많을수록 CMP 공정에 의한 연마율이 높게 된다. 다만, 각 과잉실리콘산화막에 함유된 실리콘 원자의 과잉량은 금속 배선이 조밀한 셀 영역과 조밀하지 않은 주변 영역의 금속 배선 밀도를 고려하여 당업자가 자명하게 결정할 수 있다.

한편, 상기 제1과잉실리콘산화막(50)의 두께는 제1금속배선(22)과 제2금속배선(24) 간의 간격 등을 고려하여 결정하는데 본 실시예에서는 간격이 0.6㎛ 인 경우 500∼1000Å정도로 한다.

위와 같이 조밀하지 않은 주변 영역의 제1금속배선(22)을 형성한 후 조밀한 셀 영역의 금속배선을 형성하기 위해 도3e와 같이 제2마스크를 이용하여 감광막(40)을 도포한다.

이때 제2마스크는 조밀한 셀 영역의 금속배선을 형성하기 위한 마스크이기 때문에 제2금속배선(24) 상부에는 패턴이 형성되지만 그 외의 부분 즉, 제1금속배선(22)과 금속배선이 없는 빈 공간에는 감광막(40)으로 채워서 이후 공정에서 식각되지 않도록 한다.

위와 같이 제2마스크를 통해 감광막(40) 패턴을 형성한 후 제1과잉실리콘산화막(50)과 금속층(20)을 식각하여 도3f와 같이 조밀한 셀 영역의 제3금속배선(26)을 형성한다.

이렇게 하여 제3금속배선(26) 상부에는 제1과잉실리콘산화막(50)이 남게하고, 제1금속배선(22) 상부에는 제1질화막(30)과, 제1과잉실리콘산화막(50)이 남게함으로서 금속배선의 조밀도에 따라 금속배선 상부에 성질이 다른 막을 남기게 한다.

그런다음 도3g와 같이 결과물 전면에 제2과잉실리콘산화막(52)과 절연막과 제2질화막(32)을 차례로 증착한다.

제2과잉실리콘산화막(52)은 금속배선간 간격이 0.6㎛ 일 때 500∼1000Å의 두께로 증착한다. 그리고 절연막(60)은 0₃-TEOS막으로 약 4000∼6000Å정도 증착한다. 또한 제2질화막(32)은 500∼1000Å정도의 두께로 증착한다.

이후 평탄화를 시키기 위한 공정으로 화학 기계적 연마법으로 도3h와 같이 1차로 조밀한 셀 영역의 제3금속배선(26) 상부의 제2질화막(32)이 제거될 때까지 화학 기계적 연마를 실시한다. 그러면 도면에서 보는 바와 같이 조밀하지 않는 주변 영역의 제1금속배선(22) 상부와 금속배선이 형성되지 않은 사이의 공간에는 제2질화막(32)이 남아있게 된다.

다시 2차로 화학 기계적 연마를 수행하여 도3i와 같이 제1질화막(30)과 제2질화막(32)이 모두 제거되도록 연마한다.

이때는 패턴이 조밀한 셀 영역의 제3금속배선(26)의 상부에 있는 제1과잉실리콘산화막(50)과 제2과잉실리콘산화막(52)의 연마속도가 패턴이 조밀하지 않은 주변 영역의 제1금속배선(22)이나, 패턴이 형성되지 않은 부분의 상부에 있는 제2질화막(32)이나 제1질화막(30)의 연마속도에 비해 빠르기 때문에 넓은 범위에서의 평탄화를 시킬 수 있다.

즉, 패턴이 조밀한 셀 영역의 제3금속배선(26) 상부의 O₃-TEOS막이 200Å 정도 연마될 때 패턴이 조밀하지 않은 주변 영역의 제1금속배선(22)이나 패턴이 없는 부분의 상부에 있는 제1질화막(30)과 제2질화막(32)은 100Å정도 연마되기 때문에 종래경우에서 발생되는 패턴이 조밀한 셀 영역의 연마가 적게 이루어지는 현상을 제거할 수 있다.

부가적으로 위와 같은 공정을 진행한 후 금속배선간 공간이 달라서 평탄화가 이루어지지 않을 경우 2차 평탄화 공정을 진행한 후 결과물 전면에 PETEOS막을 다시 증착한후 재차 평탄화 공정을 진행하면 아주 좋은 평탄화를 얻을 수 있다.

상기한 바와 같이 본 발명은 화학 기계적 연마법에 의한 평탄화 공정시 하부 금속배선의 패턴이 조밀한 부분과 조밀하지 않은 부분에서 불균일게 평탄화되는 현상을 패턴의 조밀한 정도에 따라 연마율이 다른 절연층을 형성하여 선택적인 연마가 이루어지도록 함으로서 넓은 평탄화를 시킬 수 있다는 이점이 있다.

이와 같은 이점으로 수율이 향상되며 이후 공정인 비아형성시 안정된 생산력을 확보할 수 있다는 이점이 있다.

도1은 일반적인 CMP방법에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도이다.

도2는 종래의 CMP방법에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.

도3은 본 발명에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 기판 20 : 금속층

22,24,26 : 제1,2,3금속배선 30,32 : 제1,2질화막

40 : 감광막 50,52 : 제1,2실리콘산화막

60 : 절연막

Claims (6)

1. 반도체 기판 위에 금속층과 제1질화막을 차례대로 증착하는 단계와,

   제1마스크를 통해 상기 제1질화막과 상기 금속층을 식각하여 제1금속배선을 형성하는 단계와,

   상기 제1금속배선 이외의 영역 상부에 위치한 상기 제1질화막을 제거하는 단계와,

   결과물 전면에 제1실리콘산화막을 증착하는 단계와,

   제2마스크를 통해 제2금속배선을 형성하는 단계와,

   결과물 전면에 제2실리콘산화막과 절연막과 제2질화막을 차례로 증착하는 단계와,

   결과물 전면을 화학 기계적 연마법을 통해 상기 제1질화막과 상기 제2질화막이 모두 제거되도록 연마하는 단계

   로 이루어진 것을 특징으로 하는 반도체장치의 평탄화 방법.
2. 제1항에 있어서, 상기 제1금속배선은

   패턴이 조밀하지 않게 형성된 금속배선인 것

   을 특징으로 하는 반도체장치의 평탄화 방법.
3. 제1항에 있어서, 상기 제2금속배선은

   패턴이 조밀하게 형성된 금속배선인 것

   을 특징으로 하는 반도체장치의 평탄화 방법.
4. 제1항에 있어서, 상기 제1실리콘산화막과 제2실리콘산화막은

   실리콘원자가 많이 함유된 과잉실리콘산화막인 것

   을 특징으로 하는 반도체장치의 평탄화 방법.
5. 제1항에 있어서, 상기 제1실리콘산화막과 제2실리콘산화막의 두께는

   금속배선간 간격이 0.6㎛일 때 500∼1000Å인 것

   을 특징으로 하는 반도체장치의 평탄화 방법.
6. 제1항에 있어서, 상기 제1질화막과 제2질화막의 두께는

   500∼1000Å 인 것을 특징으로 하는 반도체장치의 평탄화 방법.