KR100289672B1 - 자기배열된언랜디드비아의금속화방법 - Google Patents

Abstract

본 발명은 인터커넥트의 형성방법에 관한 것으로서, 절연층 표면에 트렌치 또는 그루브와 같은 함몰부를 형성함으로써, 반도체 기판상의 절연층상에 멀티레벨 인터커넥트가 형성된다. 금속배선은 금속층을 블랭킷 침착하고, 절연층의 표면상에 함몰부를 충전한 다음, 장치를 화학기계적으로 연마하여, 금속층 및 절연층의 표면을 평탄화하여, 제1레벨 배선 패턴을 형성함으로써, 형성된다. 절연층과는 다른 물질로 이루어진 에칭종결층을 제1레벨 배선 및 절연층 상에 침착한다. 에칭종결층의 물질과는 다른 물질로 이루어진 유전층을 에칭종결층 상에 침착한다. 유전층을 통해 비아를 형성하고, 비아내로부터 에칭종결층을 제거한다. 이어서, 비아내에 글루층 또는 점착층을 침착하고, 비아내에 텅스텐 플러그를 형성한 다음, 텅스텐 플러그와 접촉하는 제2레벨 배선을 형성한다. 본 발명에 따른 방법은 하자있는 비아 형성을 방지함으로써, 낮은 저항 레벨을 갖는 인터커넥트를 보다 확실하게 형성할 수 있다.

Description

자기배열된 언랜디드비아의 금속화방법

본 발명은 집적회로장치의 배선구조의 형성방법에 관한 것으로서, 보다 구체적으로는 비아(via) 및 비아를 통해 매립 배선 또는 패드로 연장되는 인터커넥트의 형성방법에 관한 것이다.

많은 고집적 반도체 회로내에서는, 장치내의 각 영역들을 상호 연결하고, 집적회로내의 하나 이상의 장치들을 상호 연결하기 위한 멀티레벨 배선구조가 이용되고 있다. 이러한 구조를 형성하는 통상적인 방법은, 제1레벨 배선을 형성하고, 이 배선상에 금속간 유전층을 침착하고, 제1레벨 배선의 일부를 노출하도록 상기 금속간 유전층을 통해 비아를 형성한 다음, 비아내로 금속을 침착하여 수직으로 연장된 인터커넥트 또는 ″플러그(plug)″를 형성하는 것이다. 그 다음에, 제2레벨 배선을 금속간 유전층상에 형성하여, 제2레벨 배선중 하나를 플러그와 접촉시키고, 제1레벨 배선을 회로내의 다른 도체와 연결시킨다. 금속간 유전층을 통해 비아를 형성하는 종래의 방법은, 배선레벨들 사이의 수직 인터커넥트로서의 금속플러그를 형성하는데 통상적으로 사용되는 방법과 함께, 허용불가능한 저항을 갖는 인터커넥트를 생성하므로, 만족스러운 인터커넥트 구조를 얻을 수 없다.

종래의 멀티레벨 배선구조 및 그 제조방법은 도 1 내지 도 3에 도시되어 있다. 도 1은 절연물질층(12)에 의해 반도체 기판(10)이 피복되어 있는 제조공정중의 중간단계에서의 반도체 회로를 나타낸다. 절연물질층(12)상에는 제1레벨 배선(14)이 형성되어 있고, 이 배선은 통상 원거리의 반도체 기판(도시않음)내 또는 기판상에 형성된 하나 이상의 장치와 접촉한다. 금속간 유전층(16)은 제1레벨배선(14) 및, 제1레벨배선구조에 의해 피복되지 않은 절연물질층(12)의 부분들을 피복하고 있다. 도 2는 금속간 유전층(16)을 통과하여 제1레벨 배선(14)의 아래까지 비아(18)가 형성된 후의 도 1의 장치를 도시하고 있다. 비아는 부등방성 에칭에 의해 형성된다. 종종, 비아는 배선 또는 접점패드의 단부 또는 연부 근처에 형성된다. 의도적으로 또는 배열 및 제조상의 하자에 의해, 비아의 일부가 제1레벨 배선(14)의 연부상에 형성되어 소위 ″언랜디드 비아(unlanded via)″를 형성할 수 있다. 언랜디드 비아가 형성되는 경우, 특히, 비아 에칭 공정에서 에칭종결부(etch stop)로서 배선(14)의 금속표면을 사용하는 경우, 비아의 에칭은 제1레벨 배선의 측벽을 따라 금속간 유전층(16) 내부로 연장되어 배선(14)에 인접하는 캐비티(20)를 형성할 수 있다.

도 3은 비아내에 금속플러그(24)를 형성하여 제1레벨 배선(14)의 접촉하게 하는 제조단계를 거친 후의 도 2의 구조를 도시하고 있다. 통상의 구성에서는, 제1레벨 배선(14)은 알루미늄, 구리, 알루미늄과 실리콘 또는 구리의 합금 또는 그외의 저렴하게 제조된 도전성 물질일 수 있다. 금속플러그(24)는 텅스텐으로 형성되는 경우가 많지만, 알루미늄 또는 구리를 포함하는 다른 금속도 사용될 수 있다. 종래, 금속플러그(24)의 형성은 언랜디드비아내에서 배선과 인접한 캐비티(20)내를 충전하는 것으로 통상적으로 알려져 왔다. 실제로는, 도 3에 도시된 형태의 인터커넥트 구조는 런투런 기준(run-to-run basis)에서와 단일 웨이퍼 내에서의 가변적인 저항레벨을 나타낼 수 있다. 고저항 및 가변저항 둘다 장치의 성능에 손상을 주고 낮은 수율을 나타내기 때문에 인터커넥트 구조에 적절하지 않다.

따라서, 본 발명의 목적은 보다 균일하고, 예측가능한 저항레벨을 갖는 금속 인터커넥트 구조를 형성하는 방법을 제공하는 것이다.

도 1 내지 도 3은 제1레벨 배선에 대한 종래의 인터커넥트 및 그 구조의 형성방법을 도시한 도면,

도 4는 언랜디드(unlanded)비아구조를 갖는 텅스텐 플러그 기술을 사용할 경우에 일어나는 난점을 나타내는 도면,

도 5 내지 도 11은 본 발명에 따른 멀티레벨 배선구조를 형성하는 단계들을 나타내는 도면이다.

본 발명의 일 실시예에 따르면, 반도체 장치내의 인터커넥트 구조를 형성하는 방법이 제공된다. 반도체 기판상의 제1절연층 근처에 도전층이 형성되어 있고, 도전층 및 제1절연층은 동일평면의 상측 표면을 갖는다. 제1절연층과는 다른 에칭종결층을 도전층 및 제1절연층의 상측표면상에 침착시킨다. 에칭종결층과는 다른 제2절연층을 에칭종결층상에 침착시키고, 에칭종결층의 일부를 노출하는 비아를 적어도 부분적으로 도전층 위에 형성한다. 비아내의 에칭종결층을 제거하고, 도전성 물질로 비아를 충전한다.

본 발명의 다른 실시예에 따르면, 반도체 장치용 인터커넥트는 반도체 기판의 일부 위에, 연부와 상측표면을 갖는 절연층을 마련함으로써 형성된다. 상측표면을 갖고, 반도체 기판에 전기적으로 접속된 금속층을 절연층의 연부측 옆에 형성한다. 절연층 및 금속층의 상측표면상에 에칭종결층을 침착시킨 다음, 유전층을 에칭종결층상에 침착시킨다. 유전층을 통해 비아를 형성하여 에칭종결층을 노출한 다음, 비아내의 에칭종결층을 제거하여 금속층의 적어도 일부를 노출시킨다. 금속플러그를 비아내에 형성하여, 금속층을 상기 유전층상에 형성된 도체에 연결시킨다.

본 발명의 또다른 실시예에 따르면, 반도체 기판상에 절연층을 형성한 다음, 절연층내에 함몰패턴을 형성함으로써, 반도체 장치용 인터커넥트를 형성한다. 금속층을 평탄화하여, 절연층 내에 함몰패턴에 대응하는 금속배선의 패턴을 형성한다. 절연층 및 금속층의 표면상에 에칭종결층을 침착하고, 에칭종결층상에 유전층을 침착한다. 유전층을 통해 비아를 에칭하여 에칭종결층을 노출시키고, 비아내의 에칭종결층을 제거하여 금속층의 적어도 일부를 노출한 다음, 비아내에 금속플러그를 형성한다.

본 발명은 다른 레벨의 배선들 사이에 인터커넥트를 형성하는 방법을 제공한다. 본 발명의 바람직한 실시예는 언랜디드비아 즉, 단지 부분적으로 제1레벨 배선상에 위치하는 비아를 통해 보다 낮은 레벨의 배선과 접촉하는 경우에 특히 적용될 수 있다. 이러한 언랜디드비아는 특히 감소된 크기의 결합구조를 갖는 장치내에서 의도적으로 또는 부주의로 형성되기도 한다. 언랜디드비아의 과다에칭은 금속배선 옆에 갭(gap)을 형성하여, 예측불가능한 방식으로 비아를 통해 만들어진 접점부의 저항을 증가시킬 수 있다. 본 발명은 언랜디드비아를 과다에칭함으로써 형성된 갭이 상기 비아를 통해 만들어진 접점부의 저항에 영향을 미칠 가능성을 감소시킨다. 또한, 본 발명의 바람직한 실시예는 비아의 충전을 위해 텅스텐 플러그 기술 또는 유사 기술을 사용하는 경우에 특히 적용될 수 있다. 이하에서 상술하는 바와 같이, 언랜디드비아내에, 플러그를 형성하기 위해, 보다 구체적으로는 텅스텐 플러그를 형성하기 위해 화학증착법을 사용하면, 높은 저항 또는 예기치 못한 저항을 갖는 하자있는 비아를 형성하기 쉽다. 본 발명의 바람직한 실시예는, 언랜디드비아내에 텅스텐 플러그를 보다 확실하게 형성하도록 해준다.

간단히 설명하자면, 본 발명의 바람직한 실시예는 제1레벨 배선 및 인접한 제1절연층 근처에 에칭종결층을 제공한다. 통상, 제2절연층은 제1레벨 배선 및 제1절연층위의 에칭종결층상에 침착된다. 제2절연층을 통해 비아를 에칭함으로써 제1레벨 배선과의 접촉이 이루어지고, 에칭종결층을 사용하여 비아 에칭공정의 수직범위를 제한한다. 비아내의 에칭종결층을 제거하고, 수직으로 연장된 인터커넥트 또는 플러그를 비아내에 형성하고, 인터커넥트 플러그와 접촉하는 제2레벨 배선을 형성한다.

본 발명을 보다 상세히 설명하자면, 제1절연층의 표면상에 함몰부를 형성함으로써, 반도체 기판상의 제1절연층상에 멀티레벨 인터커넥트구조를 형성한다. 화학기계적 연마와 제1절연층과 함께 금속층의 표면을 평탄화하여, 제1레벨 배선의 패턴을 형성함으로써, 제1절연층 표면으로부터 과다한 금속층을 제거한다. 바람직하기로는 제1절연층과는 다른 물질로 만들어진 에칭종결층을 제1레벨 배선 및 제1절연층상에 침착시킨다. 바람직하기로는 에칭종결층의 물질과 다른 물질로 만들어진 제2절연층을 에칭종결층상에 침착시킨다. 제2절연층을 통해 비아를 형성하고, 비아내의 에칭종결층을 제거한다. 비아가 언랜드되면, 비아내의 에칭종결층을 제거하여 제1레벨 배선 및 제1절연층의 일부를 노출시킨다. 본 발명의 바람직한 실시예에서는 에칭종결층을 사용하기 때문에, 본 실시예의 비아 에칭공정은 배선 옆에 갭을 형성하지 않고도 비아를 형성할 수 있다. 이하에서 더 상술하는 바와 같이, 본 발명의 이러한 특징은 본 발명의 몇몇 실시예에서 특정 잇점을 가진다. 비아가 개방된 다음, 비아내에 글루(glue)또는 점착층을 침착하고, 비아내에 텅스텐 또는 다른 도체의 플러그를 형성한 다음, 텅스텐 플러그와 접촉하는 제2레벨 배선을 형성한다.

본 실시예에 설명된 몇가지를 포함하는 본 발명의 특징은 적어도 몇가지 비아의 하자형성 메커니즘을 회피하여, 낮은 저항레벨을 갖는 인터커넥트를 보다 확실하게 형성하게 해준다. 본 발명의 특징에 의해 해결되는 비아의 하자형성 메커니즘 중의 하나는 도 4에 도시되어 있다. 도 4는 반도체 기판(10)을 피복하는 절연층(12)상에 형성된 제1레벨 배선(14)을 나타내고 있다. 도 2와 관련하여 전술한 것과 같은 에칭 공정에서 절연층(16)을 통해 언랜디드비아를 형성하여, 금속배선(14)에 인접한 캐비티(20)와 함께, 도시된 바와 같은 언랜디드비아를 형성한다. 통상적으로, 텅스텐 플러그를 비아에 접착시키는 것을 용이하게 하기 위해, 점착층 또는 글루층(22)을 비아내에 형성한다. 이어서, WF₆와 같은 소스 기체를 사용하는 선택적 화학증착법에 의해,비아내에 텅스텐 플러그(24)를 형성한다.

도 4에 도시된 것과 같은 구조에는 여러 가지 문제가 발생하는데, 먼저 비아의 에칭 공정에서, 통상 CF₄또는 C₂F₆와 같이 탄소 및 불소를 포함하는 기체로부터 유도된 플라즈마 부식액을 사용하기 때문에, 통상 에칭 반응의 부산물로서 중합체가 형성되거나 침착된다. 종종, 이들 중합체는 금속배선에 인접하여 형성된 캐비티(20)내에 포획되어, 심지어 ACT 935(애쉬랜드 케미컬사제)와 같은 용매로 세정한 후에도 캐비티(20)내에 남아 있다. 캐비티(20)내의 중합체 잔류물은 인터커넥트 형성 공정의 후속하는 각 공정 단계의 오염원이 된다. 예를 들어, 티타늄 또는 티타늄 니트라이드의 물리적 증착 (예를 들어, 스퍼터링)으로 구성되는 글루층의 침착공정은 오염된 캐비티(20)에 대해 불완전한 피복수준을 갖게 된다. 따라서, 통상 언랜디드비아내에 글루층(22)을 침착시키면, 중합체와 같은 내부에 포획된 오염물을 갖는 부분적으로 폐쇄된 캐비티가 형성된다. WF₆소스 기체로 부터, 후속하는 텅스텐의 화학증착단계는 캐비티(20)내에 포획된 중합체 잔류물과 상호 반응하여, 아래에 있는 제1레벨 배선(14)과 불량한 접촉면을 갖는 텅스텐 플러그를 형성한다. 또한, 이 잔류물은 텅스텐 플러그와 위에 있는 제2레벨 배선사이의 양호한 접촉면의 형성을 방해할 수도 있다.

본 발명은 본질적으로 언랜디드비아를 제1레벨 배선까지 에칭하는 동안, 캐비티(20)의 형성을 회피함으로써 이러한 어려움을 해결한다. 이제, 본 발명의 바람직한 실시예를 도 5 내지 도 11을 참조하여 상술한다. 상기 도면들은 특정 구성의 인터커넥트 구조를 형성하는 단계들을 도시하고 있다. 이들 실시예는 본 발명의 특정 실시예를 도시하나, 본 발명의 특징들은 다른 구성의 인터커넥트 또는 다른 구성 물질을 사용하는 분야에도 적용된다. 또한, 후술하는 기재는 제1 및 제2레벨 배선을 나타내나, 이들은 단지 표지에 불과하고, 본 발명은 보다 높은 레벨의 배선들에도 적용가능하며, 인접하지 않는 레벨들(제1 및 제3레벨 또는 다른 레벨)의 배선사이의 상호접속을 형성하는데도 적용될 수 있음을 이해해야만 한다.

본 발명은 배선 및 인터커넥트 구조의 다른 다양한 형성방법에도 통합될 수 있다. 적절한 제1레벨 배선의 패턴을 형성하는 한 방법으로는 금속층을 반도체 장치상에 마련한 다음, 통상의 리소그라피 기술을 사용하여 배선내로 금속층을 패턴화하는 것이다. 이어서, 금속배선의 패턴상에 절연물질층을 침착한 다음, 화학기계적 연마 또는 에치백(etch back) 공정을 수행하여 제1레벨 배선상의 절연층 부분을 제거한다. 연마 또는 에칭 공정은 금속 배선을 분리하는 절연 영역을 가지고, 배선의 표면이 상기 절연영역의 표면과 실질적으로 동일평면인 배선표면을 갖는 금속배선의 패턴을 제공한다. 도 7 내지 도 11에 도시된 단계들을 후술하는 방식으로 수행한다.

본 발명의 다른 실시예에 따른 배선 형성 방법은 물결무늬공정(damascene process)을 이용한다. 도 5는 그 안에 형성된 다수의 반도체 장치(도시않음)를 갖는 기판(10)을 도시하고 있다. 비록, 제1레벨 배선이 기판의 적어도 일부 또는 기판내의 반도체 장치의 적어도 일부와 직접 접촉할 수 있지만, 통상, 집적회로장치들의 표면상에 패시베이션 물질 또는 절연물질층(12)이 존재한다. 실리콘 옥사이드층과 같은 유전물질층(30)을 플라즈마 증진 화학증착법(PECVD: plasma enhanced chemical vapor deposition)으로 침착한다. 종래의 포토리소그라피를 수행하여, 배선의 패턴에 대응하는 영역상에 유전층(30)을 노출하는 포토레지스트 마스크 또는 하드 마스크를 형성한다. 부등방성 에칭을 수행하여 유전층(30)내에 깊이 약 2,000∼10,000Å으로 트렌치 또는 함몰부를 형성한다. 몇몇 경우에는, 트렌치의 에칭종결부로서 아래에 있는 패시베이션 또는 절연층(12)을 사용하여, 유전층(30)을 통해 에칭 깊이를 연장할 수 있다. 다른 경우에는, 보다 두꺼운 유전층(30)내에 트랜치의 깊이를 결정하기 위해, 에칭 공정의 시간 동안, 에칭공정을 유전층(30)을 통과하여 부분적으로 연장할 수 있다.

이어서, 장치의 표면상에 금속을 침착하여 유전층(30)내의 트렌치 또는 함몰부를 충전하고, 유전층(30)의 표면의 다른 부분을 피복한다. 침착된 금속은 화학증착법(CVD)으로 침착된 텅스텐이거나, 물리증착(PVD)기술을 사용하여 침착된 ″뜨거운″ 알루미늄일 수 있다. 제1레벨 배선은 다른 유형의 금속들을 포함하거나, 금속 및 다른 물질을 둘다 포함하는 적층 또는 다른 복합 구조를 포함할 수 있다. 금속층을 침착한 다음, 에칭 또는 보다 바람직하기로는 화학기계적 연마에 의해 유전층(30)의 표면으로부터 과량의 금속을 제거하여, 도 6에 도시된 바와 같이, 유전층(30)의 표면과 실질적으로 동일평면인 상측 표면을 갖는 금속 배선(32)를 형성한다. 바람직한 배선 형성 공정의 트렌치 에칭, 금속 침착 및 화학기계적 연마공정은 다른 금속 침착 및 포토리소그라피 공정 보다 훨씬 확실하게, 좁은 제1금속배선의 패턴을 제공한다.

다음으로, 장치의 표면상에, 제1레벨 금속 배선(32)의 표면 및 유전층(30) 표면의 노출 영역을 피복하는 에칭종결층(34)를 형성한다 (도 7). 바람직하기로는 유전층(30)의 유전물질과는 다른 절연 물질로 이루어진 에칭종결층(34)을 형성한다. 가장 바람직하기로는, 에칭종결층 상에 침착된 절연물질층(36)과도 다른 물질로 이루어진 에칭종결층(34)을 형성한다. 다른 물질을 사용하면, 다층 절연 구조를 통과하여 에칭하는 공정을 각 접촉면에서 종결되도록 해준다. 통상, 유전층(30)은 실리콘 옥사이드로 형성되고, 에칭종결층(34)의 표면상에 침착된 절연물질층(36) 역시 실리콘 옥사이드로 형성되어 있다. 따라서, 에칭종결층에 적절한 물질은 실리콘 니트라이드일 수 있다. 특히, 유도적으로 커플링된 플라즈마 또는 헬리콘파 플라즈마와 같은 고밀도 플라즈마 에칭 공정을 사용하는 경우에, 에칭 공정은 실리콘 옥사이드와 실리콘 니트라이드 사이에서 고도로 선택적일 수 있다.

실리콘 니트라이드 에칭종결층(34)은 CVD에 의해 두께 약 200∼1,000Å으로 침착될 수 있다. 에칭종결층(34)은 에칭종결부로서 확실하게 작용할 수 있도록 충분하게 두꺼운 것이 바람직하다. 필요 두께는 비아가 형성되는 유전층(36)의 두께 및 유전층(30) 및 금속 배선(32) 표면의 평탄도에 따라 100Å 정도로 작을 수도 있다. 도 6에 도시된 구조를 형성하는데 바람직한 연마 공정이 유전층(30) 및 금속배선(32)의 표면사이에 중요한 단계라면, 바람직하고 완전한 피복단계를 보장하기 위해 보다 두꺼운 실리콘 니트라이드층이 필요할 수 있다. 에칭종결층을 형성한 다음, 예를 들어, 실리콘 옥사이드의 PECVD에 의해 금속간 유전층(36)을 형성한다.

이어서, 금속간 유전층(36)을 통해 비아를 형성한다. 통상의 포토리소그라피 또는 균등한 수단으로 금속간 유전층의 표면상에 비아 에치 마스크(via etch mask)를 형성한다. 이어서, 바람직하기로는, CF₄, C₂F₆및 CO₂를 포함하는 소스 기체의 혼합물로부터 유도된 플라즈마를 사용하는 고밀도 플라즈마 에칭기내에서 부등방성 공정을 사용하여 비아(38)를 에칭한다. 바람직하기로는 에칭 단계는 에칭종결층(34)상에서 종결된다. 예를 들어, CHF₃로부터 유도된 플라즈마를 사용하고, 상기 에칭이 유전(실리콘 옥사이드)층(30)의 표면상에서 종결되는 부등방성 에칭공정을 사용하여 비아(38)내에서 에칭종결층을 에칭한다. 비아 에치 마스크는 에칭종결층의 제거시 또는 그 전에 제거한다.

도 9에서 보는 바와 같이, 바람직하기로는 금속간 유전층(36)의 표면 위와 비아(38)내에 점착 또는 글루층(40)을 침착한다. 상기와 같은 글루층을 사용하면, 도전플러그 및 제1레벨 배선사이의 접착성을 개선하고, 들떠 오를 가능성이 줄어들기 때문에 바람직하다. 글루층(40)은 티타늄, 티타늄 니트라이드, 티타늄 텅스텐, 탄탈륨, 탈탈륨 니트라이드 또는 다른 적절한 물질을 단독으로 또는 조합한 것일 수 있고, 통상 물리적 증측법으로 수백Å의 두께로 침착된다.

도 10에 도시된 바와 같이, 금속플러그(42)를 비아내에 형성하여 글루층과 접촉하도록 하는 것이 바람직하다. 예를 들어, WF₆소스 기체를 사용하는 텅스텐의 CVD에 의해 텅스텐 플러그를 형성할 수 있다. 몇몇 경우에는, 플러그(42)를 형성하기 위해 예를 들어 알루미늄을 포함하는 다른 물질을 사용하는 것이 적절할 수 있다. 본 발명에 따른 바람직한 텅스텐 CVD공정은 텅스텐을 글루층 전체에 침착한다. 따라서, 글루층이 금속간 유전층(36)의 일부를 피복하는 장치에 대해서는 비아 밖의 유전층(36)의 표면으로부터 침착된 텅스텐을 제거하고, 텅스텐 플러그를 유전층(36)의 표면과 일치하도록 평탄화하여 도시된 바와 같은 플러그(42)를 형성하기 위해, CMP 또는 에치백 공정을 사용하는 것이 바람직하다. 바람직한 연마 공정에서, 유전층(36)의 표면으로부터 글루층(40)을 제거한다. 결과적으로, 유전층(36) 및 플러그(42)상에 제1글루층(40)과 구성 및 침착 공정이 유사한 제2글루층(44)을 침착하는 것이 바람직하다. 생성된 구조는 도 11에 나타나 있다.

도 11에 도시된 바와 같이, 제2레벨글루층(44)과 접촉하는 제2레벨 배선(46)을 포함하는 제2레벨의 배선들을 형성하기 위해, 후속 공정을 계속한다. 여기에 기재된 공정은 다양한 다른 공정에 의해 형성되고, 텅스텐과 알루미늄을 포함하며, 제2레벨배선에 사용되는 범위내의 다른 물질들을 사용할 수 있다. 제1 및 제2배선층 사이의 인터커넥트의 형성과 관련하여 본 발명을 설명하였으나, 다른 레벨상의 도체 또는 도전성 영역 사이에 형성된 인터커넥트를 일반적으로 언급하는 것으로 이해되어야 한다. 비록, 본 발명의 특정 양상을 상기 구조에 대한 가장 바람직한 분야에 적용하여 설명하였으나, 본 발명의 방법은 도체가 배선이거나, 도체가 인접한 레벨상에 형성되어야 할 것을 요구하지는 않는다.

본 발명을 특정 실시예를 참조하여 설명하였으나, 본 기술분야의 통상을 가진 자는 본 발명의 기본 기능을 변화시킴이 없이 전술한 실시예의 다양한 변형 및 변경이 이루어질 수 있음을 명심해야 한다. 따라서, 본 발명의 범위는 본 명세서에 기재된 특정 실시예에 한정되지 않고, 본 발명의 범위는 첨부한 특허청구범위로부터 결정된다.

본 발명에 따른 방법은 하자있는 비아 형성을 방지함으로써, 낮은 저항 레벨을 갖는 인터커넥트를 보다 확실하게 형성할 수 있다.

Claims (18)

1. 반도체 장치내의 인터커넥트 구조의 형성방법에 있어서,

   반도체 기판상에, 제1절연층에 인접하고 상기 제1절연층과 동일평면의 상측표면을 갖는 도전층을 마련하는 단계와;

   상기 도전층 및 상기 제1절연층의 상측 표면상에, 상기 제1절연층과 다른 에칭종결층을 침착하는 단계와;

   상기 에칭종결층 상에, 상기 에칭 종결층과는 다른 제2절연층을 침착하는 단계와;

   에칭종결층의 일부를 노출하도록 비아를 에칭하여, 적어도 부분적으로는 상기 도전층 위에 에칭된 비아를 형성하는 단계와;

   상기 비아내의 상기 에칭종결층을 제거하는 단계와;

   상기 비아 내의 상기 도전층 상에 글루층을 침착하는 단계와; 그리고

   상기 비아를 도전성 물질로 충전하는 단계를 포함하는 것을 특징으로 하는 인터커넥트 구조의 형성방법.
2. 제 1항에 있어서,

   상기 도전층은 금속으로 이루어지고, 상기 도전층 및 상기 절연층의 동일평면의 상측 표면은 연마에 의해 형성되는 것을 특징으로 하는 인터커넥트 구조의 형성방법.
3. 제 1항에 있어서,

   상기 도전층 및 상기 절연층의 동일평면의 표면은 상기 절연층의 에칭백(etching back)에 의해 형성되는 것을 특징으로 하는 인터커넥트 구조의 형성방법.
4. 제 1항에 있어서.

   상기 에칭종결층의 제거단계는 상기 절연층의 일부도 노출시키는 것을 특징으로 하는 인터커넥트 구조의 형성방법.
5. 반도체 장치용 인터커넥트의 형성방법에 있어서,

   반도체 기판상에, 연부 및 상측 표면을 갖는 절연층을 마련하는 단계와;

   상기 절연층의 연부측 옆에 상측 표면을 갖는 금속층을 마련하는 단계와;

   상기 절연층 및 상기 금속층의 상측 표면상에 에칭종결층을 침착하는 단계와;

   상기 에칭 종결층 상에 유전층을 침착하는 단계와;

   상기 에칭종결층을 노출하기 위해 상기 유전층을 통해 비아를 형성하는 단계와;

   상기 금속층의 적어도 일부를 노출하기 위해 상기 비아내의 에칭종결층을 제거하는 단계와;

   상기 비아 내의 상기 금속층 상에 글루층을 침착하는 단계와; 그리고

   상기 비아내에 금속플러그를 형성하여 상기 금속층을 상기 유전층의 상부에 형성된 도체에 연결하는 단계를 포함하는 것을 특징으로 하는 인터커넥트의 형성방법.
6. 제 5항에 있어서,

   상기 제거단계는 절연층의 일부도 노출시키는 것을 특징으로 하는 인터커넥트의 형성방법.
7. 제 5항에 있어서,

   상기 비아내와 상기 유전층의 표면상에 플러그 금속의 화학적 증착법에 의해 상기 금속플러그를 형성한 다음, 상기 유전층의 표면으로부터 플러그 금속을 제거하는 것을 특징으로 하는 인터커넥트의 형성방법.
8. 반도체 장치용 인터커넥트의 형성방법에 있어서,

   반도체 기판상에 절연층을 형성하는 단계와;

   상기 절연층에 함몰 패턴을 형성하는 단계와;

   상기 절연층 상에 금속층을 침착하는 단계와;

   상기 금속층을 평탄화하여, 상기 절연층 내에 상기 함몰 패턴에 대응하는 제1레벨 배선의 패턴을 형성하는 단계와;

   상기 절연층 및 상기 금속 배선의 표면상에 에칭종결층을 침착하는 단계와;

   상기 에칭종결층상에 유전층을 침착하는 단계와;

   상기 유전층을 통해 비아를 에칭하여 상기 에칭종결층을 노출시키는 단계와;

   상기 비아내의 상기 에칭종결층을 제거하여 금속 배선의 적어도 일부를 노출시키는 단계와;

   상기 비아내의 상기 금속 배선상에 글루층을 침착하는 단계와; 그리고

   상기 비아내에 금속플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 인터커넥트의 형성방법.
9. 제 8항에 있어서,

   상기 제거단계는 상기 절연층의 일부도 노출시키는 것을 특징으로 하는 인터커넥트의 형성방법.
10. 제 8항에 있어서,

    상기 비아내와 상기 절연층의 표면상에 플러그 금속의 화학적 증착법으로 상기 금속플러그를 형성한 다음, 상기 유전층의 표면으로부터 플러그 금속을 제거하는 것을 특징으로 하는 인터커넥트의 형성방법.
11. 제 8항에 있어서,

    상기 유전층 및 상기 금속플러그와 접촉하는 제2레벨 배선을 형성하는 단계를 더 포함하며, 상기 금속플러그는 상기 제2레벨 배선을 상기 제1레벨 배선에 연결하는 것을 특징으로 하는 인터커넥트의 형성방법.
12. 제 8항에 있어서,

    상기 함몰 패턴 형성 단계는 상기 절연층 상에 마스크를 형성하고, 상기 절연층을 부분적으로 통과하여 에칭하는 단계를 포함하는 것을 특징으로 하는 인터커넥트의 형성방법.
13. 제 12항에 있어서,

    상기 평탄화 단계는 상기 금속층의 화학기계적 연마단계를 포함하는 것을 특징으로 하는 인터커넥트의 형성방법.
14. 제 13항에 있어서,

    상기 절연층은 실리콘 옥사이드로 이루어지고, 상기 에칭종결층은 실리콘 니트라이드로 이루어지는 것을 특징으로 하는 인터커넥트의 형성방법.
15. 제 14항에 있어서,

    상기 유전층은 실리콘 옥사이드를 함유하는 것을 특징으로 하는 인터커넥트의 형성방법.
16. 제 12항에 있어서,

    상기 금속플러그는 상기 비아내의 제1레벨 배선상에 글루층을 먼저 침착함으로써 형성되는 것을 특징으로 하는 인터커넥트의 형성방법.
17. 제 16항에 있어서,

    화학적 증착법에 의해 적어도 상기 비아내에 텅스텐을 침착하는 단계를 더 포함하는 것을 특징으로 하는 인터커넥트의 형성방법.
18. 제 17항에 있어서,

    상기 유전층 및 상기 금속플러그와 접촉하는 제2레벨 배선을 형성하는 단계를 더 포함하며, 상기 금속플러그는 상기 제2레벨 배선을 상기 제1레벨 배선에 연결하는 것을 특징으로 하는 인터커넥트의 형성방법.

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