KR20160026456A - 연결 배선 구조체 형성 방법 - Google Patents

연결 배선 구조체 형성 방법 Download PDF

Info

Publication number
KR20160026456A
KR20160026456A KR1020140115388A KR20140115388A KR20160026456A KR 20160026456 A KR20160026456 A KR 20160026456A KR 1020140115388 A KR1020140115388 A KR 1020140115388A KR 20140115388 A KR20140115388 A KR 20140115388A KR 20160026456 A KR20160026456 A KR 20160026456A
Authority
KR
South Korea
Prior art keywords
layer
recess portion
line width
polymer block
forming
Prior art date
Application number
KR1020140115388A
Other languages
English (en)
Other versions
KR102225696B1 (ko
Inventor
반근도
복철규
유민애
박종천
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140115388A priority Critical patent/KR102225696B1/ko
Priority to US14/573,753 priority patent/US9202744B1/en
Priority to CN201510037511.5A priority patent/CN105895577B/zh
Priority to US14/925,821 priority patent/US9245796B1/en
Publication of KR20160026456A publication Critical patent/KR20160026456A/ko
Application granted granted Critical
Publication of KR102225696B1 publication Critical patent/KR102225696B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하고, 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성한다. 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하고, 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도한 후, 폴리머 블록 도메인부를 선택적으로 제거한다. 폴리머 블록 매트릭스부를 식각 마스크로 이용하여 비아 캐비티(via cavity)를 식각하는 연결 배선 구조체 형성 방법을 제시한다.

Description

연결 배선 구조체 형성 방법{Method of fabricating interconnection structure}
본 출원은 반도체 기술에 관한 것으로서, 보다 상세하게는 비아(via)를 가지는 다마신(damascene) 연결 배선 구조체를 형성하는 방법에 관한 것이다.
반도체 산업이 급속히 성장되며, 보다 높은 소자 밀도를 갖는 집적 회로를 구현하고자 노력하고 있다. 평면적으로 단위 셀(cell)이 차지는 면적을 감소시켜, 보다 많은 수의 소자들을 제한된 면적 내에 집적시키기 위해서, 수 내지 수십 ㎚의 수준의 나노 스케일(nano scale)의 선폭(CD: Critical Dimension)을 가지는 패턴 구조를 구현하기 위해 다양한 기술들이 시도되고 있다.
반도체 소자의 미세 패턴을 단순히 포토리소그래피(photo lithography) 기술에 의존하여 형성할 때, 리소그래피 장비의 이미지(image) 분해능에 대한 한계로 보다 미세한 크기의 패턴을 구현하는 데 제약이 있다. 포토리소그래피 기술에 사용되는 광원의 파장 및 광학 시스템(system)의 해상 한계로 인한 분해능 제약을 극복하여 미세 패턴들의 배열을 형성하기 위해서, 폴리머(polymer) 분자들의 자기조립(self-assembly) 가능성을 이용한 미세 패턴들을 형성하는 방법이 고려될 수 있다.
연결 배선 구조체는 수평으로 연장된 도전 라인(line)과 수직한 도전 비아 (via)를 조합하여 구성될 수 있다. 듀얼 다마신 공정 개념(dual damascene processing scheme)은 도전 라인과 도전 비아(또는 콘택(contact))를 단일 금속 채움 및 평탄화(fill and planarization) 과정으로 형성하도록 도입된 바 있다. 알려진 듀얼 다마신 공정 개념은 도전 라인을 위한 트렌치(trench)를 형성하기 위한 과정과, 비아를 형성하기 위한 홀(hole) 형성 과정이 서로 분리된 리소그래피 과정들(lithographic processes)을 요구하고 있다. 고성능의 반도체 칩(chip)은 고밀도의 반도체 소자들과 고밀도의 금속 배선들을 요구하고 있으며, 이들을 위한 리소그래피 과정은 매우 높은 정밀도의 마스크(mask)가 요구되고 있다. 이에 따라, 서로 다른 두 리소그래피 과정들에 사용되는 마스크들은 매우 작은 엄격한 오버레이 허용도(overlay tolerance)가 요구된다. 이에 따라, 듀얼 다마신 공정을 수행하는 데 특별히 어려운 리소그래피 과정들이 요구되며, 또한, 보다 높은 공정 비용이 요구되고 있다.
본 출원은 블록코폴리머(block co-polymer)의 상분리를 이용하여 비아(via)를 가지는 다마신(damascene) 연결 배선 구조체를 형성하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 반도체 기판 상에 유전층을 형성하는 단계; 상기 유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 상기 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하기 위해 상기 유전층을 패터닝하는 단계; 상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계; 상기 제2리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계; 상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계; 상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계; 및 상기 폴리머 블록 매트릭스부를 식각 마스크로 이용하는 식각 과정으로 상기 제2네스트형 리세스부의 바닥 부분에 비아 캐비티(via cavity)를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계; 상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 상기 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계; 상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부 및 상기 제2선폭보다 작은 제4선폭을 가지는 제2라인형 리세스부를 포함하는 제2리세스부를 제공하는 가이드 스페이서(guiding spacer)층을 상기 제1리세스부에 형성하는 단계; 상기 제2리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계; 상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 상기 제2네스트형 리세스부 내에 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계; 상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계; 상기 폴리머 블록 매트릭스부에 의해 노출되는 상기 가이드 스페이서층 부분을 선택적으로 제거하여 제1비아 캐비티(via cavity)를 형성하는 단계; 및 상기 제1비아 캐비티에 의해 노출된 상기 제1유전층 부분을 선택적으로 제거하여 상기 제1비아 캐비티가 깊어진 형상의 제2비아 캐비티를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계; 상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region), 제5선폭을 가지는 제3네스트형 리세스부(nest shaped recessed region), 상기 제1네스트형 리세스부에 연결되고 상기 제3네스트형 리세스부에 이격되고 상기 제1선폭 및 상기 제5선폭보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recess region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계; 상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부 및 상기 제5선폭보다 작은 제6선폭을 가지는 제4네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계; 상기 제2네스트형 리세스부 및 상기 제4네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계; 상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계; 상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계; 상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 상기 제2네스트형 리세스부 내에 제1비아 캐비티(via cavity) 및 상기 제4네스트형 리세스부 내에 제3비아 캐비티를 형성하는 단계; 상기 제1 및 제3비아 캐비티들에 의해 각각 노출된 상기 제1유전층 부분들을 선택적으로 제거하여 상기 제1 및 제3비아 캐비티들 각각이 깊어진 형상의 제2 및 제4비아 캐비티들을 형성하는 단계; 상기 제1리세스부 및 상기 제 2및 제4비아 캐비티들을 채우는 제2희생층을 형성하는 단계; 상기 제2희생층으로 상기 제1라인형 리세스부 및 제4비아 캐비티의 형상을 보호하며 상기 제3네스트형 리세스부 주위의 상기 제2유전층 부분을 선택적으로 제거하여 상기 제5선폭보다 큰 제7선폭을 가지는 제5네스트형 리세스부를 패터닝하는 단계; 상기 제5네스트형 리세스부, 상기 제1라인형 리세스부, 상기 제2비아 캐비티 및 상기 제4비아 캐비티를 채우는 도전층을 형성하는 단계; 및 상기 도전층을 평탄화하여 상기 제5네스트형 리세스부를 채우는 부분으로 도전 패드(pad)를 형성하고 상기 제4비아 캐비티를 채우는 부분으로 제2도전 비아를 형성하고 상기 제1라인형 리세스부를 채우는 부분으로 도전 라인을 형성하고 상기 제2비아 캐비티를 채우는 부분으로 제1도전 비아를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계; 상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region), 제5선폭을 가지는 제3네스트형 리세스부(nest shaped recessed region), 상기 제1네스트형 리세스부에 연결되고 상기 제3네스트형 리세스부에 이격되고 상기 제1선폭 및 상기 제5선폭보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recess region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계; 상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부 및 상기 제5선폭보다 작은 제6선폭을 가지는 제4네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계; 상기 제2네스트형 리세스부 및 상기 제4네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계; 상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계; 상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계; 상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 상기 제2네스트형 리세스부 내에 제1비아 캐비티(via cavity) 및 상기 제4네스트형 리세스부 내에 제3비아 캐비티를 형성하는 단계; 및 상기 제1 및 제3비아 캐비티들에 의해 각각 노출된 상기 제1유전층 부분들을 선택적으로 제거하여 상기 제1 및 제3비아 캐비티들 각각이 깊어진 형상의 제2 및 제4비아 캐비티들을 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계; 상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 상기 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계; 상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부를 제공하며 상기 제1라인형 리세스부를 메우는 가이드 스페이서(guiding spacer)층을 상기 제1리세스부에 형성하는 단계; 상기 제2네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계; 상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계; 상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계; 상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 제1비아 캐비티(via cavity)를 형성하는 단계; 및 상기 제1비아 캐비티에 의해 노출된 상기 제1유전층 부분을 선택적으로 제거하여 상기 제1비아 캐비티가 깊어진 형상의 제2비아 캐비티를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계; 상기 제2유전층에 제5선폭을 가지는 제3네스트형 리세스부(nest shaped recessed region) 및 상기 제3네스트형 리세스부와 이격되고 상기 제5선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recess region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계; 상기 제5선폭보다 작은 제6선폭을 가지는 제4네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계; 상기 제2네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계; 상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계; 상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계; 상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 제3비아 캐비티(via cavity)를 형성하는 단계; 상기 제3비아 캐비티에 의해 노출된 상기 제1유전층 부분을 선택적으로 제거하여 상기 제3비아 캐비티가 깊어진 형상의 제4비아 캐비티를 형성하는 단계; 상기 제3네스트형 리세스부 주위의 상기 제1유전층 부분을 선택적으로 제거하여 상기 제5선폭보다 큰 제7선폭을 가지는 제5네스트형 리세스부를 패터닝하는 단계; 상기 제5네스트형 리세스부, 상기 제1라인형 리세스부 및 상기 제4비아 캐비티를 채우는 도전층을 형성하는 단계; 및 상기 도전층을 평탄화하여 상기 제5네스트형 리세스부를 채우는 부분으로 도전 패드(pad)를 형성하고 상기 제1라인형 리세스부를 채우는 부분으로 도전 라인을 형성하고 상기 제4비아 캐비티를 채우는 부분으로 제2도전 비아를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법을 제시한다.
본 출원의 실시예들에 따르면, 블록코폴리머(block co-polymer)의 상분리를 이용하여 비아를 가지는 다마신 연결 배선 구조체를 형성할 수 있다.
도 1은 본 출원의 일 예에 의한 연결 배선 구조체를 보여주는 도면이다.
도 2 및 도 3은 본 출원의 일 예에 의한 연결 배선 구조체를 위한 레이아웃 디자인(layout design)을 보여주는 평면도들이다.
도 4 내지 도 36은 본 출원의 일 예에 의한 연결 배선 구조체 형성 방법을 보여주는 도면들이다.
도 37은 본 출원의 다른 일 예에 의한 연결 배선 구조체를 보여주는 도면이다.
도 38 및 도 39는 본 출원의 다른 일 예에 의한 연결 배선 구조체를 위한 레이아웃 디자인(layout design)을 보여주는 평면도들이다.
도 40 내지 도 95는 본 출원의 다른 일 예에 의한 연결 배선 구조체 형성 방법을 보여주는 도면들이다.
도 96 내지 도 98은 블록코폴리머(block copolymer)의 상분리를 보여주는 도면들이다.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
본 출원의 실시예들은 블록코폴리머(block co-polymer)의 상분리를 이용하여 비아를 가지는 다마신 연결 배선 구조체를 형성하는 과정을 제시할 수 있다. 블록코폴리머의 상분리를 이용한 직접적자기정렬 과정(direct self-assembly process)를 비아 콘택홀을 형성하는 과정에 적용하여, 도전 라인과 함께 미세한 크기의 도전 비아를 한번의 리소그래피 과정으로 형성할 수 있다. 블록코폴리머의 상분리를 이용한 직접적 자기정렬 과정(direct self-assembly process)를 다마신 과정에 적용하여, 다마신 도전 라인에 자기 정렬되는 도전 비아를 한번의 리소그래피 과정으로 형성할 수 있다.
도전 라인을 위한 다마신 트렌치(damascene trench) 형상과 도전 비아가 형성될 위치에 보다 큰 선폭을 가지는 다마신 네스트(damascene nest) 형상을 도입하고, 다마신 트렌치와 다마신 네스트의 측벽에 스페이서(spacer) 형상을 제공하는 가이드(guide)를 형성하고, 가이드가 블록코폴리머의 상분리가 가능한 위치가 다마신 네스트에 의해 제공되는 공간으로 제한되도록 유도함으로써, DSA 과정이 실질적으로 비아 콘택홀이 형성될 위치에서만 수행되도록 유도할 수 있다. 이에 따라, 다마신 도전 라인을 형성하면서 동시에 도전 비아를 별도의 추가 리소그래피 과정을 생략하면서 형성할 수 있다.
도전 비아는 도전 라인에 자기 정렬되도록 위치할 수 있으며, 경우에 따라 도전 비아는 도전 라인과 분리된 위치에 위치할 수도 있다. 도전 비아가 도전 라인에 자기 정렬되도록 위치할 경우 듀얼 다마신(dual damascene) 공정 개념이 적용될 수 있다. 도전 비아는 다마신 트렌치를 채워 형성되는 도전 라인에 자기 정렬되도록 형성될 수 있다. 도전 비아가 도전 라인에 분리된 위치에 위치할 경우, 도전 라인을 형성하는 다마신 과정에 도전 비아를 위한 비아 콘택홀을 DSA 과정을 적용하여 형성할 수 있어, 비아 콘택홀을 형성하기 위한 추가 리소그래피 과정이 생략될 수 있다. 도전 비아는 다마신 트렌치를 채워 도전 라인을 형성하는 도전층 채움 과정에서 비아 콘택홀이 도전층으로 함께 채워져 형성될 수 있다.
본 출원의 실시예들은 블록코폴리머(BCP)의 특정 폴리머 블록이 정렬(ordering)되어 폴리머 블록들의 도메인(domain)부로 상분리되고, 상분리된 도메인부를 선택적으로 제거함으로써 나노 스케일(nano scale) 크기의 형상(feature)을 가지는 비아 콘택홀을 유도할 수 있다. 이에 따라, 연결 배선 구조체의 도전 비아의 크기를 매우 작은 나노 스케일 선폭 크기로 구현되도록 유도할 수 있다. 나노 스케일(nano scale) 형상은 수㎚ 내지 수십 ㎚의 크기를 가지는 구조체를 의미할 수 있다.
본 출원의 실시예들은 PcRAM 소자나 ReRAM 소자와 같이 셀 영역에 미세한 크기의 노드(node) 배열 및 노드들에 연결되는 배선 라인들을 구비하는 소자를 구현하는 데 적용될 수 있다. 규칙적 반복 배열되는 도전 비아들 및 도전 라인들 뿐만 아니라, 불규칙적으로 위치하는 도전 비아들 및 도전 라인들을 형성하는 과정에 본 출원의 실시예들은 적용될 수 있다. 본 출원의 실시예들은 SRAM, FLASH, MRAM 또는 FeRAM과 같은 메모리 소자나, 논리 집적회로가 집적된 로직(logic) 소자에도 적용될 수 있다.
도 1은 본 출원의 일예에 의한 연결 배선 구조체를 예시한다.
도 1을 참조하면, 연결 배선 구조체(10)는 서로 다른 높이 레벨(level)에 위치하는 두 도전층들(11, 13)을 연결하는 도전 비아(via: 15)를 포함하는 구조로 예시될 수 있다. 하부의 도전층(11)은 워드 라인(word line)과 같은 도전 라인으로 예시될 수 있으나, 도전형 불순물이 도핑된 반도체층과 같은 정션 영역(junction region)이나 또는 도전 비아(15)가 접속하는 부재로서의 도전 패드(pad)일 수도 있다. 도전 비아(15)는 콘택(contact)으로도 불리워지는 도전 부재로 하부 도전층(11)과 상부 도전층(13)을 상호 연결하여 부재로 도입될 수 있다. 도전 비아(15)는 상부 도전층(13)에 접속되기 위해서 상부 도전층(13)의 일부에 정렬되도록 형성되어야 하는 데, 본 출원에서는 도전 비아(15)가 상부 도전층(13)에 자기 정렬되도록 유도하는 방법을 제시한다.
상부 도전층(13)이 다수 개가 나란히 반복 배치되고, 하부 도전층(11)이 다수 개가 나란히 반복 배치되며 상부 도전층(13)에 직교하게 배치될 경우, 도전 비아(15)는 다수 개가 나란히 반복 배치되어 개개의 상부 도전층(13)과 하부 도전층(11)을 상호 연결시키도록 배치될 수도 있다. 도전 비아(15)가 규칙적으로 반복되도록 배치되는 경우를 고려할 수도 있지만, 회로 소자를 구성하는 데 요구되는 배선 구조에서 많은 경우 도전 비아(15)가 불규칙적이고 반복되지 않는 위치에 배치되는 것이 요구될 수 있다. 이러한 경우 도전 비아(15)를 요구되는 위치에 배치하기 위해서 별도의 리소그래피 과정이 요구되는 것이 일반적이지만, 본 출원에서는 블록코폴리머(block copolymer)의 상분리와 다마신(damascene) 과정을 함께 이용하여 별도의 리소그래피 과정의 추가없이 도전 비아(15)가 랜덤(random)하게 요구되는 위치에서 상부 도전층(13)에 정렬되도록 형성할 수 있다.
도 2는 본 출원의 일예에 의한 연결 배선 구조체를 위한 레이아웃 디자인을 예시하고, 도 3은 본 출원의 일예에 의한 연결 배선 구조체를 위한 다마신 리세스부 레이아웃 디자인(layout design of damascene recessed region)을 예시한다.
도 2 및 도 3을 참조하면, 도 1에 제시된 바와 같은 도전 비아(15) 및 상부 도전층(13)을 구현하기 위해 다마신 과정을 수행하기 위한 레이아웃(30)이 설계될 수 있다. 상부 도전층(13)의 패턴을 위한 다마신 트렌치(damascene trench) 또는 다마신 제1라인형 리세스부(damascene first linear shaped recessed portion: 33)의 레이아웃을 제2선폭(D2)을 가지는 라인(line) 형상으로 설계할 수 있다.
상부 도전층(13)의 패턴을 위한 제1라인형 리세스부(33)의 레이아웃에 중첩되도록, 도전 비아(15)를 위한 비아홀(via hole) 또는 콘택홀(contact hole), 비아 캐비티(via cavity: 35) 형상의 레이아웃을 설정하고, 비아 캐비티(35)의 레이아웃 주위에 위치하는 제1라인형 리세스부(33)의 레이아웃 부분을 제3선폭(D3) 만큼 더 확장하여 제2선폭(D2) 보다 더 큰 제1선폭(D1)을 가지는 다마신 제1네스트형 리세스부(nest shaped recessed portion: 34)의 레이아웃을 얻는다. 제1네스트형 리세스부(34)의 레이아웃은 홀(hole) 형상의 오목한 홈을 제공하기 위해서 설정될 수 있으며, 제1네스트형 리세스부(34) 내에 블록코폴리머의 상분리에 의해서 자기정렬되는 비아 캐비티(35)의 형상이 유도되도록 한다. 제1네스트형 리세스부(34)의 레이아웃과 제1라인형 리세스부(33)의 레이아웃은 상호 연결되도록 설계되어 다마신 과정을 위한 다마신 제1리세스부(31)의 레이아웃이 이루어진다. 제1네스트형 리세스부(34)의 레이아웃의 제1선폭(D1)에 비해 제1라인형 리세스부(33)의 레이아웃의 제2선폭(D2)을 작게 설정함으로써, 블록코폴리어의 상분리가 제1네스트형 리세스부(34) 내에서만 이루어지도록 유도한다. 제1, 제2 및 제3선폭(D1, D2, D3)은 서로 다른 선폭 크기를 구분하기 위한 표현으로, 특별한 순서를 지칭하는 것은 아니다.
도 4 내지 도 6은 식각 마스크(570)를 형성하는 과정을 보여준다. 도 4는 식각 마스크(570)의 평면 형상을 보여주는 평면도이고, 도 5는 도 4의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 6은 도 4의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 5 및 도 6을 도 4와 함께 참조하면, 반도체 기판(100) 상에 절연층(200) 및 절연층(200)에 의해 격리되는 하부 도전 라인(310)의 구조를 형성한다. 하부 도전 라인(310)은 도 1의 연결 배선 구조체(10)의 도전 비아(15)가 접속되는 하부 도전층(11)으로 도입될 수 있다. 하부 도전 라인(310)을 묘사하고 있으나, 패드(pad)와 같은 도전층이나 또는 반도체 기판(100)에 구현되는 도전 불순물 영역, 예컨대, 트랜지스터의 정션(junction) 영역이 하부 도전 라인(310) 대신에 구비될 수도 있다. 하부 도전 라인(310)은 금속 라인(metal line)으로 구비될 수 있다. 절연층(200)은 실리콘 산화물(SiO2)와 같은 유전 물질을 포함하여 구비될 수 있다.
하부 도전 라인(310) 상에 유전층(410, 510, 430, 530, 550)의 적층 구조를 형성한다. 유전층(410, 510, 430, 530, 550)의 적층 구조는 다수의 유전층들이 상호 적층된 구조를 예시하지만 하나의 단일층으로 도입될 수도 있다. 제1유전층(510)과 제2유전층(530)이 적층되고, 제1하드 마스크층(410) 및 제2하드 마스크층(430)이 제1유전층(510)과 하부 도전 라인(310) 사이 계면과 제1유전층(510)과 제2유전층(530)의 사이 계면에 각각 도입될 수 있다. 제1하드 마스크층(410) 및 제2하드 마스크층(430)로 표현하지만, 식각 과정에서 식각 정지부(etch stopper)로 각각 이용될 수 있으므로 식각 정지층으로 이해될 수도 있다. 제1하드 마스크층(410) 및 제2하드 마스크층(430)은 제1 및 제2유전층(510, 530)을 이루는 유전 물질과 식각 선택비를 가질 수 있는 유전 물질, 예컨대, 실리콘 질화물(Si3N4)를 포함하는 층으로 도입될 수 있다. 제1 및 제2유전층(510, 530)은 실질적으로 동일한 유전 물질로 구비될 수 있으며, 경우에 따라 서로 다른 유전 물질로 구비될 수도 있다. 제2유전층(530)의 표면 상에는 제3하드 마스크층(550)이 형성될 수 있다. 제3하드 마스크층(550)은 제2유전층(530)과 식각 선택비를 가질 수 있는 물질층, 예컨대, 실리콘 질화물층을 포함하여 형성될 수 있다.
유전층(410, 510, 430, 530, 550)의 적층 구조 상에 식각 마스크(570)를 형성한다. 예컨대 포토레지스트(photoresist)층을 제3하드 마스크층(550) 상에 형성하고, 리소그래피 과정을 수행하여 도 3을 참조하여 설명한 바와 같은 다마신 제1리세스부(31)의 레이아웃을 포토레지스트층에 패턴 전사한다. 노광 및 현상 과정에 의해서 제1리세스부(31)의 레이아웃을 따르는 제1리세스부 형상의 오프닝부(opening: 670)이 패터닝된 포토레지스트 패턴을 식각 마스크(570)로 형성한다. 제1네스트형 리세스부(도 3의 34)의 레이아웃은 노광 및 현상 과정에서 모서리 부분이 트리밍(trimming) 또는 라운딩(rounding)되어 실질적으로 원형 형상의 제1네스트형 리세스부 형상의 제1오프닝부(674)로 패턴 전사될 수 있다. 제1라인형 리세스부(도 3의 33)의 레이아웃은 제2오프닝부(673)로 패턴 전사될 수 있다.
도 7 내지 도 9는 제1리세스부(650)을 형성하는 과정을 보여준다. 도 7는 제1리세스부(650)이 형성된 평면 형상을 보여주는 평면도이고, 도 8은 도 7의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 9는 도 7의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 8 및 도 9를 도 7과 함께 참조하면, 식각 마스크(도 5의 570)에 의해 노출된 제3하드 마스크층(550) 부분을 선택적으로 식각 제거하여 제3하드 마스크 패턴(551)을 형성하고, 제3하드 마스크 패턴(551)에 의해 노출된 제2유전층(도 5의 530) 부분을 선택적으로 식각 제거하여 제2유전층 패턴(531)을 형성한다. 선택적 식각 과정에 의해서 식각 마스크(도 5의 570)의 오프닝부(도 5의 670)가 제2유전층 패턴(531)에 패턴 전사되어 제1리세스부(650)가 형성된다. 제1리세스부(650)는 도 3을 참조하여 설명한 제1리세스부(도 3의 31)의 형상을 따라 형성되어, 제1네스트형 리세스부(도 8의 654)는 제1선폭(D1)을 실질적으로 가지도록 유도되고, 제1라인형 리세스부(도 9의 653)는 제1선폭(D1) 보다 작은 제2선폭(D2)를 실질적으로 가지도록 유도될 수 있다. 제2유전층 패턴(531)의 하부에 위치하는 제2하드 마스크층(430)은 패턴 전사를 위한 선택적 식각 과정의 종료를 위한 식각 종료부로 이용되어 제1네스트형 리세스부(도 8의 654)와 제1라인형 리세스부(도 9의 653)가 실질적으로 동일한 깊이를 가지도록 유도할 수 있다.
도 10 내지 도 12는 가이드 스페이서층(guiding spacer: 590)를 형성하는 과정을 보여준다. 도 10은 가이드 스페이서층(590)이 형성된 평면 형상을 보여주는 평면도이고, 도 11은 도 10의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 12는 도 10의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 11 및 도 12를 도 10과 함께 참조하면, 제1리세스부(650)의 측벽에 부착되는 형상을 가지는 가이드 스페이서층(590)을 형성한다. 가이드 스페이서층(590)은 제2유전층 패턴(531)과 식각 선택비를 가지는 물질층을 포함하여 형성될 수 있다. 가이드 스페이서층(590)은 폴리 실리콘(poly-silicon)을 포함하는 실리콘층이나 티타늄질화물(TiN)과 같은 금속 질화물층을 포함하여 증착될 수 있다. 가이드 스페이서층(590)은 선폭 크기를 줄여주는 측벽에 부착된 부분(593)만을 남기게 에치백(etch back)될 수도 있으나, 바닥 부분(592) 및 제3하드 마스크 패턴(551) 상으로 연장된 부분(591)을 잔존시키며 사용할 수도 있다.
가이드 스페이서층(590)은 제1리세스부(650)의 측벽에 부착되므로 제1리세스부(650)의 선폭을 줄여주는 역할을 할 수 있다. 제1리세스부(650)의 선폭이 측벽에서의 가이드 스페이서층(590)의 제4선폭(D4)의 2배만큼 줄어든 제2리세스부(690)를 유도할 수 있다. 제1네스트형 리세스부(654)의 제1선폭(D1)에서 제4선폭(D4)의 2배만큼 줄어든 제6선폭(D6)을 가지는 제2네스트형 리세스부(694)의 형상이 유도되고, 제1라인형 리세스부(653)의 제2선폭(D2)에서 제4선폭(D4)의 2배만큼 줄어든 제5선폭(D5)을 가지는 제2라인형 리세스부(693)의 형상이 유도될 수 있다.
가이드 스페이서층(590)은 제2라인형 리세스부(693)의 제5선폭(D5)이 블록코폴리머의 상분리가 일어나지 못할 정도로 작은 선폭을 가지도록 유도하여, 제2라인형 리세스부(693) 내에서는 자기 정렬되는 도전 비아(도 2의 35)가 형성되지 않도록 유도한다. 블록코폴리머의 상분리는 일정한 임계 공간을 확보하여야 발생되는 데, 제5선폭(D5)이 상분리를 허용하지 않을 정도로 작은 선폭 크기로 유도되면 제2라인형 리세스부(693)내에서는 이러한 상분리가 발생되지 않고 제한되게 된다. 가이드 스페이서층(590)은 자기 정렬 블록코폴리머의 상분리가 특정한 위치, 즉, 제2네스트형 리세스부(694) 내에서만 발생되도록 유도하기 위해서 도입된다. 제2네스트형 리세스부(694)의 제6선폭(D6)은 자기 정렬 블록코폴리머의 상분리가 유도될 수 있는 임계 크기 보다 큰 크기로 설정된다.
도 13 내지 도 15는 자기 정렬 블록코폴리머(block copolymer: 800)를 도입하는 과정을 보여준다. 도 13은 블록코폴리머(800)가 코팅(coating)된 평면 형상을 보여주는 평면도이고, 도 14는 도 13의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 15는 도 13의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 14 및 도 15를 도 13과 함께 참조하면, 제2리세스부(690)를 채우는 자기 정렬 블록코폴리머(800)를 코팅(coating)한다. 블록코폴리머(800)는 폴리스티렌-폴리메틸메타아크릴레이트(PS-PMMA) 블록코폴리머 또는 폴리스티렌-폴리디메틸실록산(PS-PDMS) 블록코폴리머를 이용할 수 있다. 블록코폴리머(800)의 층은 PS와 PMMA의 블록코폴리머(polystyrene-polymethylmethacrylate block copolymer)로 형성될 경우, PS와 PMMA의 부피비는 대략 70: 30 의 비율로 조절될 수 있다. 이러한 부피비나 각각의 폴리머 블록 성분의 분자량 등은 공정에 부합되도록 조절될 수 있다.
블록코폴리머(BCP)는 도 96에 제시된 바와 같이 두 가지 또는 그 이상의 서로 다른 구조를 가지는 폴리머 블록(polymer block)들이 공유 결합을 통해 하나의 폴리머로 결합된 형태의 기능성 고분자이다. 단일 블록코폴리머를 보여주는 도 96에 제시된 바와 같이, 폴리머 블록 성분 A와 폴리머 블록 성분 B는 공유 결합에 의한 연결점에 연결된 사슬형 폴리머 형상을 가질 수 있다. 블록코폴리머(800)는 도 97에 제시된 바와 같이 균일한 하나의 상(homogenous phase)로 섞인 상태로 코팅될 수 있다.
블록코폴리머(800)를 구성하는 각 폴리머 블록들은 각각의 화학 구조의 차이로 인해 서로 다른 섞임 특성 및 서로 다른 선택적 용해도를 가질 수 있다. 폴리머 블록 성분들은 상호 섞이지 않는(immiscible) 특성을 가져 어닐링(annealing)에 의해서 상분리될 수 있으며, 이러한 상분리를 이용하여 자기정렬 구조를 구현할 수 있다. 상분리 현상을 보여주는 도 98에 제시된 바와 같이, 균일한 단일 상으로 코팅된 블록코폴리머(800)는 어닐링에 의해서 폴리머 블록 A들이 정렬(order)된 도메인 A와 폴리머 블록 B들이 정렬된 도메인 B로 상분리될 수 있다. 이와 같이, 블록코폴리머가 용액상 혹은 고체상에서 상분리 또는 선택적 용해를 제공할 수 있으므로, 이에 의해 자기조립 구조 (self-assembled structure)를 형성할 수 있다.
블록코폴리머가 자기조립을 통해 특정 형상의 미세 구조를 구성하는 것은 각각의 블록 폴리머의 물리 또는/ 및 화학적 특성에 영향을 받을 수 있다. 2 개의 서로 다른 폴리머로 이루어진 블록코폴리머가 기판 상에 자기 조립되는 경우, 블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각 폴리머 블록들의 부피 비율, 상분리를 위한 어닐링 온도, 블록 폴리머의 분자의 크기 등에 따라 3차원 구조인 큐빅(cubic) 및 이중 나선형, 그리고 2차원 구조인 조밀 육방 기둥 (hexagonal packed column) 구조 및 판상(lamella) 구조 등과 같은 다양한 구조들로 형성될 수 있다.
블록코폴리머는(800) 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 블록코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 블록코폴리머, 폴리부타디엔-폴리메틸메타크릴레이트(polybutadiene-polymethylmethacrylate) 블록코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadienepolyvinylpyridine) 블록코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 블록코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 블록코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 블록코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 블록코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylatepolyvinylpyridine) 블록코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylenepolydimethylsiloxane) 블록코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylatepolybutylacrylate) 블록코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 블록코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate) 블록코폴리머, 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 블록코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 블록코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 블록코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 블록코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine) 블록코폴리머, 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 블록코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridinepolymethylmethacrylate) 블록코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 블록코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 블록코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 블록코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxidepolymethylmethacrylate) 블록코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 블록코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 블록코폴리머 등을 사용할 수 있다.
도 16 내지 도 18은 블록코폴리머(800)를 상분리하는 과정을 보여준다. 도 16은 블록코폴리머(800)를 상분리한 평면 형상을 보여주는 평면도이고, 도 17은 도 16의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 18은 도 16의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 17 및 도 18을 도 16과 함께 참조하면, 블록코폴리머(800)를 어닐링(annealing)하여 실린더(cylinder) 형상의 폴리머 블록 도메인(domain)부(810)와 폴리머 블록 매트릭스(matrix)부(830)를 형성한다. 블록코폴리머(800)는 도 97에 제시된 바와 같이 제1폴리머 블록, 예컨대, PMMA 폴리머 블록 성분과 제2폴리머 블록, 예컨대 PS 폴리머 블록 성분이 섞여 혼재되어 균질한 동질의 상(homogenous phase)을 이루고 있는 상태에서 어닐링에 의해서 도 98에 제시된 바와 같이 도메인 A 부분일 수 있는 폴리머 블록 도메인부(810)와 도메인 B 부분일 수 있는 폴리머 블록 매트릭스부(830)로 상분리될 수 있다. 어닐링 과정은 열적 어닐링으로 수행될 수 있으며, 예컨대, 대략 200℃ 내지 300℃의 온도로 대략 1시간 보다 작은 시간에서 대략 100시간 정도 시간 동안 유지시키는 과정으로 수행될 수 있다. 도 98에 제시된 바와 같이 제1폴리머 블록 성분과 제2폴리머 블록 성분들이 재배열하여 제1폴리머 블록 성분들끼리 정렬(ordering)하고, 제2폴리머 블록 성분들끼리 정렬함으로써, 상분리가 유도될 수 있다.
폴리머 블록 도메인부(810)는 실린더 형상으로 폴리머 블록 매트릭스부(830)에 에워싸인 형상으로 형성될 수 있다. 이때, 폴리머 블록 도메인부(810)의 상분리는 제2네스트형 리세스부(694) 내에서만 선택적으로 이루어질 수 있고, 제2라인형 리세스부(693) 내에서는 상분리가 제한되어 유도되지 않는다. 제2네스트형 리세스부(694)의 제6선폭(D6)은 상분리를 허용할 정도의 공간을 제공하도록 형성되어, 폴리머 블록 도메인부(810)의 상분리가 유도되지만, 제2라인형 리세스부(693)의 제5선폭(D5)은 상분리가 허용되지 않을 정도의 공간만을 제공하도록 형성되므로, 제2라인형 리세스부(693) 내에서 폴리머 블록 도메인부(810)는 형성되지 않게 유도된다. 이에 따라, 폴리머 블록 도메인부(810)는 제2네스트형 리세스부(694)의 가운데 부분에 자기 정렬되어 형성된다.
폴리머 블록 도메인부(810)가 제1폴리머 블록 성분이 재배열 또는 상분리되어 형성되므로, 폴리머 블록 도메인부(810)를 둘러싸고 있는 폴리머 블록 매트릭스부(830)는 제2폴리머 블록 성분들로 상분리될 수 있다. 폴리머 블록 매트릭스부(830) 내에 폴리머 블록 도메인부(810)가 실린더 형태로 삽입되어 세워진 형상으로 상분리가 유도될 수 있다. 제2라인형 리세스부(693) 내에 위치하는 폴리머 블록 매트릭스부(831)는 이러한 상분리가 공간적 부피적 제약에 의해 유도되지 않으므로, 제1폴리머 블록 성분과 제2폴리머 블록 성분들이 균질한 상으로 혼재된 상태로 유지될 수도 있다.
도 19 내지 도 21은 폴리머 블록 도메인부(810)를 제거하는 과정을 보여준다. 도 19는 폴리머 블록 도메인부(810)를 제거한 평면 형상을 보여주는 평면도이고, 도 20은 도 19의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 21은 도 19의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 20 및 도 21을 도 19와 함께 참조하면, 폴리머 블록 도메인부(810)를 선택적으로 제거한다. 폴리머 블록 도메인부(810)를 예컨대 이루는 PMMA 블록 폴리머 성분을 용해하는 용매를 이용하여, 예컨대 PS 블록 폴리머 성분을 잔존시키며 폴리머 블록 도메인부(810)를 습식 식각할 수 있다. 이때, 건식 식각 과정이 이용될 수도 있다. 폴리머 블록 도메인부(810)의 선택적인 제거에 의해서 실린더형 캐비티(cavity: 681)가 유도된다. 실린더형 캐비티(681)는 제2네스트형 리세스부(694) 내의 가운데 부분에 자기 정렬된 형상으로 형성된다. 실린더형 캐비티(681)의 바닥에 하부의 가이드 스페이서층(590)의 바닥 부분(592)가 노출하도록 바닥 부분의 폴리머 블록 매트릭스부(830) 부분을 선택적으로 식각 제거할 수 있다. 이러한 식각 과정은 후속되는 가이드 스페이서층(590)을 식각하는 과정에서 함께 수행될 수 있다.
도 22 내지 도 24는 가이드 스페이서 패턴(595)를 패터닝하는 과정을 보여준다. 도 22는 가이드 스페이서 패턴(595)이 형성된 평면 형상을 보여주는 평면도이고, 도 23은 도 22의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 24은 도 22의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 23 및 도 24를 도 22와 함께 참조하면, 폴리머 블록 매트릭스부(830)를 식각 마스크로 이용하는 선택적 식각 과정을 수행하여, 실린더형 캐비티(도 20의 681)의 바닥에 노출된 가이드 스페이서층의 바닥 부분(도 20의 592)을 선택적으로 식각한다. 선택적 식각에 의해서 실린더형 캐비티(681)의 형상을 따르고 이에 정렬되는 제1비아 캐비티(via cavity: 682)를 형성할 수 있다. 제1비아 캐비티(682)가 형성된 가이드 스페이서층 패턴(595)은 이후 과정에서 식각 마스크 또는 하드 마스크로 이용될 수 있다. 제1비아 캐비티(682)의 하부에 노출되는 제2하드 마스크층 부분을 선택적으로 제거하여 제1비아 캐비티(682)가 제2하드 마스크층을 관통하도록 연장시켜 제2하드 마스크 패턴(431)을 패터닝한다.
가이드 스페이서층 패턴(595)을 관통하도록 제1비아 캐비티(682)를 형성한 후, 폴리머 블록 매트릭스부(830)를 선택적으로 제거하는 과정을 더 수행하고, 가이드 스페이서층 패턴(595)을 식각 마스크로 이용하는 선택적 식각 과정을 수행하여 제2하드 마스크 패턴(431)을 패터닝할 수 있다. 제2네스트형 리세스부(694) 내에서 폴리머 블록 매트릭스부(830)가 덮고 있던 가이드 스페이서층 바닥 부분 일부가 잔류 부분(594)으로 잔류하고, 제2라인형 리세스부(693)에서 가이드 스페이서층 바닥 부분(592)이 잔류하므로, 가이드 스페이서층 패턴(595)는 제1비아 캐비티(682)를 제공하는 잔류 부분(594), 측벽 부분(593) 및 바닥 부분(592)를 포함하는 형상을 가질 수 있다. 제2라인형 리세스부(693) 아래의 제2하드 마스크 패턴(431) 부분은 가이드 스페이서층 패턴(595)의 바닥 부분(592)에 의해 차단되어 보호되고 있어, 후속되는 식각 과정 등에 의해 손상되거나 소실되지 않고 유지될 수 있다.
도 25 내지 도 27은 제2비아 캐비티(611)를 자기 정렬시키는 과정을 보여준다. 도 25는 제2비아 캐비티(611)가 형성된 평면 형상을 보여주는 평면도이고, 도 26은 도 25의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 27은 도 25의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 26 및 도 27을 도 25와 함께 참조하면, 제1비아 캐비티(도 23의 682)에 의해 노출된 제1유전층(도 23의 510) 부분을 선택적으로 식각 제거하여, 제1비아 캐비티(682)에 연장되고 보다 깊어진 형상을 가지는 제2비아 캐비티(611)를 형성한다. 제2비아 캐비티(611)가 관통하도록 제1유전층 패턴(511)을 패터닝한다. 가이드 스페이서층 패턴(595)이나 또는 제2하드 마스크 패턴(431) 또는 이들을 함께 식각 마스크로 사용하는 선택적 식각 과정을 수행하여 제2비아 캐비티(611)가 제2유전층 패턴(511)을 관통하도록 형성한다. 제2비아 캐비티(611)를 형성하는 식각 과정은 하부의 제1하드 마스크층(410)에 의해 식각 종료되도록 수행하여 하부 도전 라인(310)이나 절연층(200)이 원하지 않게 손상되는 것을 방지할 수 있다. 제2비아 캐비티(611)는 제1비아 캐비티(682)에 정렬되므로 제2네스트형 리세스부(694)의 가운데 부분에 자기 정렬되는 관통홀 형태로 구현될 수 있다.
도 28 내지 도 30은 희생 비아(700)을 형성하는 과정을 보여준다. 도 28은 희생 비아(700)가 형성된 평면 형상을 보여주는 평면도이고, 도 29은 도 28의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 30은 도 28의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 29 및 도 30을 도 28과 함께 참조하면, 제2비아 캐비티(611)을 채워 보호하는 희생 비아(700)를 형성한다. 제2비아 캐비티(611)가 형성된 반도체 기판(100) 상에 희생층(701)을 형성하고, 에치백(etch back)과 같은 전면 식각 과정 또는 리세스 과정으로 희생층(701)의 일부를 제거하여 가이드 스페이서층 패턴(595)의 표면을 노출시킨다. 이때, 희생층(701)을 제거하는 과정은 제2비아 캐비티(611)에 채우는 부분이 희생 비아(700)로 잔류하도록 수행될 수 있다. 희생 비아(700)는 가이드 스페이서층 패턴(595)을 제거하는 후속 과정에서, 제거에 사용되는 식각 과정에 의해 제2비아 캐비티(611)의 형상이 손상되거나 또는 하부에 노출된 층들이 손상되는 것을 방지하기 위해서 도입된다. 희생 비아(700) 또는 희생층(701)은 후속 제거될 층이므로, 스핀온카본(SOC: Spin On Carbon)층과 같이 좁은 선폭의 제2비아 캐비티(611)을 채우는 특성이 우수하면서도 제거가 용이할 수 있는 물질층으로 형성될 수 있다.
도 31 내지 도 33은 제1리세스부(650)을 노출시키는 과정을 보여준다. 도 31은 제1리세스부(650)를 노출시킨 평면 형상을 보여주는 평면도이고, 도 32는 도 31의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 33은 도 31의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 32 및 도 33을 도 31과 함께 참조하면, 희생 비아(도 29의 700)로 제2비아 캐비티(611)를 보호하면서 가이드 스페이서층 패턴(도 29의 595)을 선택적으로 제거하여 제1리세스부(650)을 노출시킨다. 가이드 스페이서층 패턴(595)을 스트립(strip) 제거함에 따라, 제1라인형 리세스부(653) 및 제1네스트형 리세스부(654)를 포함하는 제1리세스부(650)이 노출된다. 희생 비아(도 29의 700)을 제거하여 제2비아 캐비티(611)를 열어 노출시킨다. 제2비아 캐비티(611)는 제1네스트형 리세스부(654)의 가운데 부분에 자기 정렬된 형상으로 제1유전층 패턴(511)을 관통하는 비아홀 형상으로 노출된다.
도 34 내지 도 36은 상부 도전층(330)을 형성하는 과정을 보여준다. 도 34은 상부 도전층(330)을 형성한 평면 형상을 보여주는 평면도이고, 도 35는 도 34의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 36은 도 31의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 35 및 도 36을 도 34와 함께 참조하면, 제1리세스부(650)을 채우는 상부 도전층(330)을 제2비아 캐비티(611)를 채우도록 형성한다. 상부 도전층(330)을 평탄화하여 제1리세스부(650)를 채우는 부분으로 상부 도전 라인(333)을 형성하고, 제2비아 캐비티(611)를 채우는 부분으로 상부 도전 라인(333)에 자기 정렬하여 접속되는 도전 비아(335)를 형성한다. 평탄화 과정은 제2유전층 패턴(531) 부분이 노출되도록 도전층을 화학기계적연마(CMP: Chemical Mechanical Polishing)하는 과정으로 수행될 수 있다. 도전층(330)은 구리(Cu)층을 포함하여 형성될 수 있으며, 알루미늄(Cu)층이나 텅스텐(W)층과 같은 금속층을 포함하여 형성될 수 있다.
도전층(330)을 금속층으로 증착하기 이전에, 제2비아 캐비티(611) 바닥 부위에 위치하는 제1하드 마스크(410) 부분을 선택적으로 제거하는 식각 과정이 수행되어, 제2비아 캐비티(611)에 하부 도전 라인(310)의 상측 표면이 노출되도록 할 수 있다. 이러한 식각 과정에서 제1리세스부(650)에 노출된 제2하드 마스크 패턴(431)의 노출된 일부가 함께 제거될 수 있다. 또한, 이러한 식각 과정에서 제3하드 마스크 패턴(도 32의 551)이 함께 제거될 수 있다.
상술한 바와 같은 본 출원의 일예에서는 다마신 과정에 블록코폴리머의 상분리를 적용함으로써, 상부 도전 라인(333)을 위한 제1리세스부(650)의 제1네스트형 리세스부(654)에 자기정렬하는 도전 비아(335)를, 별도의 리소그래피 과정을 추가 도입하지 않고서도 구현할 수 있다. 제1리세스부(650)의 측벽에 가이드 스페이서층을 도입함으로써, 블록코폴리머의 상분리가 제1네스트형 리세스부(654) 내에서 선택적으로 이루어지도록 유도할 수 있어, 도전 비아(335)를 위한 제2비아 캐비티(611)가 제1네스트형 리세스부(654)내에 자기정렬되도록 유도하고, 제1라인형 리세스부(653)에는 비아 캐비티가 유도되지 않도록 막을 수 있다.
도 37은 본 출원의 다른 일 예에 의한 연결 배선 구조체를 예시한다.
도 37을 참조하면, 연결 배선 구조체(50)는 서로 다른 높이 레벨(level)에 위치하는 제1하부 도전층(51)과 상부 도전 라인(53)의 연결 부분(57)을 상호 연결하는 제1도전 비아(55)를 포함하고, 제1하부 도전층(51)과 같은 높이 레벨에 위치하는 제2하부 도전층(52)과 상부 도전 라인(53)과 같은 높이 레벨에 위치하는 도전 패드(pad: 54)를 상호 연결하는 제2도전 비아(56)를 포함하는 구조로 예시될 수 있다. 제1도전 비아(55)는 상부 도전 라인(53)의 끝단부일 수 있는 연결 부분(57)에 자기 정렬하도록 구비될 수 있다. 도전 패드(54)는 상부 도전 라인(53)과 분리되거나 이격되도록 위치할 수 있으며, 상측에 위치하여 접속되는 제3도전 비아(58)와 하부의 제2도전 비아(56)를 상호 연결시키는 중간 부재로 도입될 수 있다. 제3도전 비아(58)는 그 상에 위치하는 다른 도전 라인이나 도전 패드(59)에 접속될 수 있다.
제1도전 비아(55) 또는 제2도전 비아(56)는 회로 소자를 구성하는 배선 구조에서 많은 경우 요구되는 불규칙적이고 반복되지 않는 위치에 배치되는 요구에 부합되도록 위치할 수 있다. 이러한 경우 도전 비아(55, 56)를 요구되는 위치에 배치하기 위해서 별도의 리소그래피 과정이 요구되는 것이 일반적이지만, 본 출원에서는 블록코폴리머(block copolymer)의 상분리와 다마신(damascene) 과정을 함께 이용하여 별도의 리소그래피 과정의 추가없이 도전 비아(55, 56)가 랜덤(random)하게 요구되는 위치에서 상부 도전 라인(53)의 연결 부분(57)이나 도전 패드(54)에 자기 정렬되도록 형성할 수 있다.
도 38는 본 출원의 다른 일예에 의한 연결 배선 구조체를 위한 레이아웃 디자인을 예시하고, 도 39는 본 출원의 일예에 의한 연결 배선 구조체를 위한 다마신 리세스부 레이아웃 디자인(layout design of damascene recessed region)을 예시한다.
도 38을 참조하면, 도 37에 제시된 바와 같은 도전 비아들(55, 56) 및 상부 도전 라인(53) 및 도전 패드(54)을 구현하기 위해 다마신 과정을 수행하기 위한 레이아웃(60)이 설계될 수 있다. 상부 도전 라인(53) 위한 상부 도전 라인 레이아웃(63)을 설계하고, 제1도전 비아(도 37의 55)를 위한 제1도전 비아의 레이아웃(65)을 설정한다. 도전 패드(도 37의 54)를 위한 도전 패드의 레이아웃(64)을 설계하고, 도전 패드에 접속되는 제2도전 비아(도 37의 56)을 위한 제2도전 비아의 레이아웃(66)을 설계한다. 이와 같이 설계된 레이아웃(60)을 이용하여, 도 39에 제시된 바와 같이, 연결 배선 구조체(도 37의 50)을 구현하기 위한 다마신 과정에서 형성할 제1리세스부의 형상에 대한 레이아웃(80)을 설정한다.
도 39를 참조하면, 제1리세스부의 레이아웃(80)은 제1선폭(S1)을 가지는 제1네스트형 리세스부(84)와, 제5선폭(S5)을 가지는 제3네스트형 리세스부(87)와, 제2선폭(S2)을 가지는 제1라인형 리세스부(83)을 포함하도록 설계될 수 있다. 제1네스트형 리세스부(84)는 제1라인형 리세스부(83)의 끝단부에 연결되는 형상으로 설정될 수 있고, 제3네스트형 리세스부(87)는 이에 이격된 고립된 패턴 형상으로 설정될 수 있다. 제1라인형 리세스부(83)의 제2선폭(S2)는 제1네스트형 리세스부(84)의 제1선폭(S1)이나 제3네스트형 리세스부(87)의 제5선폭(S5) 보다 작은 선폭 크기로 설정될 수 있다. 제1, 제2 및 제5선폭(S1, S2, S5) 등은 서로 다른 선폭 크기를 구분하기 위한 표현으로, 특별한 순서를 지칭하는 것은 아니다.
도 40 내지 도 43은 식각 마스크(2570)를 형성하는 과정을 보여준다. 도 40은 식각 마스크(2570)의 평면 형상을 보여주는 평면도이고, 도 41는 도 40의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 42는 도 40의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 43는 도 40의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 41 내지 도 43을 도 40과 함께 참조하면, 반도체 기판(2100) 상에 절연층(2200) 및 절연층(2200)에 의해 격리되는 제1하부 도전 라인(2310) 및 제2하부 도전 라인(2320)의 구조를 형성한다. 제1하부 도전 라인(2310)은 도 37의 연결 배선 구조체(50)의 제1도전 비아(도 37의 55)가 접속되는 제1하부 도전 라인(도 37의 51)으로서 도입될 수 있다. 제2하부 도전 라인(2320)은 제2도전 비아(도 37의 56)이 접속되는 제2하부 도전 라인(도 37의 52)로서 도입될 수 있다. 하부 도전 라인(2310, 2320)을 라인 형상으로 묘사하고 있으나, 패드(pad)와 같은 도전층이나 또는 반도체 기판(2100)에 구현되는 도전 불순물 영역, 예컨대, 트랜지스터의 정션(junction) 영역이 하부 도전 라인(2310, 2320) 대신에 구비될 수도 있다. 하부 도전 라인(2310, 2320)은 금속 라인(metal line)으로 구비될 수 있다. 절연층(2200)은 실리콘 산화물(SiO2)와 같은 유전 물질을 포함하여 구비될 수 있다.
하부 도전 라인(2310, 2320) 상에 유전층(2410, 2510, 2430, 2530, 2550)의 적층 구조를 형성한다. 유전층(2410, 2510, 2430, 2530, 2550)의 적층 구조는 다수의 유전층들이 상호 적층된 구조를 예시하지만 하나의 단일층으로 도입될 수도 있다. 제1유전층(2510)과 제2유전층(2530)이 적층되고, 제1하드 마스크층(2410) 및 제2하드 마스크층(2430)이 제1유전층(2510)과 하부 도전 라인(2310, 2320) 사이 계면과 제1유전층(2510)과 제2유전층(2530)의 사이 계면에 각각 도입될 수 있다. 제1하드 마스크층(2410) 및 제2하드 마스크층(2430)으로 표현하지만, 식각 과정에서 식각 정지부(etch stopper)로 각각 이용될 수 있으므로 식각 정지층으로 이해될 수도 있다. 제1하드 마스크층(2410) 및 제2하드 마스크층(2430)은 제1 및 제2유전층(2510, 2530)을 이루는 유전 물질과 식각 선택비를 가질 수 있는 유전 물질, 예컨대, 실리콘 질화물(Si3N4)를 포함하는 층으로 도입될 수 있다. 제1 및 제2유전층(2510, 2530)은 실질적으로 동일한 유전 물질로 구비될 수 있으며, 경우에 따라 서로 다른 유전 물질로 구비될 수도 있다. 제2유전층(2530)의 표면 상에는 제3하드 마스크층(2550)이 형성될 수 있다. 제3하드 마스크층(2550)은 제2유전층(2530)과 식각 선택비를 가질 수 있는 물질층, 예컨대, 실리콘 질화물층을 포함하여 형성될 수 있다.
유전층(2410, 2510, 2430, 2530, 2550)의 적층 구조 상에 식각 마스크(2570)를 형성한다. 예컨대 포토레지스트(photoresist)층을 제3하드 마스크층(2550) 상에 형성하고, 리소그래피 과정을 수행하여 도 38 및 도 39를 참조하여 설명한 바와 같은 다마신 제1리세스부의 레이아웃(도 39의 80)을 포토레지스트층에 패턴 전사한다. 노광 및 현상 과정에 의해서 제1리세스부의 레이아웃(80)을 따르는 제1리세스부 형상의 오프닝부(2670)이 패터닝된 포토레지스트 패턴을 식각 마스크(2570)로 형성한다. 제1 및 제3네스트형 리세스부의 레이아웃(도 39의 84, 87)은 노광 및 현상 과정에서 모서리 부분이 트리밍(trimming) 또는 라운딩(rounding)되어 실질적으로 원형 형상의 제1네스트형 리세스부 형상의 제1오프닝부(2674) 및 제3네스트형 리세스부 형상의 제3오프닝부(2677)로 각각 패턴 전사될 수 있다. 제1라인형 리세스부의 레이아웃(도 39의 83)은 제2오프닝부(2673)로 패턴 전사될 수 있다.
도 44 내지 도 47은 제1리세스부(2650)을 형성하는 과정을 보여준다. 도 44는 제1리세스부(2650)이 형성된 평면 형상을 보여주는 평면도이고, 도 45은 도 44의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 46은 도 44의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 47는 도 44의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 45 내지 도 47을 도 44와 함께 참조하면, 식각 마스크(도 41의 2570)에 의해 노출된 제3하드 마스크층(2550) 부분을 선택적으로 식각 제거하여 제3하드 마스크 패턴(2551)을 형성하고, 제3하드 마스크 패턴(2551)에 의해 노출된 제2유전층(도 41의 2530) 부분을 선택적으로 식각 제거하여 제2유전층 패턴(2531)을 형성한다.
선택적 식각 과정에 의해서 식각 마스크(도 41의 2570)의 오프닝부(도 41의 2670)가 제2유전층 패턴(2531)에 패턴 전사되어 제1리세스부(2650)가 형성된다. 제1리세스부(2650)의 제1네스트형 리세스부(2654)는 제1선폭(S1)을 실질적으로 가지도록 유도되고, 제3네스트형 리세스부(2657)는 제5선폭(S5)을 실질적으로 가지도록 유도되고, 제1라인형 리세스부(2653)는 제1선폭(S1) 또는 제5선폭(S5)보다 작은 제2선폭(S2)를 실질적으로 가지도록 유도되어 형성될 수 있다. 제2유전층 패턴(2531)의 하부에 위치하는 제2하드 마스크층(2430)은 패턴 전사를 위한 선택적 식각 과정의 종료를 위한 식각 종료부로 이용되어 제1 및 제3네스트형 리세스부(2654, 2657)와 제1라인형 리세스부(2653)가 실질적으로 동일한 깊이를 가지도록 유도할 수 있다.
도 48 내지 도 51은 가이드 스페이서층(2590)을 형성하는 과정을 보여준다. 도 48는 가이드 스페이서층(2590)이 형성된 평면 형상을 보여주는 평면도이고, 도 49는 도 48의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 50은 도 48의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 51는 도 48의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 49 내지 도 51을 도 48과 함께 참조하면, 제1리세스부(2650)의 측벽에 부착되는 형상을 가지는 가이드 스페이서층(2590)을 형성한다. 가이드 스페이서층(2590)은 제2유전층 패턴(2531)과 식각 선택비를 가지는 물질층을 포함하여 형성될 수 있다. 가이드 스페이서층(2590)은 폴리 실리콘(poly-silicon)을 포함하는 실리콘층이나 티타늄질화물(TiN)과 같은 금속 질화물층을 포함하여 증착될 수 있다. 가이드 스페이서층(2590)은 제1리세스부(2650)의 선폭 크기를 줄여주는 역할을 할 수 있다.
제1리세스부(2650)의 선폭이 측벽에서의 가이드 스페이서층(2590)의 선폭의 2배만큼 줄어든 제2리세스부(2690)를 유도할 수 있다. 제1네스트형 리세스부(2654)의 제1선폭(S1)에서 줄어든 제3선폭(S3)을 가지는 제2네스트형 리세스부(2694)의 형상이 유도되고, 제3네스트형 리세스부(2657)의 제5선폭(S5)에서 줄어든 제6선폭(S6)을 가지는 제4네스트형 리세스부(2697)의 형상이 유도되고, 제1라인형 리세스부(2653)는 가이드 스페이서층(2590)에 의해 메워지는 형상이 유도될 수 있다. 제1라인형 리세스부(2653)를 실질적으로 완전히 메우도록 가이드 스페이서층(2590)이 형성되므로, 제1라인형 리세스부(2653) 내에 후속 공정 단계에서 블록코폴리머의 상분리가 실질적으로 완전히 배제시킬 수 있어, 원하지 않는 비아의 정렬을 근원적으로 방지할 수 있다. 가이드 스페이서층(2590)은 제2네스트형 리세스부(2694)와 제4네스트형 리세스부(2697) 내에서만 블록코폴리머의 상분리에 의한 자기정렬 과정을 유도한다.
도 52 내지 도 55는 자기 정렬 블록코폴리머(2800)를 도입하는 과정을 보여준다. 도 52는 자기 정렬 블록코폴리머(2800)가 코팅된 평면 형상을 보여주는 평면도이고, 도 53는 도 52의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 54은 도 52의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 55는 도 52의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 53 내지 도 55를 도 52와 함께 참조하면, 제2리세스부(2690)를 이루는 제2네스트형 리세스부(2694)와 제4네스트형 리세스부(2697)를 채우는 자기 정렬 블록코폴리머(2800)를 코팅(coating)한다. 블록코폴리머(2800)는 제1라인형 리세스부(2653) 부분에는 가이드 스페이서층(2590) 부분에 의해 차단되어, 제2리세스부(2690)를 이루는 제2네스트형 리세스부(2694)와 제4네스트형 리세스부(2697) 내에만 블록코폴리머(2800)가 채워질 수 있다.
도 56 내지 도 59는 블록코폴리머(800)를 상분리하는 과정을 보여준다. 도 56은 블록코폴리머(800)를 상분리한 평면 형상을 보여주는 평면도이고, 도 57은 도 56의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 58은 도 56의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 59는 도 56의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 57 내지 도 59를 도 56과 함께 참조하면, 블록코폴리머(2800)를 어닐링(annealing)하여 실린더(cylinder) 형상의 폴리머 블록 도메인(domain)부(2811, 2813)와 폴리머 블록 매트릭스(matrix)부(2831, 2833)를 형성한다. 제2네스트형 리세스부(2694) 내의 블록코폴리머는 상분리되어, 폴리머 블록 제1도메인부(2811)는 실린더 형상을 가지고 폴리머 블록 제1매트릭스부(2831)에 에워싸인 형상으로 형성될 수 있다. 제4네스트형 리세스부(2697) 내의 블록코폴리머는 상분리되어, 폴리머 블록 제2도메인부(2813)는 실린더 형상을 가지고 폴리머 블록 제2매트릭스부(2833)에 에워싸인 형상으로 형성될 수 있다. 폴리머 블록 제2도메인부(2813)와 폴리머 블록 제1도메인부(2811)는 실질적으로 동일한 직경 크기를 가지며 형성될 수 있다.
폴리머 블록 도메인부(2811, 2813)가 제1폴리머 블록 성분이 재배열 또는 상분리되어 형성되므로, 폴리머 블록 도메인부(2811, 2813)를 둘러싸고 있는 폴리머 블록 매트릭스부(2831, 2833)는 제2폴리머 블록 성분들로 상분리될 수 있다. 폴리머 블록 매트릭스부(2831, 2833) 내에 폴리머 블록 도메인부(2811, 2813)가 실린더 형태로 삽입되어 세워진 형상으로 상분리가 유도될 수 있다.
도 60 내지 도 63은 폴리머 블록 도메인부(2811, 2813)를 제거하는 과정을 보여준다. 도 60은 폴리머 블록 도메인부(2811, 2813)를 제거한 평면 형상을 보여주는 평면도이고, 도 61은 도 60의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 62는 도 60의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 63은 도 60의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 61 내지 도 63을 도 60과 함께 참조하면, 폴리머 블록 도메인부(2811, 2813)를 선택적으로 제거한다. 폴리머 블록 도메인부(2811, 2813)를 습식 또는 건식 식각으로 선택적으로 제거하여, 제1실린더형 캐비티(2681) 및 제2실린더형 캐비티(2683) 각각이 제2네스트형 리세스부(2694) 및 제4네스트형 리세스부(2697) 내에 각각 자기 정렬되도록 유도할 수 있다. 실린더형 캐비티(2681, 2683)의 바닥에 하부의 가이드 스페이서층(2590)의 바닥 부분이 노출되도록 바닥 부분의 폴리머 매트릭스부(2831, 2833) 부분을 선택적으로 제거할 수 있다.
도 64 내지 도 67은 제1비아 캐비티(2682) 및 제3비아 캐비티(2684)를 형성하는 과정을 보여준다. 도 64는 제1비아 캐비티(2682) 및 제3비아 캐비티(2684)를 형성한 평면 형상을 보여주는 평면도이고, 도 65는 도 64의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 66은 도 64의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 67은 도 65의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 65 내지 도 67을 도 64와 함께 참조하면, 폴리머 블록 매트릭스부(2831, 2833)를 식각 마스크로 이용하는 선택적 식각 과정을 수행하여, 실린더형 캐비티(도 61 및 도 62의 2681, 2683)의 바닥에 노출된 가이드 스페이서층(2590)의 바닥 부분을 선택적으로 식각한다. 선택적 식각에 의해서 제1실린더형 캐비티(도 61의 2681)의 형상을 따르고 이에 정렬되는 제1비아 캐비티(도 65의 2682)를 형성하고, 제2실린더형 캐비티(도 62의 2683)의 형상을 따르고 이에 정렬되는 제3비아 캐비티(도 66의 2684)를 형성할 수 있다. 할 수 있다. 제1 및 제3비아 캐비티(2682, 2684)가 형성된 가이드 스페이서층(2590)은 이후 과정에서 식각 마스크 또는 하드 마스크로 이용될 수 있다. 가이드 스페이서층(2590)의 제1라인형 리세스부(2653)을 채우는 부분(2596)은 잔류하여 제1라인형 리세스부(2653)을 차폐하여 보호한 상태를 유지한다. 제2 및 제4네스트형 리세스부(2694, 2697) 내에서 폴리머 블록 매트릭스부(2831, 2833)가 덮고 있던 가이드 스페이서층(2590) 바닥 부분 일부가 잔류 부분(2594) 잔류하며 제1 및 제3비아 캐비티(2682, 2684)를 제공한다.
도 68 내지 도 71은 제1비아 캐비티(2682) 및 제3비아 캐비티(2684)를 더 깊게 연장하는 과정을 보여준다. 도 68은 제1비아 캐비티(2682) 및 제3비아 캐비티(2684)를 더 깊게 연장한 평면 형상을 보여주는 평면도이고, 도 69는 도 68의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 70은 도 68의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 71은 도 68의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 69 내지 도 71을 도 68과 함께 참조하면, 제1 및 제3비아 캐비티(2682, 2683)의 하부에 노출되는 제2하드 마스크층(2430) 부분을 선택적으로 제거하여 제1 및 제3비아 캐비티(2682, 2683)가 제2하드 마스크층을 관통하도록 연장시키도록 제2하드 마스크층(2430)을 패터닝한다. 가이드 스페이서층(2590)을 관통하도록 제1 및 제3비아 캐비티(2682, 2684)를 형성한 후, 폴리머 블록 매트릭스부(2831, 2833)를 선택적으로 제거하는 과정을 더 수행하고, 가이드 스페이서층(2590)의 패턴을 식각 마스크로 이용하는 선택적 식각 과정을 수행하여 제2하드 마스크층(2430)을 패터닝할 수 있다. 제2 및 제4네스트형 리세스부(2694, 2697) 내에서 폴리머 블록 매트릭스부(2831, 2833)가 덮고 있던 가이드 스페이서층(2590) 바닥 부분 일부가 잔류 부분(2594) 잔류하고, 제1라인형 리세스부(2653)에서 가이드 스페이서층(2590)의 일부(2596)가 잔류하므로, 가이드 스페이서층(2590)의 패턴은 제1 및 제3비아 캐비티(2682, 2684)를 제공하는 잔류 부분(2594), 측벽 부분(2593) 및 제1라인형 리세스부(2653)을 채우는 부분(2596)를 포함하는 형상을 가질 수 있다.
도 72 내지 도 75는 제2 및 제4비아 캐비티(2611, 2613)를 자기 정렬시키는 과정을 보여준다. 도 72는 제2 및 제4비아 캐비티(2611, 2613)를 자기 정렬시킨 평면 형상을 보여주는 평면도이고, 도 73는 도 72의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 74는 도 72의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 75는 도 72의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 73 내지 도 75를 도 72와 함께 참조하면, 제1비아 캐비티(도 69의 2682) 및 제3비아 캐비티(도 70의 2684)에 의해 노출된 제1유전층(도 69 및 도 70의 2510) 부분을 선택적으로 식각 제거하여, 제1비아 캐비티(2682)에 연장되고 보다 깊어진 형상을 가지는 제2비아 캐비티(2611)와 제3비아 캐비티(2684)에 연장되고 보다 깊어진 형상을 가지는 제4비아 캐비티(2613)를 형성한다. 제2 및 제4비아 캐비티(2611, 2613)가 관통하도록 제1유전층 패턴(2511)을 패터닝한다. 가이드 스페이서층(2590)의 잔류 패턴이나 또는 제2하드 마스크층(2430)의 패턴 또는 이들을 함께 식각 마스크로 사용하는 선택적 식각 과정을 수행하여 제2 및 제4비아 캐비티(2611, 2613)가 제2유전층 패턴(2511)을 관통하도록 형성한다. 제2 및 제4비아 캐비티(2611, 2613)를 형성하는 식각 과정은 하부의 제1하드 마스크층(2410)에 의해 식각 종료되도록 수행하여 제1 및 제2하부 도전 라인(2310, 2320)이나 절연층(2200)이 원하지 않게 손상되는 것을 방지할 수 있다. 제2비아 캐비티(2611)는 제1비아 캐비티(2682)에 정렬되므로 제2네스트형 리세스부(2694)의 가운데 부분에 자기 정렬되는 관통홀 형태로 구현될 수 있다. 제4비아 캐비티(2613)는 제3비아 캐비티(2684)에 정렬되므로 제4네스트형 리세스부(2697)의 가운데 부분에 자기 정렬되는 관통홀 형태로 구현될 수 있다.
도 76 내지 도 79는 희생 비아(2700)를 형성하는 과정을 보여준다. 도 76는 희생 비아(2700)가 형성된 평면 형상을 보여주는 평면도이고, 도 77는 도 76의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 78는 도 77의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 79는 도 77의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 77 내지 도 79를 도 76과 함께 참조하면, 제2 및 제4비아 캐비티(2611, 2613)을 채워 보호하는 희생 비아(2700)를 형성한다. 제2 및 제4비아 캐비티(2611, 2613)가 형성된 반도체 기판(2100) 상에 희생층을 SOC 등을 포함하여 형성하고, 에치백(etch back)과 같은 전면 식각 과정 또는 리세스 과정으로 희생층의 일부를 제거하여 희생 비아(2700)를 형성한다. 희생 비아(2700)는 가이드 스페이서층(2590)을 제거하는 후속 과정에서, 제거에 사용되는 식각 과정에 의해 제2 및 제4비아 캐비티(2611, 2613)의 형상이 손상되거나 또는 하부에 노출된 층들이 손상되는 것을 방지하기 위해서 도입된다.
도 80 내지 도 83는 제1리세스부(2650)를 노출시키는 과정을 보여준다. 도 80은 제1리세스부(2650)를 노출시킨 평면 형상을 보여주는 평면도이고, 도 81은 도 80의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 82는 도 80의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 83는 도 80의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 81 내지 도 83을 도 80과 함께 참조하면, 희생 비아(도 77 및 도 78의 2700)로 제2 및 제4비아 캐비티(2611, 2613)를 보호하면서 가이드 스페이서층(도 77의 2590)을 선택적으로 제거하여 제1리세스부(2650)을 노출시킨다. 가이드 스페이서층(2590)을 스트립(strip) 제거함에 따라, 제1라인형 리세스부(2653) 및 제1네스트형 리세스부(2654), 제3네스트형 리세스부(2657)를 포함하는 제1리세스부(2650)가 노출된다. 제1리세스부(2650)을 채우는 도전층을 형성하고, 이를 평탄화하여 연결 배선 구조체를 형성할 수 있지만, 도전 패드의 형상을 추가적으로 변형하기 위한 추가 과정을 더 수행할 수도 있다.
도 84 내지 도 87은 제5네스트형 리세스부(2658)를 형성하는 과정을 보여준다. 도 84는 제5네스트형 리세스부(2658)를 위한 희생층(2900)이 형성된 평면 형상을 보여주는 평면도이고, 도 85는 도 84의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 86은 도 84의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 87은 도 84의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 85 내지 도 87을 도 84와 함께 참조하면, 노출된 제1리세스부(2650)을 채우는 제2의 희생층(2900)을 형성한다. 제2희생층(2900)은 SOC와 같은 유전 물질을 증착하여 형성할 수 있다. 제2희생층(2900)의 일부를 선택적으로 제거하여 제3네스트형 리세스부(2657) 부분을 노출하는 오프닝부(2901)를 가지는 제2희생층(2900)의 패턴을 형성한다. 제2희생층(2900)을 식각 마스크로 사용하여, 제1라인형 리세스부(2653) 및 제1네스트형 리세스부(2654) 및 제2비아 캐비티(2611)와 제4비아 캐비티(2613)을 차폐하여 보호하면서, 제3네스트형 리세스부(2658) 주위의 제2유전층 부분을 선택적으로 식각 제거하여 보다 넓은 선폭을 가지고 확장된 형상을 가지는 제5네스트형 리세스부(2658)을 형성한다. 도전 패드(도 37의 54)의 가운데 중심 부분에 제4비아 캐비티(2611)가 정렬되지 않고, 이격되는 위치에 정렬 접속되도록 도전 패턴(54)의 형상이 변형되도록 요구될 수 있다. 도전 패턴(54)을 다양한 형상으로 패터닝하기 위해서, 제5네스트형 리세스부(2658)를 형성하는 과정을 도입한다. 오프닝부(2901)의 형상 구현할 때 리소그래피 과정을 도입함으로써, 오프닝부(2901)의 형상을 다양하게 변형할 수 있어, 도전 패드(54)의 형상 또한 다양한 형태의 패턴으로 형성하는 것이 가능하다.
도 88 내지 도 91은 제5네스트형 리세스부(2658)가 형성된 형상을 보여준다. 도 88는 제5네스트형 리세스부(2658)가 형성된 형상을 보여주는 평면도이고, 도 89는 도 88의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 90은 도 88의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 91은 도 88의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 89 내지 도 91을 도 88과 함께 참조하면, 제5네스트형 리세스부(2658)를 형성한 후, 제2희생층(2900)을 선택적으로 제거한다. 이후에, 제2 및 제4비아 캐비티(2611, 2613)들에 노출되는 하부의 제1하드 마스크층(2410) 부분을 선택적으로 제거하여 하부의 제1하부 도전 라인(2310) 및 제2하부 도전 라인(2320)을 각각 노출시킨다. 이러한 식각 과정에서 제1리세스부(2650)에 노출된 제2하드 마스크층(2430)의 노출된 일부가 함께 제거될 수 있다. 또한, 이러한 식각 과정에서 제3하드 마스크 패턴(도 85의 2551)이 함께 제거될 수 있다.
제5네스트형 리세스부(2658)에는 제4비아 캐비티(2613)이 접속되며, 제4비아 캐비티(2613)는 제5네스트형 리세스부(2658)의 가운데 부분에 정렬되지 않고 중심에서 벗어난 위치에 정렬된 모습을 보일 수 있다.
도 92 내지 도 95는 상부 도전층(2300)이 형성된 형상을 보여준다. 도 92는 상부 도전층(2300)을 형성한 형상을 보여주는 평면도이고, 도 93는 도 92의 C-C' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 94는 도 92의 D-D' 절단선을 따르는 단면 형상을 보여주는 단면도이고, 도 95는 도 92의 E-E' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 93 내지 도 95를 도 92와 함께 참조하면, 제1리세스부(2650)을 채우는 상부 도전층(2300)을 제2 및 제4비아 캐비티(2611, 2613)를 채우도록 형성한다. 상부 도전층(2300)을 평탄화하여 제1라인형 리세스부(2653)을 채우는 부분으로 상부 도전 라인(2333)을 형성하고, 제1네스트형 리세스부(2654)를 채우는 부분으로 상부 도전 라인의 연결 부분(2334)를 형성하고, 제5네스트형 리세스부(2658)을 채우는 부분으로 도전 패드(2337)을 형성하고, 제2비아 캐비티(2611)를 채우는 부분으로 상부 도전 라인(2333)의 연결 부분(2334)에 자기 정렬하여 접속되는 제1도전 비아(2335)를 형성하고, 제4비아 캐비티(2613)을 채우는 부분으로 도전 패드(2337)에 접속되는 제2도전 비아(2336)을 형성한다. 평탄화 과정은 제2유전층 패턴(2531) 부분이 노출되도록 도전층을 화학기계적연마(CMP: Chemical Mechanical Polishing)하는 과정으로 수행될 수 있다. 도전층(2300)은 구리(Cu)층을 포함하여 형성될 수 있으며, 알루미늄(Cu)층이나 텅스텐(W)층과 같은 금속층을 포함하여 형성될 수 있다.
도 40 내지 도 95를 참조한 설명의 기재는, 본 출원의 일예를 제1라인형 리세스부(2653)를 가이드 스페이서층(2590)이 채우는 경우를 예시하고 있지만, 도 4 내지 도 36을 참조하여 설명한 다른 일예에서와 같이 제1라인형 리세스부(653)의 선폭을 줄여 블록코폴리머의 상분리를 배제하도록 가이드 스페이서층(590)을 도입하는 경우에 도 40 내지 도 95를 참조하여 설명한 본 출원의 일예는 변형 적용될 수 있다. 또한, 도 4 내지 도 36을 참조하여 설명한 본 출원의 다른 일예에서와 같이 제1라인형 리세스부(653)의 채우도록 가이드 스페이서층(590)을 적용하는 경우로 변형될 수도 있다.
본 출원에 따르면, 대면적의 기판 상에 블록 코폴리머를 이용하여 용이하게 나노 스케일 크기의 구조물 또는 나노 구조체를 형성할 수 있다. 나노 구조체는, 선격자를 포함하는 편광판의 제조, 반사형 액정표시장치의 반사 렌즈의 형성 등에 이용할 수 있다. 나노 구조체는 독립적인 편광판의 제조에 사용될 뿐만 아니라, 표시 패널과 일체형인 편광부의 형성에도 이용할 수 있다. 예컨대, 박막 트랜지스터를 포함하는 어레이(array) 기판이나, 컬러필터 기판 상에 직접적으로 편광부를 형성하는 공정에 이용할 수 있다. 나노 구조체는 나노 와이어 트랜지스터, 메모리의 제작을 위한 주형, 나노 스케일의 도선 패터닝을 위한 나노 구조물과 같은 전기 전자 부품의 주형, 태양 전지와 연료 전지의 촉매 제작을 위한 주형, 식각 마스크와 유기 다이오드(OLED) 셀 제작을 위한 주형 및 가스 센서 제작을 위한 주형에 이용할 수 있다.
상술한 본 출원에 따른 방법 및 구조체들은 집적 회로 칩(integrated circuit chip) 제조에 사용될 수 있다. 결과의 집적 회로 칩은 웨이퍼 형태(raw wafer form)나 베어 다이(bare die) 또는 패키지 형태(package form)으로 제조자에 의해 배포될 수 있다. 칩은 단일 칩 패키지(single chip package)나 멀티칩 패키지 chip package) 형태로 제공될 수 있다. 또한, 하나의 칩은 다른 집적 회로 칩에 집적되거나 별도의 회로 요소(discrete circuit element)에 집적될 수 있다. 하나의 칩은 마더보드(mother board)와 같은 중간 제품(intermediate product)이나 최종 제제품(end product) 형태의 한 부품으로 다른 신호 프로세싱 소자(signal processing device)를 이루도록 집적될 수 있다. 최종 제품은 집적 회로 칩을 포함하는 어떠한 제품일 수 있으며, 장난감이나 저성능 적용 제품(application)으로부터 고성능 컴퓨터 제품일 수 있으며, 표시장치(display)나 키보드(keyboard) 또는 다른 입력 수단(input device) 및 중앙연산장치(central processor)를 포함하는 제품일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 기판, 653: 제1라인형 리세스부,
654: 제1네스트형 리세스부, 590: 가이드 스페이서층,
800: 블록코폴리머.

Claims (57)

  1. 반도체 기판 상에 유전층을 형성하는 단계;
    상기 유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 상기 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하기 위해 상기 유전층을 패터닝하는 단계;
    상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계;
    상기 제2리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계;
    상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계;
    상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계; 및
    상기 폴리머 블록 매트릭스부를 식각 마스크로 이용하는 식각 과정으로 상기 제2네스트형 리세스부의 바닥 부분에 비아 캐비티(via cavity)를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  2. 제1항에 있어서,
    상기 제1네스트형 리세스부는 상기 제1라인형 리세스부와 연결되도록 배치되는 연결 배선 구조체 형성 방법.
  3. 제2항에 있어서,
    상기 제1네스트형 리세스부는 상기 제1라인형 리세스부의 끝단부에 연결되도록 배치되거나 또는 상기 제1라인형 리세스부의 중간 부분에 중첩되어 위치하도록 배치되는 연결 배선 구조체 형성 방법.
  4. 제1항에 있어서,
    상기 제1네스트형 리세스부는 상기 제1라인형 리세스부와 단절되어 이격되도록 배치되는 연결 배선 구조체 형성 방법.
  5. 제1항에 있어서,
    상기 가이드 스페이서층은
    상기 실린더형 폴리머 블록 도메인부가 상기 제2네스트형 리세스부 내에 위치하도록 유도하는 연결 배선 구조체 형성 방법.
  6. 제5항에 있어서,
    상기 가이드 스페이서층은
    상기 실린더형 폴리머 블록 도메인부가 상기 제2네스트형 리세스부 내에 위치하도록 유도하기 위해서
    상기 제1라인형 리세스부 내에 상기 실린더형 폴리머 블록 도메인부의 형성을 배제하기 위한 제4선폭을 상기 제3선폭 보다 작은 크기로 가지는 제2라인형 리세스부를 제공하도록 형성되는 연결 배선 구조체 형성 방법.
  7. 제5항에 있어서,
    상기 가이드 스페이서층은
    상기 제1라인형 리세스부 내를 채우도록 형성되어
    상기 실린더형 폴리머 블록 도메인부가 상기 제2네스트형 리세스부 내에 위치하도록 유도하는 연결 배선 구조체 형성 방법.
  8. 제1항에 있어서,
    상기 가이드 스페이서층은
    상기 제1리세스부의 바닥을 덮고 상기 유전층의 상면을 덮도록 연장되는 연결 배선 구조체 형성 방법.
  9. 제1항에 있어서,
    상기 가이드 스페이서층은
    상기 유전층과 식각 선택비를 가지는 물질층을 포함하는 연결 배선 구조체 형성 방법.
  10. 제1항에 있어서,
    상기 가이드 스페이서층은
    상기 실리콘(silicon)층 또는 티타늄질화물(TiN)층을 포함하는 연결 배선 구조체 형성 방법.
  11. 제1항에 있어서,
    상기 자기 정렬 블록코폴리머는
    상호 섞이지 않아(immiscible) 상분리될 수 있는 제1폴리머 블록 성분과 제2폴리머 블록 성분을 포함하는 연결 배선 구조체 형성 방법
  12. 제11항에 있어서,
    상기 폴리머 블록 도메인부는
    상기 제1폴리머 블록 성분을 포함하고,
    상기 폴리머 블록 매트릭스부는
    상기 제2폴리머 블록 성분을 포함하는 연결 배선 구조체 형성 방법.
  13. 제11항에 있어서,
    상기 폴리머 블록 도메인부는
    상기 제1폴리머 블록 성분들이 상기 자기 정렬 블록코폴리머로부터 상분리되어 형성되는 연결 배선 구조체 형성 방법.
  14. 제1항에 있어서,
    상기 비아 캐비티는
    상기 유전층을 관통하도록 형성되는 연결 배선 구조체 형성 방법.
  15. 제14항에 있어서,
    상기 제1리세스부 및 상기 비아 캐비티를 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 평탄화하여 상기 제1리세스부를 채우는 부분으로 도전 라인을 형성하고 상기 비아 캐비티를 채우는 부분으로 도전 비아를 형성하는 단계;를 더 포함하는 연결 배선 구조체 형성 방법.
  16. 제15항에 있어서,
    상기 도전층을 형성하기 이전에
    상기 폴리머 블록 매트릭스부를 선택적으로 제거하는 단계; 및
    상기 가이드 스페이서층을 선택적으로 제거하는 단계;를 더 포함하는 연결 배선 구조체 형성 방법.
  17. 제16항에 있어서,
    상기 가이드 스페이서층을 선택적으로 제거하는 단계는
    상기 비아 캐비티를 채우는 희생층을 형성하는 단계; 및
    상기 희생층으로 상기 비아 캐비티의 형상을 보호하며 상기 가이드 스페이서층을 식각하여 제거하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  18. 제1항에 있어서,
    상기 비아 캐비티는
    상기 제1네스트형 리세스부의 바닥의 가운데 부분에 정렬되는 연결 배선 구조체 형성 방법.
  19. 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계;
    상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 상기 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계;
    상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부 및 상기 제2선폭보다 작은 제4선폭을 가지는 제2라인형 리세스부를 포함하는 제2리세스부를 제공하는 가이드 스페이서(guiding spacer)층을 상기 제1리세스부에 형성하는 단계;
    상기 제2리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계;
    상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 상기 제2네스트형 리세스부 내에 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계;
    상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계;
    상기 폴리머 블록 매트릭스부에 의해 노출되는 상기 가이드 스페이서층 부분을 선택적으로 제거하여 제1비아 캐비티(via cavity)를 형성하는 단계; 및
    상기 제1비아 캐비티에 의해 노출된 상기 제1유전층 부분을 선택적으로 제거하여 상기 제1비아 캐비티가 깊어진 형상의 제2비아 캐비티를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  20. 제19항에 있어서,
    상기 가이드 스페이서층은
    상기 제2라인형 리세스부 내에 상기 실린더형 폴리머 블록 도메인부의 형성을 배제시키도록 유도하기 위해서 상기 제2선폭을 상기 제4선폭으로 줄여주도록 형성되는 연결 배선 구조체 형성 방법.
  21. 제19항에 있어서,
    상기 가이드 스페이서층은
    상기 실리콘(silicon)층 또는 티타늄질화물(TiN)층을 포함하는 연결 배선 구조체 형성 방법.
  22. 제19항에 있어서,
    상기 자기 정렬 블록코폴리머는
    상호 섞이지 않아(immiscible) 상분리될 수 있는 제1폴리머 블록 성분과 제2폴리머 블록 성분을 포함하는 연결 배선 구조체 형성 방법
  23. 제22항에 있어서,
    상기 폴리머 블록 도메인부는
    상기 제1폴리머 블록 성분을 포함하고,
    상기 폴리머 블록 매트릭스부는
    상기 제2폴리머 블록 성분을 포함하거나 또는 상기 제1폴리머 블록 성분 및 상기 제2폴리머 블록 성분을 함께 포함하는 연결 배선 구조체 형성 방법.
  24. 제19항에 있어서,
    상기 제2비아 캐비티를 형성하는 단계는
    상기 가이드 스페이서층을 식각 마스크로 사용하여
    상기 제1비아 캐비티에 노출된 상기 제1유전층 부분을 선택적으로 식각하여 상기 제2비아 캐비티가 상기 제1유전층을 관통하도록 형성하는 단계를 포함하는 연결 배선 구조체 형성 방법.
  25. 제24항에 있어서,
    상기 제1유전층과 상기 제2유전층의 사이 계면에 하드 마스크(hard mask)층을 더 포함하고,
    상기 제2비아 캐비티를 형성하는 단계는
    상기 가이드 스페이서층을 식각 마스크로 사용하여 상기 제1비아 캐비티에 노출된 상기 하드 마스크층 부분을 선택적으로 제거하여 상기 제1비아 캐비티를 연장시키고,
    상기 하드 마스크 및 상기 스페이서층 부분을 식각 마스크로 사용하는 식각 과정으로 상기 제2비아 캐비티를 형성하는 연결 배선 구조체 형성 방법.
  26. 제19항에 있어서,
    상기 제1리세스부 및 상기 제2비아 캐비티를 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 평탄화하여 상기 제1리세스부를 채우는 부분으로 도전 라인을 형성하고 상기 제2비아 캐비티를 채우는 부분으로 도전 비아를 형성하는 단계;를 더 포함하는 연결 배선 구조체 형성 방법.
  27. 제26항에 있어서,
    상기 도전층을 형성하기 이전에,
    상기 폴리머 블록 매트릭스부를 선택적으로 제거하는 단계; 및
    상기 가이드 스페이서층을 선택적으로 제거하는 단계를 더 포함하는 연결 배선 구조체 형성 방법.
  28. 제27항에 있어서,
    상기 가이드 스페이서층을 선택적으로 제거하는 단계는
    상기 제2비아 캐비티를 채우는 희생층을 형성하는 단계; 및
    상기 희생층으로 상기 제2비아 캐비티의 형상을 보호하며 상기 가이드 스페이서층을 식각하여 제거하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  29. 제28항에 있어서,
    상기 희생층은
    스핀온카본(SOC)층을 포함하는 연결 배선 구조체 형성 방법.
  30. 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계;
    상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region), 제5선폭을 가지는 제3네스트형 리세스부(nest shaped recessed region), 상기 제1네스트형 리세스부에 연결되고 상기 제3네스트형 리세스부에 이격되고 상기 제1선폭 및 상기 제5선폭보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recess region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계;
    상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부 및 상기 제5선폭보다 작은 제6선폭을 가지는 제4네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계;
    상기 제2네스트형 리세스부 및 상기 제4네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계;
    상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계;
    상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계;
    상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 상기 제2네스트형 리세스부 내에 제1비아 캐비티(via cavity) 및 상기 제4네스트형 리세스부 내에 제3비아 캐비티를 형성하는 단계;
    상기 제1 및 제3비아 캐비티들에 의해 각각 노출된 상기 제1유전층 부분들을 선택적으로 제거하여 상기 제1 및 제3비아 캐비티들 각각이 깊어진 형상의 제2 및 제4비아 캐비티들을 형성하는 단계;
    상기 제1리세스부 및 상기 제 2및 제4비아 캐비티들을 채우는 제2희생층을 형성하는 단계;
    상기 제2희생층으로 상기 제1라인형 리세스부 및 제4비아 캐비티의 형상을 보호하며 상기 제3네스트형 리세스부 주위의 상기 제2유전층 부분을 선택적으로 제거하여 상기 제5선폭보다 큰 제7선폭을 가지는 제5네스트형 리세스부를 패터닝하는 단계;
    상기 제5네스트형 리세스부, 상기 제1라인형 리세스부, 상기 제2비아 캐비티 및 상기 제4비아 캐비티를 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 평탄화하여 상기 제5네스트형 리세스부를 채우는 부분으로 도전 패드(pad)를 형성하고 상기 제4비아 캐비티를 채우는 부분으로 제2도전 비아를 형성하고 상기 제1라인형 리세스부를 채우는 부분으로 도전 라인을 형성하고 상기 제2비아 캐비티를 채우는 부분으로 제1도전 비아를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  31. 제30항에 있어서,
    상기 가이드 스페이서층은
    상기 실리콘(silicon)층 또는 티타늄질화물(TiN)층을 포함하는 연결 배선 구조체 형성 방법.
  32. 제30항에 있어서,
    상기 가이드 스페이서층은
    상기 제1라인형 리세스부를 메우도록 연장되는 연결 배선 구조체 형성 방법.
  33. 제30항에 있어서,
    상기 가이드 스페이서층은
    상기 제1라인형 리세스부 내로 연장되어 상기 제2선폭 보다 작은 제4선폭을 가지는 제2라인형 리세스부를 제공하여 상기 제2라인형 리세스부 내에 상기 실린더형 폴리머 블록 도메인부의 형성을 배제시키도록 유도하는 연결 배선 구조체 형성 방법.
  34. 제30항에 있어서,
    상기 자기 정렬 블록코폴리머는
    상호 섞이지 않아(immiscible) 상분리될 수 있는 제1폴리머 블록 성분과 제2폴리머 블록 성분을 포함하는 연결 배선 구조체 형성 방법
  35. 제34항에 있어서,
    상기 폴리머 블록 도메인부는
    상기 제1폴리머 블록 성분을 포함하고,
    상기 폴리머 블록 매트릭스부는
    상기 제2폴리머 블록 성분을 포함하는 연결 배선 구조체 형성 방법.
  36. 제30항에 있어서,
    상기 제2 및 제4비아 캐비티들을 형성하는 단계는
    상기 가이드 스페이서층을 식각 마스크로 사용하여
    상기 제1 및 제3비아 캐비티들에 각각 노출된 상기 제1유전층 부분을 선택적으로 식각하여 상기 제1 및 제4비아 캐비티들 각각이 상기 제1유전층을 관통하도록 형성하는 단계를 포함하는 연결 배선 구조체 형성 방법.
  37. 제36항에 있어서,
    상기 제1유전층과 상기 제2유전층의 사이 계면에 하드 마스크(hard mask)층을 더 포함하고,
    상기 제2 및 제4비아 캐비티들을 형성하는 단계는
    상기 가이드 스페이서층을 식각 마스크로 사용하여 상기 제1 및 제3비아 캐비티들 각각에 노출된 상기 하드 마스크층 부분을 선택적으로 제거하여 상기 제1 및 제3비아 캐비티들 각각을 연장시키고,
    상기 하드 마스크 및 상기 스페이서층 부분을 식각 마스크로 사용하는 식각 과정으로 상기 제2 및 제4비아 캐비티들을 각각 형성하는 연결 배선 구조체 형성 방법.
  38. 제30항에 있어서,
    상기 도전층을 형성하기 이전에,
    상기 폴리머 블록 매트릭스부를 선택적으로 제거하는 단계; 및
    상기 가이드 스페이서층을 선택적으로 제거하는 단계를 더 포함하는 연결 배선 구조체 형성 방법.
  39. 제38항에 있어서,
    상기 가이드 스페이서층을 선택적으로 제거하는 단계는
    상기 제2 및 제4비아 캐비티들을 채우는 제1희생층을 형성하는 단계; 및
    상기 제1희생층으로 상기 제2 및 제4비아 캐비티들의 형상을 보호하며 상기 가이드 스페이서층을 식각하여 제거하는 단계;를 더 포함하는 연결 배선 구조체 형성 방법.
  40. 제39항에 있어서,
    상기 제1 및 제2희생층은
    스핀온카본(SOC)층을 포함하는 연결 배선 구조체 형성 방법.
  41. 제30항에 있어서,
    상기 제5네스트형 리세스부를 패터닝하는 단계는
    상기 제2희생층을 패터닝하여 상기 제3네스트형 리세스부 주위의 상기 제2유전층 부분을 노출하는 제2희생층 패턴을 형성하는 단계;
    상기 제2희생층 패턴을 식각 마스크로 이용하여 상기 노출된 제2유전층 부분을 선택적으로 식각하는 단계를 포함하는 연결 배선 구조체 형성 방법.
  42. 제41항에 있어서,
    상기 도전층을 형성하는 단계 이전에
    상기 제2희생층 패턴을 선택적으로 제거하는 단계를 더 포함하는 연결 배선 구조체 형성 방법.
  43. 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계;
    상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region), 제5선폭을 가지는 제3네스트형 리세스부(nest shaped recessed region), 상기 제1네스트형 리세스부에 연결되고 상기 제3네스트형 리세스부에 이격되고 상기 제1선폭 및 상기 제5선폭보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recess region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계;
    상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부 및 상기 제5선폭보다 작은 제6선폭을 가지는 제4네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계;
    상기 제2네스트형 리세스부 및 상기 제4네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계;
    상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계;
    상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계;
    상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 상기 제2네스트형 리세스부 내에 제1비아 캐비티(via cavity) 및 상기 제4네스트형 리세스부 내에 제3비아 캐비티를 형성하는 단계; 및
    상기 제1 및 제3비아 캐비티들에 의해 각각 노출된 상기 제1유전층 부분들을 선택적으로 제거하여 상기 제1 및 제3비아 캐비티들 각각이 깊어진 형상의 제2 및 제4비아 캐비티들을 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  44. 제43항에 있어서,
    상기 제3네스트형 리세스부 주위의 상기 제1유전층 부분을 선택적으로 제거하여 상기 제5선폭보다 큰 제7선폭을 가지는 제5네스트형 리세스부를 패터닝하는 단계를 더 포함하는 연결 배선 구조체 형성 방법.
  45. 제44항에 있어서,
    상기 제5네스트형 리세스부, 상기 제1라인형 리세스부, 상기 제2비아 캐비티 및 상기 제4비아 캐비티를 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 평탄화하여 상기 제5네스트형 리세스부를 채우는 부분으로 도전 패드(pad)를 형성하고 상기 제4비아 캐비티를 채우는 부분으로 제2도전 비아를 형성하고 상기 제1라인형 리세스부를 채우는 부분으로 도전 라인을 형성하고 상기 제2비아 캐비티를 채우는 부분으로 제1도전 비아를 형성하는 단계;를 더 포함하는 연결 배선 구조체 형성 방법.
  46. 제44항에 있어서,
    상기 제1도전 비아는
    상기 제1네스트형 리세스부의 가운데 부분에 정렬된 연결 배선 구조체 형성 방법.
  47. 제44항에 있어서,
    상기 제2도전 비아는
    상기 제3네스트형 리세스부의 가운데 부분에 정렬되고,
    상기 도전 패드의 가운데 부분에 정렬되거나 또는 가운데 부분으로부터 벗어난 부분에 정렬된 연결 배선 구조체 형성 방법.
  48. 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계;
    상기 제2유전층에 제1선폭을 가지는 제1네스트형 리세스부(nest shaped recessed region) 및 상기 제1선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recessed region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계;
    상기 제1선폭보다 작은 제3선폭을 가지는 제2네스트형 리세스부를 제공하며 상기 제1라인형 리세스부를 메우는 가이드 스페이서(guiding spacer)층을 상기 제1리세스부에 형성하는 단계;
    상기 제2네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계;
    상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계;
    상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계;
    상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 제1비아 캐비티(via cavity)를 형성하는 단계; 및
    상기 제1비아 캐비티에 의해 노출된 상기 제1유전층 부분을 선택적으로 제거하여 상기 제1비아 캐비티가 깊어진 형상의 제2비아 캐비티를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  49. 반도체 기판 상에 제1유전층 및 제2유전층을 적층하는 단계;
    상기 제2유전층에 제5선폭을 가지는 제3네스트형 리세스부(nest shaped recessed region) 및 상기 제3네스트형 리세스부와 이격되고 상기 제5선폭 보다 작은 제2선폭을 가지는 제1라인형 리세스부(linear shaped recess region)를 포함하는 제1리세스부를 형성하기 위해 상기 제2유전층을 패터닝하는 단계;
    상기 제5선폭보다 작은 제6선폭을 가지는 제4네스트형 리세스부를 포함하는 제2리세스부를 제공하기 위해 상기 제1리세스부 측벽에 가이드 스페이서(guiding spacer)층을 형성하는 단계;
    상기 제2네스트형 리세스부를 채우는 자기 정렬 블록코폴리머(self assembling block copolymer)를 도입(applying)하는 단계;
    상기 자기 정렬 블록코폴리머를 어닐링(annealing)하여 실린더 형상의 폴리머 블록 도메인부(domain of polymeric blocks)와 상기 폴리머 블록 도메인부를 둘러싸는 폴리머 블록 매트릭스부(matrix of polymeric blocks)의 형성을 유도하는 단계;
    상기 폴리머 블록 도메인부를 선택적으로 제거하는 단계;
    상기 폴리머 블록 매트릭스부에 노출된 상기 가이드 스페이서층 부분을 선택적으로 제거하여 제3비아 캐비티(via cavity)를 형성하는 단계;
    상기 제3비아 캐비티에 의해 노출된 상기 제1유전층 부분을 선택적으로 제거하여 상기 제3비아 캐비티가 깊어진 형상의 제4비아 캐비티를 형성하는 단계;
    상기 제3네스트형 리세스부 주위의 상기 제1유전층 부분을 선택적으로 제거하여 상기 제5선폭보다 큰 제7선폭을 가지는 제5네스트형 리세스부를 패터닝하는 단계;
    상기 제5네스트형 리세스부, 상기 제1라인형 리세스부 및 상기 제4비아 캐비티를 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 평탄화하여 상기 제5네스트형 리세스부를 채우는 부분으로 도전 패드(pad)를 형성하고 상기 제1라인형 리세스부를 채우는 부분으로 도전 라인을 형성하고 상기 제4비아 캐비티를 채우는 부분으로 제2도전 비아를 형성하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
  50. 제49항에 있어서,
    상기 가이드 스페이서층은
    상기 실리콘(silicon)층 또는 티타늄질화물(TiN)층을 포함하는 연결 배선 구조체 형성 방법.
  51. 제49항에 있어서,
    상기 자기 정렬 블록코폴리머는
    상호 섞이지 않아(immiscible) 상분리될 수 있는 제1폴리머 블록 성분과 제2폴리머 블록 성분을 포함하는 연결 배선 구조체 형성 방법
  52. 제51항에 있어서,
    상기 폴리머 블록 도메인부는
    상기 제1폴리머 블록 성분을 포함하고,
    상기 폴리머 블록 매트릭스부는
    상기 제2폴리머 블록 성분을 포함하는 연결 배선 구조체 형성 방법.
  53. 제49항에 있어서,
    상기 제4비아 캐비티를 형성하는 단계는
    상기 가이드 스페이서층을 식각 마스크로 사용하여
    상기 제3비아 캐비티에 노출된 상기 제1유전층 부분을 선택적으로 식각하여 상기 제4비아 캐비티가 상기 제1유전층을 관통하도록 형성하는 단계를 포함하는 연결 배선 구조체 형성 방법.
  54. 제53항에 있어서,
    상기 제1유전층과 상기 제2유전층의 사이 계면에 하드 마스크(hard mask)층을 더 포함하고,
    상기 제4비아 캐비티를 형성하는 단계는
    상기 가이드 스페이서층을 식각 마스크로 사용하여 상기 제3비아 캐비티에 노출된 상기 하드 마스크층 부분을 선택적으로 제거하여 상기 제3비아 캐비티를 연장시키고,
    상기 하드 마스크 및 상기 스페이서층 부분을 식각 마스크로 사용하는 식각 과정으로 상기 제4비아 캐비티를 형성하는 연결 배선 구조체 형성 방법.
  55. 제49항에 있어서,
    상기 도전층을 형성하기 이전에,
    상기 폴리머 블록 매트릭스부를 선택적으로 제거하는 단계; 및
    상기 가이드 스페이서층을 선택적으로 제거하는 단계를 더 포함하는 연결 배선 구조체 형성 방법.
  56. 제55항에 있어서,
    상기 가이드 스페이서층을 선택적으로 제거하는 단계는
    상기 제4비아 캐비티를 채우는 제1희생층을 형성하는 단계; 및
    상기 제1희생층으로 상기 제4비아 캐비티의 형상을 보호하며 상기 가이드 스페이서층을 식각하여 제거하는 단계;를 더 포함하는 연결 배선 구조체 형성 방법.
  57. 제56항에 있어서,
    상기 제5네스트형 리세스부를 패터닝하는 단계는
    상기 제1리세스부 및 상기 제4비아 캐비티를 채우는 제2희생층을 형성하는 단계;
    상기 제2희생층으로 상기 제1라인형 리세스부의 형상을 보호하며 상기 제3네스트형 리세스부 주위의 상기 제1유전층 부분을 노출하는 제2희생층 패턴을 형성하는 단계;
    상기 제2희생층 패턴을 식각 마스크로 이용하여 상기 노출된 제1유전층 부분을 선택적으로 식각하는 단계; 및
    상기 제2희생층 패턴을 제거하는 단계;를 포함하는 연결 배선 구조체 형성 방법.
KR1020140115388A 2014-09-01 2014-09-01 연결 배선 구조체 형성 방법 KR102225696B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140115388A KR102225696B1 (ko) 2014-09-01 2014-09-01 연결 배선 구조체 형성 방법
US14/573,753 US9202744B1 (en) 2014-09-01 2014-12-17 Methods of fabricating interconnection structures
CN201510037511.5A CN105895577B (zh) 2014-09-01 2015-01-26 制造互连结构的方法
US14/925,821 US9245796B1 (en) 2014-09-01 2015-10-28 Methods of fabricating interconnection structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140115388A KR102225696B1 (ko) 2014-09-01 2014-09-01 연결 배선 구조체 형성 방법

Publications (2)

Publication Number Publication Date
KR20160026456A true KR20160026456A (ko) 2016-03-09
KR102225696B1 KR102225696B1 (ko) 2021-03-12

Family

ID=54609328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140115388A KR102225696B1 (ko) 2014-09-01 2014-09-01 연결 배선 구조체 형성 방법

Country Status (3)

Country Link
US (2) US9202744B1 (ko)
KR (1) KR102225696B1 (ko)
CN (1) CN105895577B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180052106A (ko) * 2016-11-09 2018-05-17 도쿄엘렉트론가부시키가이샤 방향성 자기 조립(dsa) 프로세스를 사용한 완전 자기 정렬 비아 형성을 위한 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799558B2 (en) * 2015-11-16 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming conductive structure in semiconductor structure
US10150323B2 (en) * 2016-02-29 2018-12-11 International Business Machines Corporation Structure, system, method, and recording medium of implementing a directed self-assembled security pattern
KR20180070793A (ko) 2016-12-16 2018-06-27 삼성전자주식회사 오버레이 패턴들을 포함하는 반도체 소자
EP3401948B1 (en) * 2017-05-10 2019-12-11 IMEC vzw A method for patterning a target layer
TWI790327B (zh) * 2017-12-08 2023-01-21 日商東京威力科創股份有限公司 使用原子層沉積保護層的高深寬比介層窗蝕刻
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
CN114078749A (zh) * 2020-08-18 2022-02-22 长鑫存储技术有限公司 半导体结构及其形成方法
KR20220045628A (ko) * 2020-10-06 2022-04-13 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100289672B1 (ko) * 1997-04-25 2001-05-15 로버트 에이치. 씨. 챠오 자기배열된언랜디드비아의금속화방법
KR100583102B1 (ko) * 2004-03-17 2006-05-23 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
US20100294740A1 (en) * 2009-05-19 2010-11-25 International Business Machines Corporation Directed self-assembly of block copolymers using segmented prepatterns
US20140091476A1 (en) * 2012-09-28 2014-04-03 Paul A. Nyhus Directed self assembly of block copolymers to form vias aligned with interconnects
US20140187054A1 (en) * 2012-12-31 2014-07-03 Samsung Electronics Co., Ltd. Methods of patterning block copolymer layers
US20140225067A1 (en) * 2013-02-14 2014-08-14 Unist Academy-Industry Research Corporation Nanostructure, optical device including the same, and methods of manufacturing the nanostructure and the optical device
US20140273361A1 (en) * 2013-03-14 2014-09-18 Wisconsin Alumni Research Foundation Methods for the fabrication of graphene nanoribbon arrays using block copolymer lithography

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970376A (en) * 1997-12-29 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer
KR100386110B1 (ko) * 2000-11-29 2003-06-02 삼성전자주식회사 반도체 소자의 콘택홀 형성 방법
KR100430472B1 (ko) * 2001-07-12 2004-05-10 삼성전자주식회사 듀얼 다마신 공정을 이용한 배선 형성 방법
US7723229B2 (en) * 2005-04-22 2010-05-25 Macronix International Co., Ltd. Process of forming a self-aligned contact in a semiconductor device
US7238619B2 (en) * 2005-07-06 2007-07-03 United Microelectronics Corp. Method for eliminating bridging defect in via first dual damascene process
US7696085B2 (en) 2008-02-20 2010-04-13 International Business Machines Corporation Dual damascene metal interconnect structure having a self-aligned via

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100289672B1 (ko) * 1997-04-25 2001-05-15 로버트 에이치. 씨. 챠오 자기배열된언랜디드비아의금속화방법
KR100583102B1 (ko) * 2004-03-17 2006-05-23 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
US20100294740A1 (en) * 2009-05-19 2010-11-25 International Business Machines Corporation Directed self-assembly of block copolymers using segmented prepatterns
US20140091476A1 (en) * 2012-09-28 2014-04-03 Paul A. Nyhus Directed self assembly of block copolymers to form vias aligned with interconnects
US20140187054A1 (en) * 2012-12-31 2014-07-03 Samsung Electronics Co., Ltd. Methods of patterning block copolymer layers
US20140225067A1 (en) * 2013-02-14 2014-08-14 Unist Academy-Industry Research Corporation Nanostructure, optical device including the same, and methods of manufacturing the nanostructure and the optical device
US20140273361A1 (en) * 2013-03-14 2014-09-18 Wisconsin Alumni Research Foundation Methods for the fabrication of graphene nanoribbon arrays using block copolymer lithography

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180052106A (ko) * 2016-11-09 2018-05-17 도쿄엘렉트론가부시키가이샤 방향성 자기 조립(dsa) 프로세스를 사용한 완전 자기 정렬 비아 형성을 위한 방법

Also Published As

Publication number Publication date
KR102225696B1 (ko) 2021-03-12
CN105895577B (zh) 2019-11-08
CN105895577A (zh) 2016-08-24
US9202744B1 (en) 2015-12-01
US9245796B1 (en) 2016-01-26

Similar Documents

Publication Publication Date Title
KR102225696B1 (ko) 연결 배선 구조체 형성 방법
US9691614B2 (en) Methods of forming different sized patterns
KR102166523B1 (ko) 나노 스케일 형상 구조 및 형성 방법
KR102166522B1 (ko) 블록 코폴리머를 이용한 패턴 형성을 위한 구조 및 패턴 형성 방법
US9721795B2 (en) Methods of forming patterns having different shapes
KR102105196B1 (ko) 반도체 소자 제조 방법
TW201719721A (zh) 用於後段製程（ｂｅｏｌ）互連的預形成通孔和插塞的自對準等向蝕刻
US9666448B2 (en) Methods of forming patterns
US20170287702A1 (en) Nano-scale structures
CN101794733A (zh) 采用双重构图形成半导体器件的方法
KR20150094073A (ko) 더블 패터닝을 이용한 반도체 소자 형성 방법
US10157744B2 (en) Method for forming patterns of semiconductor device
TW201742104A (zh) 半導體裝置、其製造方法及將半導體裝置單粒化之方法
KR101997155B1 (ko) 반도체 소자의 제조 방법
CN106910670B (zh) 用于形成蜂窝阵列的图案的方法
US10056257B2 (en) Methods for forming fine patterns using spacers
KR20180026157A (ko) 듀얼 다마신 공정을 이용한 배선 구조체 형성 방법
KR20160105661A (ko) 블록코폴리머를 이용한 패턴 형성 방법
KR20170030293A (ko) 미세 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right