KR20180070793A - 오버레이 패턴들을 포함하는 반도체 소자 - Google Patents

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Abstract

오버레이 패턴들을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 제1 오버레이 그룹 및 상기 제1 오버레이 그룹과 인접하면서 이격된 제2 오버레이 그룹을 포함한다. 상기 제1 오버레이 그룹은 제1 방향으로 연장되는 제1 하부 오버레이 패턴들, 상기 제1 하부 오버레이 패턴들과 중첩하며 상기 제1 하부 오버레이 패턴들 보다 큰 폭을 갖는 제1 상부 오버레이 패턴들, 및 상기 제1 하부 오버레이 패턴들과 상기 제1 상부 오버레이 패턴들 사이에 배치되며 상기 제1 하부 오버레이 패턴들 보다 작은 폭을 갖는 제1 비아 오버레이 패턴들을 포함하고, 상기 제2 오버레이 그룹은 제2 방향으로 연장되는 제2 하부 오버레이 패턴들, 상기 제2 하부 오버레이 패턴들과 중첩하며 상기 제2 하부 오버레이 패턴들 보다 큰 폭을 갖는 제2 상부 오버레이 패턴들, 및 상기 제2 하부 오버레이 패턴들과 상기 제2 상부 오버레이 패턴들 사이에 배치되며 상기 제2 하부 오버레이 패턴들 보다 작은 폭을 갖는 제2 비아 오버레이 패턴들을 포함하고, 상기 제2 하부 오버레이 패턴들은 상기 제1 오버레이 그룹과 인접하며 상기 제1 오버레이 그룹과 이격된 끝 부분들을 갖는다.

Description

오버레이 패턴들을 포함하는 반도체 소자{Semiconductor device including overlay patterns}
본 발명의 기술적 사상은 반도체 소자, 특히 오버레이 패턴들을 포함하는 반도체 소자에 관한 것이다.
반도체 기판 상에 형성되는 하부 패턴과 상부 패턴 사이의 수직 정렬도를 오버레이(overaly)라고 하며, 상/하부 패턴들 사이의 오정렬에 의한 불량 발생을 방지하기 위하여 광학 오버레이 측정 장치를 이용하여 하부 패턴과 상부 패턴 사이의 오버레이를 측정하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 복수의 층들 사이의 오정렬에 의하여 불량이 발생하는 것을 감소시킬 수 있는 오버레이 패턴들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 오버레이 측정 장치들을 이용하여 오버레이를 측정하는 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 오버레이 측정 장치들을 이용하여 반도체 소자를 형성하는 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 제1 오버레이 그룹 및 상기 제1 오버레이 그룹과 인접하면서 이격된 제2 오버레이 그룹을 포함한다. 상기 제1 오버레이 그룹은 제1 방향으로 연장되는 제1 하부 오버레이 패턴들, 상기 제1 하부 오버레이 패턴들과 중첩하며 상기 제1 하부 오버레이 패턴들 보다 큰 폭을 갖는 제1 상부 오버레이 패턴들, 및 상기 제1 하부 오버레이 패턴들과 상기 제1 상부 오버레이 패턴들 사이에 배치되며 상기 제1 하부 오버레이 패턴들 보다 작은 폭을 갖는 제1 비아 오버레이 패턴들을 포함하고, 상기 제2 오버레이 그룹은 제2 방향으로 연장되는 제2 하부 오버레이 패턴들, 상기 제2 하부 오버레이 패턴들과 중첩하며 상기 제2 하부 오버레이 패턴들 보다 큰 폭을 갖는 제2 상부 오버레이 패턴들, 및 상기 제2 하부 오버레이 패턴들과 상기 제2 상부 오버레이 패턴들 사이에 배치되며 상기 제2 하부 오버레이 패턴들 보다 작은 폭을 갖는 제2 비아 오버레이 패턴들을 포함하고, 상기 제2 하부 오버레이 패턴들은 상기 제1 오버레이 그룹과 인접하며 상기 제1 오버레이 그룹과 이격된 끝 부분들을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 서로 이격되고 동일 평면에 배치되는 제1 비아 오버레이 패턴 및 제2 비아 오버레이 패턴을 포함한다. 상기 제1 비아 오버레이 패턴과 상기 반도체 기판 사이에 제1 하부 오버레이 패턴이 배치된다. 상기 제1 하부 오버레이 패턴은 상기 제1 비아 오버레이 패턴 보다 큰 폭을 갖는다. 상기 제2 비아 오버레이 패턴과 상기 반도체 기판 사이에 제2 하부 오버레이 패턴이 배치된다. 상기 제2 하부 오버레이 패턴은 상기 제2 비아 오버레이 패턴 보다 큰 폭을 갖는다. 상기 제1 비아 오버레이 패턴 상에 제1 상부 오버레이 패턴이 배치된다. 상기 제1 상부 오버레이 패턴은 상기 제1 하부 오버레이 패턴과 중첩하고, 상기 제1 하부 오버레이 패턴 보다 큰 폭을 갖는다. 상기 제1 하부 오버레이 패턴에 대한 상기 제1 비아 오버레이 패턴의 오버레이 시프트(overlay shift)는 상기 제2 하부 오버레이 패턴에 대한 상기 제2 오버레이 패턴의 오버레이 시프트 보다 크다.
본 발명의 기술적 사상의 실시 예들에 따르면, 적어도 3층 이상의 금속성 패턴들을 포함하는 오버레이 구조체를 이용하여 오버레이 측정을 할 수 있는 제1 오버레이 영역과, 포토레지스트 패턴을 이용하여 오버레이 측정을 할 수 있는 제2 오버레이 영역을 제공할 수 있다. 이러한 제1 및 제2 오버레이 영역들은 상호 보완적인 역할을 하여, 오정렬에 의해 불량이 발생하는 것을 감소시킬 수 있고, 생산성을 향상시킬 수 있다. 또한, 실제 회로 패턴과 유사한 금속성 패턴들을 이용하여 오버레이 측정을 할 수 있기 때문에, 오버레이 정합성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 공정 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위하여 이용하는 오버레이 측정 장치 및 제어 장치를 나타낸 블록도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 반도체 기판을 나타낸 평면도이다.
도 4는 도 3의 일부를 확대한 부분 확대도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역들을 나타낸 평면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 일 예를 나타낸 평면도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 일 예를 나타낸 단면도이다.
도 7b은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 단면도이다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 측정 방법의 일 예를 설명하기 위한 평면도이다.
도 8b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 측정 방법의 일 예를 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 9a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 평면도이다.
도 9b은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 단면도이다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 평면도이다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 평면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 평면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 평면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 단면도이다.
도 17a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예의 일부를 확대한 평면도이다.
도 17b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예의 일부를 확대한 평면도이다.
도 17c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예의 일부를 확대한 평면도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에서의 오버레이 영역을 설명하기 위한 평면도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 20a 내지 도 20h은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 1을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 공정 시스템에 대하여 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 공정 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 공정 시스템(3)은 포토 공정을 진행하는 포토 공정 설비(6), 상기 포토 공정 설비(6)를 이용하여 형성된 포토레지스트 패턴을 이용하여 제1 오버레이 측정을 하는 제1 오버레이 측정 장치(9), 상기 포토레지스트 패턴을 이용하여 후속 공정을 진행하는 반도체 공정 설비(12), 상기 반도체 공정 설비(12)를 이용하여 형성된 제2 오버레이 패턴을 이용하여 제2 오버레이 측정을 하는 제2 오버레이 측정 장치(15)를 포함할 수 있다. 또한, 상기 반도체 공정 시스템(3)은 상기 제1 및 제2 오버레이 측정 장치들(9, 15)과 신호를 주고 받을 수 있는 제어 장치(24)를 포함할 수 있다.
상기 제1 및 제2 오버레이 측정 장치들(9, 15) 및 상기 제어 장치(24)에 대하여 도 2를 참조하여 설명하기로 한다. 도 2는 상기 제1 및 제2 오버레이 측정 장치들(9, 15) 및 상기 제어 장치(24)를 설명하기 위한 블록도이다.
도 1과 함께, 도 2를 참조하면, 상기 제1 오버레이 측정 장치(9)는 상기 포토 공정 설비(6)에 의해 포토레지스트 패턴이 형성된 반도체 기판(30)이 놓여지는 제1 트레이 부(tray part, 9a) 및 상기 포토레지스트 패턴을 이용하여 오버레이 측정을 할 수 있는 제1 측정 부(9b)를 포함할 수 있다. 상기 제1 측정 부(9b)는 회절을 이용하거나, 또는 빛을 이용하여 오버레이 대상 패턴들의 오버레이를 측정하고, 상기 제어 장치(24)에서는 상기 제1 측정 부(9b)로부터 측정되어 얻어진 데이터을 이용하여 오버레이 오차 데이터를 생성할 수 있다. 이와 같이 생성된 오버레이 오차 데이터는 상기 포토 공정 설비(6)로 피드백될 수 있다.
상기 제2 오버레이 측정 장치(15)는 상기 반도체 공정 설비(12)에 의해 금속성 오버레이 패턴이 형성된 반도체 기판(30)이 놓여지는 제2 트레이 부(15a) 및 상기 금속성 오버레이 패턴을 이용하여 오버레이 측정을 할 수 있는 제2 측정 부(15b)를 포함할 수 있다. 상기 제2 오버레이 측정 장치(15)는 SEM(scanning electron microsope)을 이용하는 측정 장치일 수 있다. 예를 들어, 상기 제2 오버레이 측정 장치(15)는 대략 10keV 이상의 랜딩 에너지(landing energy)를 갖는 전자 빔을 주사(scan) 하여 적어도 3층 이상으로 적층된 금속성 패턴들의 SEM 이미지를 추출할 수 있는 장치일 수 있다. 상기 제어 장치(24)는 상기 제2 오버레이 측정 장치(15)로부터 추출된 SEM 이미지를 이용하여 오버레이 오차 데이터를 생성할 수 있다. 이와 같이 생성된 오버레이 오차 데이터는 상기 포토 공정 설비(6)로 피드백될 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 방식으로 오버레이 측정을 할 수 있는 상기 제1 및 제2 오버레이 측정 장치들(9, 15)을 포함하는 상기 공정 시스템(3)을 제공할 수 있다. 또한, 상기 제1 오버레이 측정 장치(9)는 포토 레지스트 패턴을 이용하기 때문에, 빠른 피드백이 가능하고, 상기 제2 오버레이 측정 장치(9)는 실제 회로 패턴과 유사한 금속성 패턴들을 이용하기 때문에, 실제 회로 패턴의 오정렬과 유사한 오정렬 값을 추출할 수 있다. 따라서, 오버레이 정합성을 높일 수 있다. 본 발명의 실시예들에 따른 공정 시스템(3)을 이용하여 형성된 반도체 소자는 오정렬에 의해 불량이 감소될 수 있다. 또한, 이러한 공정 시스템(3)은 생산성을 향상시킬 수 있다.
상기 제1 및 제2 오버레이 측정 장치들(9, 15)의 상기 제1 및 제2 트레이 부들(9a, 15a) 상에 놓여지는 상기 반도체 기판(30)에 대하여 도 3 및 도 4를 참조하여 설명하기로 한다. 도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 반도체 기판을 나타낸 평면도이고, 도 4는 도 3의 일부를 확대한 부분 확대도이다.
도 3 및 도 4를 참조하면, 상기 반도체 기판(30)은 복수의 샷 영역들(SA)을 가질 수 있다. 상기 샷 영역들(SA)은 각각 한 번의 노광 공정에 의하여 노광되는 영역을 의미할 수 있다. 하나의 샷 영역(SA)은 하나의 칩 영역 또는 복수의 칩 영역들(CA)을 포함할 수 있다. 상기 칩 영역들(CA) 사이에 스크라이브 레인 영역(SL)이 배치될 수 있다. 각각의 상기 칩 영역들(CA)은 복수의 회로 영역들(40)을 포함할 수 있다. 상기 회로 영역들(40)은 로직 회로 영역(40a), 메모리 영역(40b) 및 입/출력 소자 영역(40c) 등을 포함할 수 있다.
다음으로, 상기 제1 오버레이 측정 장치(9)에서 이용되는 오버레이 마크 및 상기 제2 오버레이 측정 장치(15)에서 이용되는 오버레이 패턴들의 예들에 대하여 설명하기로 한다. 도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 패턴들을 나타낸 평면도이다.
도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 제1 오버레이 영역(70) 내에 형성되는 오버레이 패턴들 및 제2 오버레이 영역(90) 내에 형성되는 오버레이 마크들(90x, 90y)을 포함할 수 있다.
상기 제2 오버레이 영역(90)은 도 1 및 도 2에서 설명한 상기 제1 오버레이 측정 장치(9)를 이용하여 오버레이를 측정하는 영역일 수 있다. 예를 들어, 포토 공정을 진행하여 상기 제2 오버레이 영역(90) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 후속 공정(e.g., 식각 공정)을 진행하기 전에, 상기 제2 오버레이 영역(90) 상에 형성된 포토레지스트 패턴을 이용하여 상기 제1 오버레이 측정 장치(도 2의 9)를 이용하는 오버레이 측정을 진행할 수 있다. 상기 제2 오버레이 영역(90)은 포토 오버레이 영역으로 명명할 수도 있다. 상기 제2 오버레이 영역(90)은 서로 평행하며 제1 방향(D1)으로 길어진 또는 연장된 제1 오버레이 마크들(90x) 및 서로 평행하며 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 길어진 또는 연장된 제2 오버레이 마크들(90y)을 포함할 수 있다.
상기 제1 오버레이 영역(70)은 도 1 및 도 2에서 설명한 상기 제2 오버레이 측정 장치(15)를 이용하여 오버레이를 측정하는 영역일 수 있다. 상기 제1 오버레이 영역(70)은 상기 제2 오버레이 영역(90) 보다 작은 면적일 수 있다. 평면에서, 상기 제1 오버레이 영역(70)은 상기 제2 오버레이 영역(90) 보다 작은 평면적을 차지할 수 있다. 상기 제1 오버레이 영역(70) 내에 형성되는 오버레이 패턴들은 상기 제2 오버레이 영역(90) 내에 형성되는 오버레이 마크들(90x, 90y) 보다 작은 크기 또는 작은 폭으로 형성될 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 포토레지스트 패턴을 이용하여 오버레이 측정을 할 수 있는 상기 제2 오버레이 영역(90)과, 적어도 3층 이상의 금속성 패턴들을 포함하는 오버레이 구조체를 이용하여 오버레이 측정을 할 수 있는 상기 제1 오버레이 영역(70)을 제공할 수 있다.
이하에서, 상기 제1 오버레이 영역(70) 내에 형성되는 적어도 3층 이상의 금속성 패턴들을 포함하는 오버레이 구조체의 예들에 대하여 설명하기로 한다.
도 6은 상기 제1 오버레이 영역(70) 내의 오버레이 구조체의 일 예를 나타낸 평면도이고, 도 7a는 상기 제1 오버레이 영역(70) 내의 오버레이 구조체의 일 예를 나타낸 단면도이고, 도 7b은 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 변형 예를 나타낸 단면도이다. 도 7a 및 도 7b은 도 6의 Ax-Ax'선을 따라 취해진 영역 및 Ay-Ay'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 6 및 도 7a을 참조하면, 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70)은 서로 인접하며 이격된 제1 오버레이 그룹(GR1) 및 제2 오버레이 그룹(GR2)을 포함할 수 있다. 상기 제1 및 제2 오버레이 그룹들(GR1, GR2)은 도전성 물질로 형성된 오버레이 패턴들로 구성될 수 있다. 또한, 상기 제1 오버레이 그룹(GR1) 및 상기 제2 오버레이 그룹(GR2)은 각각 전기적으로 고립될 수 있다. 상기 제1 오버레이 그룹(GR1)과 상기 제2 오버레이 그룹(GR2) 사이에는 도전성 물질 패턴이 개재되지 않을 수 있다. 상기 반도체 기판(30)과 상기 제1 오버레이 그룹 사이(GR1), 및 상기 반도체 기판(30)과 상기 제2 오버레이 그룹(GR2) 사이에는 도전성 물질 패턴이 개재되지 않을 수 있다. 따라서, 상기 제1 및 제2 오버레이 그룹들(GR1, GR2) 사이, 상기 반도체 기판(30)과 상기 제1 오버레이 그룹 사이(GR1), 및 상기 반도체 기판(30)과 상기 제2 오버레이 그룹(GR2) 사이에는 오버레이 측정에 악영향을 줄 수 있는 도전성 물질 패턴이 개재되지 않을 수 있다.
상기 제1 오버레이 그룹(GR1)은 제1 오버레이 구조체들(72x)을 포함할 수 있고, 상기 제2 오버레이 그룹(GR2)은 제2 오버레이 구조체들(72y)을 포함할 수 있다. 평면에서, 상기 제2 오버레이 구조체들(72y)은 상기 제1 오버레이 구조체들(72x)을 90도 회전시킨 모양일 수 있다. 따라서, 상기 제2 오버레이 구조체(72y)는 상기 제1 오버레이 구조체(72x)를 90도 회전 시킨 모양으로 이해될 수 있으므로, 이하에서 상기 제2 오버레이 구조체(72y)는 대한 자세한 설명은 생략하기로 한다.
상기 제1 오버레이 구조체들(72x)은 제1 하부 오버레이 패턴들(74x), 제1 비아 오버레이 패턴들(76x) 및 제1 상부 오버레이 패턴들(78x)을 포함할 수 있다. 상기 제2 오버레이 구조체들(72y)은 제2 하부 오버레이 패턴들(74y), 제2 비아 오버레이 패턴들(76y) 및 제2 상부 오버레이 패턴들(78y)을 포함할 수 있다.
상기 제1 하부 오버레이 패턴들(74x)은 서로 평행하며 제1 방향(D1)으로 길어진(elongated) 또는 연장된 모양일 수 있다. 상기 제2 하부 오버레이 패턴들(74y)은 서로 평행하며 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 길어진(elongated) 또는 연장된 모양일 수 있다. 상기 제1 및 제2 하부 오버레이 패턴들(74x, 74y)은 바 모양 또는 라인 모양일 수 있다.
상기 제1 하부 오버레이 패턴들(74x) 중 서로 인접하는 제1 하부 오버레이 패턴들은 제1 거리(S)로 이격될 수 있고, 각각의 상기 제1 하부 오버레이 패턴들(74x)은 제1 폭(W1)을 가질 수 있다. 상기 제1 하부 오버레이 패턴들(74x)은 제1 피치(P1)로 배열될 수 있다. 상기 제1 피치(P1)는 상기 제1 거리(S) 및 상기 제1 폭(W1)의 합일 수 있다. 상기 제1 거리(S)는 상기 제1 폭(W1) 보다 클 수 있다. 상기 제1 및 제2 오버레이 그룹들(GR1, GR2) 사이의 이격거리(L)는 상기 제1 피치(P1) 보다 클 수 있다. 예를 들어, 상기 제1 및 제2 오버레이 그룹들(GR1, GR2) 사이의 이격거리(L)는 상기 제1 하부 오버레이 패턴들(74x) 사이의 상기 거리(S)와 상기 제1 하부 오버레이 패턴들(74x)의 상기 제1 폭(W1)의 합 보다 클 수 있다. 상기 제1 하부 오버레이 패턴들(74x) 중 상기 제2 하부 오버레이 패턴들(74y)과 가장 가까운 제1 하부 오버레이 패턴의 측면과 상기 제2 하부 오버레이 패턴들(74y)의 상기 끝 부분들 사이의 거리는 상기 제1 거리(S)와 상기 제1 폭(W1)의 합보다 클 수 있다.
상기 제1 및 제2 하부 오버레이 패턴들(74x, 74y)은 상기 반도체 기판(30) 상에 배치될 수 있다. 상기 제1 및 제2 하부 오버레이 패턴들(74x, 74y)은 상기 반도체 기판(30) 사이에는 절연 구조물(IL1)에 의해 채워질 수 있다. 상기 절연 구조물(IL1)은 오버레이 측정의 오류를 발생시킬 수 있는 금속성 패턴을 포함하지 않을 수 있다. 상기 제1 및 제2 하부 오버레이 패턴들(74x, 74y) 사이는 제1 절연 층(IL2)에 의해 채워질 수 있다.
상기 제1 하부 오버레이 패턴들(74x) 상에 상기 제1 하부 오버레이 패턴들(74x)과 중첩하는 제1 상부 오버레이 패턴들(78x)이 배치될 수 있다. 상기 제1 상부 오버레이 패턴들(78x)은 상기 제1 방향(D1)으로 길어진 또는 연장된 모양일 수 있다. 상기 제2 하부 오버레이 패턴들(74y) 상에 상기 제2 하부 오버레이 패턴들(74y)과 중첩하는 제2 상부 오버레이 패턴들(78y)이 배치될 수 있다. 상기 제2 상부 오버레이 패턴들(78y)은 상기 제2 방향(D2)으로 길어진 또는 연장된 모양일 수 있다.
상기 제1 하부 오버레이 패턴들(74x)과 상기 제1 상부 오버레이 패턴들(78x) 사이에 복수개의 제1 비아 오버레이 패턴들(76x)이 배치될 수 있다. 상기 제1 비아 오버레이 패턴들(76x)은 제2 피치(P2)로 배열될 수 있다. 상기 제1 비아 오버레이 패턴들(76x) 사이의 간격은 상기 제1 비아 오버레이 패턴들(76x)의 폭(W2) 보다 클 수 있다. 보다 정확한 오버레이 측정을 위하여, 하나의 제1 하부 오버레이 패턴(74x)과 하나의 제1 상부 오버레이 패턴(78x) 사이에 복수개의 상기 제1 비아 오버레이 패턴들(76x)이 배치될 수 있다. 상기 제2 하부 오버레이 패턴들(74y)과 상기 제2 상부 오버레이 패턴들(78y) 사이에 복수개의 제2 비아 오버레이 패턴들(76y)이 배치될 수 있다. 하나의 제2 하부 오버레이 패턴(74y)과 하나의 제2 상부 오버레이 패턴(78y) 사이에 복수개의 상기 제2 비아 오버레이 패턴들(76y)이 배치될 수 있다.
일 예에서, 평면으로 볼 때, 각각의 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)은 원 모양일 수 있다. 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)이 평면에서 원 모양일 때, 각각의 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)의 상기 폭(W2)은 직경으로 이해될 수도 있다.
각각의 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)의 상기 폭(W2)은 각각의 상기 제1 및 제2 하부 오버레이 패턴들(74x, 74y)의 상기 제1 폭(W1) 보다 작을 수 있다. 각각의 상기 제1 및 제2 상부 오버레이 패턴들(78x, 78y)의 폭(W3)은 각각의 상기 제1 및 제2 하부 오버레이 패턴들(74x, 74y)의 상기 제1 폭(W1) 보다 클 수 있다.
일 예에서, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x)은 일체로 연결될 수 있다. 상기 제2 비아 오버레이 패턴들(76y)과 상기 제2 상부 오버레이 패턴들(78y)은 일체로 연결될 수 있다. 예를 들어, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x)은 듀얼 다마신 공정에 의해 형성될 수 있으며, 절연 층(IL3) 내에 의해 매립될 수 있다. 따라서, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x)은 연속적으로 이어지면서, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x) 사이의 경계(interface)가 형성되지 않을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 7b에서와 같이, 상기 제1 하부 오버레이 패턴들(74x) 상에 절연 층(IL3)을 형성하고, 상기 절연 층(IL3)을 관통하는 상기 제1 비아 오버레이 패턴들(76x)을 형성하고, 상기 제1 비아 오버레이 패턴들(76x) 상에 금속 증착, 포토 공정 및 식각 공정을 차례로 진행하여 상기 제1 상부 오버레이 패턴들(78x)을 형성할 수 있다. 따라서, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x)은 별도의 공정으로 형성될 수 있으므로, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x) 사이에 경계(IF)가 형성될 수 있다.
상기 제1 및 제2 오버레이 구조체들(72x, 72y)을 이용하여 패턴들 사이의 오버레이를 측정하는 방법의 일 예를 설명하기로 한다. 도 8a 및 도 8b에서는 제1 오버레이 구조체들(72x) 중 하나의 제1 오버레이 구조체를 예로 들어 설명하기로 한다. 도 8a는 제1 오버레이 구조체들(72x) 중 어느 하나의 제1 오버레이 구조체의 일부를 나타낸 평면도이고, 도 8b는 도 8a의 B-B'선을 따라 취해진 영역을 나타낸 단면도이다. 따라서, 도 8a 및 도 8b에 도시된 오버레이 구조체는 도 6 및 도 7a에서 설명한 상기 제1 오버레이 구조체들(72x) 중 어느 하나의 일부와 동일한 평면 모양 및 단면 모양일 수 있다. 따라서, 도 8a 및 도 8b에 도시된 오버레이 구조체는 도 6 및 도 7a에서 설명한 상기 제1 오버레이 구조체들(72x)로부터 이해될 수 있으므로, 여기서 도 8a 및 도 8b에 도시된 오버레이 구조체의 평면 모양 및 단면 모양에 대한 자세한 설명은 생략하기로 한다.
도 8a 및 도 8b를 참조하여 상기 제1 오버레이 구조체들(72x)의 오버레이를 측정하는 방법을 설명하지만, 이러한 오버레이 측정 방법은 상기 제2 오버레이 구조체들(72y)에도 동일하게 적용될 수 있다.
도 8a 및 도 8b를 참조하면, 도 1 및 도 2에서 설명한 상기 제2 오버레이 측정 장치(도 1, 2의 15) 및 상기 제어 장치(도 1, 도 2의 24)를 이용하여 상기 제1 오버레이 구조체(72x)를 측정 및 판독하고, 오버레이 오차 데이터들을 생성할 수 있다.
상기 제2 오버레이 측정 장치(도 1, 도 2의 15)를 이용하여 상기 제1 오버레이 구조체(72x)의 상기 제1 하부 오버레이 패턴(74x), 상기 제1 비아 오버레이 패턴(76x) 및 상기 제1 상부 오버레이 패턴(76x)의 SEM 이미지를 추출할 수 있다. 이와 같이 추출된 SEM 이미지는 도 8a의 평면도와 같을 수 있다. 상기 제어 장치(도 1 및 도 2의 24)는 도 8a에서와 같은 평면 이미지를 이용하여 상기 제1 하부 오버레이 패턴(74x), 상기 제1 비아 오버레이 패턴(76x) 및 상기 제1 상부 오버레이 패턴(76x) 사이의 오버레이 시프트(overlay shift) 정도를 계산하여 오버레이 오차 데이터를 생성할 수 있다. 예를 들어, 상기 제어 장치(도 2의 24)는 상기 제2 오버레이 측정 장치(도 2의 15)로부터 SEM 이미지를 제공받고, 이러한 SEM 이미지로부터 상기 제1 하부 오버레이 패턴(74x)의 제1 하부 오버레이 중심축(74cx)을 추출할 수 있고, 상기 제1 비아 오버레이 패턴들(76x)의 중심들을 연결하는 제1 비아 오버레이 중심 축(76cx)을 추출할 수 있고, 상기 제1 상부 오버레이 패턴(78x)의 제1 상부 오버레이 중심 축(78cs)을 추출 할 수 있다.
상기 제1 하부 오버레이 패턴(74x)의 측면들은 SEM 이미지에서 라인 모양으로 보일 수 있다. 따라서, 라인 모양으로 보이는 상기 제1 하부 오버레이 패턴(74x)의 측면들을 이용하여 상기 제1 하부 오버레이 중심축(74cx)을 추출할 수 있다. 이와 동일한 방법으로 상기 제1 상부 오버레이 중심 축(78cx)을 추출할 수 있다.
일 예에서, 상기 제1 비아 오버레이 중심 축(76cx)은 어느 한 방향으로 상기 제1 하부 오버레이 중심 축(74cx)으로부터 벗어날 수 있다. 따라서, 상기 제어 장치(도 1, 도 2의 24)는 상기 제1 비아 오버레이 중심 축(76cx)과 상기 제1 하부 오버레이 중심 축(74cx) 사이의 거리와, 상기 제1 비아 오버레이 중심 축(76cx)이 상기 하부 오버레이 중심 축(74cx)으로부터 어느 방향으로 어느 정도 거리만큼 이동(shift) 되었는지를 계산할 수 있다. 따라서, 상기 제1 비아 오버레이 패턴(76x)이 상기 제1 하부 오버레이 패턴(74x)으로부터 어느 방향으로 어느 정도 거리로 이동되었는지를 알 수 있다. 이와 마찬가지로, 상기 제2 비아 오버레이 패턴(76y)이 상기 제2 하부 오버레이 패턴(74y)으로부터 어느 방향으로 어느 정도 거리를 이동하였는지를 알 수 있다. 따라서, 상기 하부 오버레이 패턴(74x)에 대한 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)의 X 방향 및 Y 방향의 오버레이 시프트(overlay shift) 정도를 계산하여 알 수 있다. 이러한 계산 결과는 상기 제어 장치(도 1의 24)를 통하여 상기 공정 시스템(도 1의 3)의 상기 포토 공정 설비(도 1의 6)로 피드백될 수 있다. 따라서, 상기 포토 공정 설비(도 1의 6)에서, 상기 비아 오버레이 패턴(46x)을 형성하는 포토 공정을 오버레이 보정하여, 후속의 반도체 기판에 대하여 포토 공정을 진행할 수 있다. 여기서, 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)을 형성하기 위한 포토 공정은 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)과 동시에 형성되며 상기 제1 및 제2 비아 오버레이 패턴들(76x, 76y)과 동일 평면에 배치되는 회로 비아 패턴들(도 19의 46)을 형성하기 위한 포토 공정과 동일할 수 있다.
일 예에서, 상기 제1 상부 오버레이 중심 축(78cx)은 어느 한 방향으로 상기 제1 하부 오버레이 중심 축(74cx)으로부터 벗어날 수 있다. 따라서, 상기 제어 장치(도 1, 도 2의 24)는 상기 제1 상부 오버레이 중심 축(78cx)과 상기 제1 하부 오버레이 중심 축(74cx) 사이의 거리와, 상기 제1 상부 오버레이 중심 축(78cx)이 상기 하부 오버레이 중심 축(74cx)으로부터 어느 방향으로 이동되었는지를 계산할 수 있다. 이러한 결과로부터 상기 제1 상부 오버레이 패턴(78x)이 상기 제1 하부 오버레이 패턴(74x)으로부터 어느 방향으로 어느 정도 거리를 이동하였는지를 알 수 있다. 이와 마찬가지로, 상기 제2 상부 오버레이 패턴(78y)이 상기 제2 하부 오버레이 패턴(74y)으로부터 어느 방향으로 어느 정도 거리를 이동하였는지를 알 수 있다. 따라서, X 방향 및 Y 방향의 오버레이 이동(overlay shift) 정도를 계산하여 알 수 있다. 이러한 계산 결과를 상기 공정 시스템(도 1의 3)의 상기 포토 공정 설비(도 1의 6)로 피드백할 수 있다. 따라서, 상기 포토 공정 설비(도 1의 6)에서, 상기 제1 및 제2 상부 오버레이 패턴들(78x, 78y)을 형성하기 위한 포토 공정을 오버레이 보정하여, 후속의 반도체 기판에 대한 포토 공정을 진행할 수 있다. 여기서, 상기 제1 및 제2 상부 오버레이 패턴들(78x, 78y)을 형성하기 위한 포토 공정은 상기 제1 및 제2 상부 오버레이 패턴들(78x, 78y)과 동시에 형성되며 상기 제1 및 제2 상부 오버레이 패턴들(78x, 78y)과 동일 평면에 배치되는 회로 패턴들(도 19의 48)을 형성하기 위한 포토 공정과 동일할 수 있다.
일 예에서, 상기 제1 상부 오버레이 중심 축(78cx)과 상기 제1 비아 오버레이 중심 축(76cx)을 이용하여, 상기 제1 상부 오버레이 패턴(78x)과 상기 제1 비아 오버레이 패턴(76x) 사이의 오버레이 시프트 정도를 알 수 있다. 이와 마찬가지로, 상기 제2 상부 오버레이 패턴(78y)과 상기 제2 비아 오버레이 패턴(76y) 사이의 오버레이 시프트 정도를 알 수 있다.
도 8a 및 도 8b에서 설명한 것과 같이 오버레이 오차 데이터를 생성하는 방법은 이하에서 설명하는 오버레이 패턴들의 다양한 변형 예들에도 동일하게 이용될 수 있다. 이하에서 오버레이 패턴들의 다양한 변형 예들을 설명하는 경우에, 중복 설명을 피하기 위하여 오버레이 오차 데이터를 생성하는 방법에 대한 설명은 생략하기로 한다.
다음으로, 도 9a 및 도 9b를 참조하여, 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 변형 예에 대하여 설명하기로 한다. 도 9a는 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 변형 예를 나타낸 평면도이고, 도 9b은 도 9a의 C-C'선, D-D'선, 및 E-E'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 9a 및 도 9b를 참조하면, 상기 반도체 기판(30)의 제1 오버레이 영역(70)은 하부 오버레이 영역(LO) 및 상부 오버레이 영역(UO)을 포함할 수 있다.
상기 반도체 기판(30)의 상기 하부 오버레이 영역(LO) 상에 도 6 및 도 7a를 참조하여 설명한 상기 제1 오버레이 구조체들(72x) 및 제2 오버레이 구조체들(72y)이 배치될 수 있다. 이러한 제1 및 제2 오버레이 구조체들(72x, 72y)에 대하여 도 6 및 도 7a를 참조하여 자세히 설명하였으므로, 여기서 중복되는 설명은 생략하기로 한다. 또한, 여기서, 도 6 및 도 7a를 참조하여 설명한 제1 및 제2 오버레이 구조체들(72x, 72y)의 구성요소들을 인용하여 설명하기로 한다.
상기 제1 오버레이 영역(70)의 상기 상부 오버레이 영역(UO) 내에 상기 제1 오버레이 구조체들(72x)과 이어진 제3 오버레이 구조체들(84x) 및 상기 제2 오버레이 구조체들(72y)로부터 이어진 제4 오버레이 구조체들(84y)이 배치될 수 있다.
상기 제3 오버레이 구조체들(84x)은 상기 제1 오버레이 구조체들(72x)의 상기 제1 상부 오버레이 패턴들(78x)로부터 상기 상부 오버레이 영역(UO) 내로 연장된 부분들(78x'), 상기 제1 상부 오버레이 패턴들(78x)로부터 상기 연장된 부분들(78x') 상에 배치되는 복수개의 제3 비아 오버레이 패턴들(80x), 및 상기 복수개의 제3 비아 오버레이 패턴들(80x) 상에 배치되는 제3 상부 오버레이 패턴들(82x)을 포함할 수 있다.
상기 제1 상부 오버레이 패턴들(78x)로부터 상기 연장된 부분들(78x')은 상기 제1 상부 오버레이 패턴들(78x)과 동일한 폭, 즉 상기 제3 폭(W3)을 가질 수 있다. 상기 복수개의 제3 비아 오버레이 패턴들(80x)은 상기 제3 폭(W3) 보다 작은 제4 폭(W4)을 가질 수 있다. 상기 제3 상부 오버레이 패턴들(82x)은 상기 제3 폭(W3) 보다 큰 제5 폭(W5)을 가질 수 있다.
상기 제4 오버레이 구조체들(84y)은 상기 제2 오버레이 구조체들(72y)의 상기 제2 상부 오버레이 패턴들(78y)로부터 상기 상부 오버레이 영역(UO) 내로 연장된 부분들(78y'), 상기 제2 상부 오버레이 패턴들(78y)로부터 상기 연장된 부분들(78y') 상에 배치되는 복수개의 제4 비아 오버레이 패턴들(80y), 및 상기 복수개의 제4 비아 오버레이 패턴들(80y) 상에 배치되는 제4 상부 오버레이 패턴들(82y)을 포함할 수 있다.
상기 제2 상부 오버레이 패턴들(78y)로부터 상기 연장된 부분들(78y')은 상기 제3 폭(W3)을 가질 수 있다. 상기 복수개의 제4 비아 오버레이 패턴들(80y)은 상기 제4 폭(W4)을 가질 수 있다. 상기 제4 상부 오버레이 패턴들(82y)은 상기 제5 폭(W5)을 가질 수 있다.
상기 제3 및 제4 비아 오버레이 패턴들(80x, 80y), 및 상기 제3 및 제4 상부 오버레이 패턴들(82x, 82y)은 절연 층(IL4) 내에 매립될 수 있다.
일 예에서, 도 7a에서 설명한 바와 같이, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x)은 일체로 연결될 수 있고, 상기 제2 비아 오버레이 패턴들(76y)과 상기 제2 상부 오버레이 패턴들(78y)은 일체로 연결될 수 있다. 이와 마찬가지로, 상기 제3 비아 오버레이 패턴들(80x)과 상기 제3 상부 오버레이 패턴들(82x)은 일체로 연결될 수 있고, 상기 제4 비아 오버레이 패턴들(80y)과 상기 제4 상부 오버레이 패턴들(82y)은 일체로 연결될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 7b에서 설명한 것과 유사하게, 상기 제1 비아 오버레이 패턴들(76x)과 상기 제1 상부 오버레이 패턴들(78x) 사이에 경계가 형성될 수 있고, 상기 제2 비아 오버레이 패턴들(76y)과 상기 제2 상부 오버레이 패턴들(78y) 사이에 경계가 형성될 수 있고, 상기 제3 비아 오버레이 패턴들(80x)과 상기 제3 상부 오버레이 패턴들(82x) 사이에 경계가 형성될 수 있고, 상기 제4 비아 오버레이 패턴들(80y)과 상기 제4 상부 오버레이 패턴들(82y) 사이에 경계가 형성될 수 있다.
도 6 및 도 7a에서의 상기 제1 오버레이 구조체(72x)는 한 번의 포토 공정을 이용하여 형성된 상기 제1 비아 오버레이 패턴들(76x)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상의 변형 실시예에 따른 반도체 소자는 두 번의 포토 공정을 이용하여 형성된 비아 오버레이 패턴들을 갖는 오버레이 구조체를 포함할 수 있다. 이와 같은 비아 오버레이 패턴들을 포함하는 오버레이 구조체에 대하여 도 10a 및 도 10b를 참조하여 설명하기로 한다. 도 10a은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 오버레이 영역의 변형 예를 나타낸 평면도이고, 도 10b는 도 10a의 B1-B1'선을 따라 취해진 영역 및 B2-B2'선을 따라 취해진 영역을 나타낸 단면도이다.
도 10a 및 도 10b를 참조하면, 반도체 기판(30) 상의 절연 구조물(IL) 상에 오버레이 구조체(72a)가 배치될 수 있다.
상기 오버레이 구조체(72a)는 하부 오버레이 패턴(74a), 상기 하부 오버레이 패턴(74a) 보다 큰 폭을 가지며 상기 하부 오버레이 패턴(74a)과 중첩하는 상부 오버레이 패턴(78a), 상기 하부 오버레이 패턴(74a)과 상기 상부 오버레이 패턴(78a) 사이에 배치되며 서로 이격된 제1 및 제2 비아 오버레이 패턴들(76a, 76b)을 포함할 수 있다. 각각의 상기 제1 및 제2 비아 오버레이 패턴들(76a, 76b)은 상기 하부 오버레이 패턴(74a) 보다 작은 폭을 가질 수 있다.
상기 하부 오버레이 패턴(74a), 상기 제1 비아 오버레이 패턴(76a) 및 상기 상부 오버레이 패턴(78a)에 대하여, 도 8a 및 도 8b에서 설명한 것과 같은 오버레이 측정 방법을 이용하여 오버레이 시프트 정도를 측정 및 계산하여 오버레이 오차 데이터들을 생성할 수 있고, 상기 하부 오버레이 패턴(74a), 상기 제2 비아 오버레이 패턴(76b) 및 상기 상부 오버레이 패턴(78a)에 대하여, 도 8a 및 도 8b에서 설명한 것과 같은 오버레이 측정 방법을 이용하여 오버레이 시프트 정도를 측정 및 계산하여 오버레이 오차 데이터들을 생성할 수 있다.
상기 제1 및 제2 비아 오버레이 패턴들(76a, 76b)의 오버레이 시프트들의 일 예에 대하여 설명하기로 한다. 상기 하부 오버레이 패턴(74a)에 대한 상기 제1 비아 오버레이 패턴(76a)의 오버레이 시프트(d1)는 상기 하부 오버레이 패턴(74a)에 대한 상기 제2 비아 오버레이 패턴(76b)의 오버레이 시프트(d2)보다 클 수 있다. 예를 들어, 상기 하부 오버레이 패턴(74a) 및 상기 제1 비아 오버레이 패턴(76a)에 대하여 오버레이 측정을 하여, 상기 하부 오버레이 패턴(74a)의 중심축(74cx)과 상기 제1 비아 오버레이 패턴(76a)의 중심 축(76cx1)이 정확히 일치하는 경우에, 오버레이 시프트(overlay shift)가 없다 라고 판정할 수 있다. 상기 하부 오버레이 패턴(74a) 및 상기 제1 비아 오버레이 패턴(76a)에 대하여 오버레이 측정을 하여 오버레이 시프트(d1)가 있는 경우에, 상기 제1 비아 오버레이 패턴(76a)의 중심 축(76cx_1)은 상기 하부 오버레이 패턴(74a)의 중심축(74cx)으로부터 어느 방향으로 어느 정도의 거리만큼 이동되었는지를 알 수 있다. 이와 마찬가지로, 상기 하부 오버레이 패턴(74a) 및 상기 제2 비아 오버레이 패턴(76b)에 대하여 오버레이 측정을 하여 오버레이 시프트(d2)가 있는 경우에, 상기 제2 비아 오버레이 패턴(76b)의 중심 축(76cx_2)은 상기 하부 오버레이 패턴(74a)의 중심축(74cx)으로부터 어느 방향으로 어느 정도의 거리만큼 이동되었는지를 알 수 있다. 따라서, 상기 제1 및 제2 비아 오버레이 패턴들(76a, 76b)의 오버레이 시프트들로부터, 도 8a 및 도 8b에서 설명한 것과 같이, 오버레이 오차 데이터들을 생성할 수 있고, 상기 제1 및 제2 비아 오버레이 패턴들(76a, 76b)을 형성하기 위한 포토 공정을 진행하는 포토 공정 설비로 피드백될 수 있다.
도 10a 및 도 10b에서는 하나의 제1 비아 오버레이 패턴(76a)과 하나의 제2 비아 오버레이 패턴(76b)을 도시하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이하에서, 상기 제1 비아 오버레이 패턴(76a)이 복수개가 배치되며 상기 제2 비아 오버레이 패턴(76b)이 복수개가 배치되는 예에 대하여, 도 11 및 도 12를 참조하여 설명하고, 상기 제1 및 제2 비아 오버레이 패턴들(76a, 76b)이 복수개가 배치되면서 상기 하부 및 상부 오버레이 패턴들(74a, 78a)이 복수개가 배치되는 예에 대하여 도 13 내지 도 16을 참조하여 설명하기로 한다.
우선, 도 11 및 도 12을 참조하여, 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 다른 변형 예에 대하여 설명하기로 한다. 도 11은 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 다른 변형 예를 나타낸 평면도이고, 도 12는 도 11의 F-F'선을 따라 취해진 영역을 나타낸 단면도이다.
도 11 및 도 12를 참조하면, 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 오버레이 구조체(172)가 배치될 수 있다.
상기 오버레이 구조체(172)는 상기 반도체 기판(30) 상에 배치되는 하부 오버레이 패턴(174), 상기 하부 오버레이 패턴(174) 상에 배치되며 상기 하부 오버레이 패턴(174)과 중첩하는 상부 오버레이 패턴(178), 상기 하부 오버레이 패턴(174)과 상기 상부 오버레이 패턴(178) 사이에 배치되는 제1 비아 오버레이 패턴들(176) 및 제2 비아 오버레이 패턴들(176b)을 포함할 수 있다.
상기 하부 오버레이 패턴(174)과 상기 반도체 기판(30) 사이에는 절연 구조물(IL1)에 의해 채워질 수 있다. 상기 절연 구조물(IL1)은 오버레이 측정의 오류를 발생시킬 수 있는 금속성 패턴을 포함하지 않을 수 있다.
평면으로 볼 때, 상기 하부 오버레이 패턴(174)은 사각형 모양일 수 있고, 상기 상부 오버레이 패턴(178)은 상기 하부 오버레이 패턴(174) 보다 큰 사각형 모양일 수 있다. 평면으로 볼 때, 상기 하부 오버레이 패턴(174)은 상기 상부 오버레이 패턴(178)의 측면들의 안쪽에 배치될 수 있다.
평면으로 볼 때, 상기 제1 및 제2 비아 오버레이 패턴들(176a, 176b)은 상기 하부 오버레이 패턴(174)의 측면들 안쪽에 배치될 수 있다. 상기 제1 및 제2 비아 오버레이 패턴들(176a, 176b)은 상기 하부 오버레이 패턴(174)의 측면들과 이격될 수 있다.
상기 제1 및 제2 비아 오버레이 패턴들(176a, 176b)은 행 방향 및 열 방향을 따라 교대로 배열될 수 있다. 상기 제1 및 제2 비아 오버레이 패턴들(176a, 176b)은 행 방향으로 교대로 배열되고, 열 방향으로 교대로 배열될 수 있다. 따라서, 어느 하나의 제1 비아 오버레이 패턴(176a)을 기준으로 보았을 때, 어느 하나의 제1 비아 오버레이 패턴(176a)에 행 방향으로 인접하는 비아 오버레이 패턴과 열 방향으로 인접하는 비아 오버레이 패턴은 상기 제2 비아 오버레이 패턴들(176b)일 수 있다.
상기 제1 비아 오버레이 패턴들(176a)은 제1 포토 공정을 이용하여 형성된 금속성 비아 패턴일 수 있고, 상기 제2 비아 오버레이 패턴들(176b)은 제2 포토 공정을 이용하여 형성된 금속성 비아 패턴일 수 있다.
다음으로, 도 13 및 도 14를 참조하여, 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 또 다른 변형 예에 대하여 설명하기로 한다. 도 13은 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 또 다른 변형 예를 나타낸 평면도이고, 도 14는 도 13의 G-G'선 및 F-F'선을 따라 취해진 영역을 나타낸 단면도이다.
도 13 및 도 14를 참조하면, 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 제1 내지 제4 오버레이 구조체들(272a, 272b, 272c, 272d)가 배치될 수 있다. 상기 제1 및 제2 오버레이 구조체들(272a, 272b)은 행 방향으로 서로 인접할 수 있다. 상기 제3 및 제4 오버레이 구조체들(272c, 272d)은 행 방향으로 서로 인접할 수 있다. 서로 인접하는 한 쌍의 상기 제1 및 제2 오버레이 구조체들(272a, 272b)과 서로 인접하는 한 쌍의 상기 제3 및 제4 오버레이 구조체들(272c, 272d)은 열 방향으로 교대로 배열될 수 있다.
상기 제1 오버레이 구조체(272a)는 제1 하부 오버레이 패턴(274a), 상기 제1 하부 오버레이 패턴(274a) 상의 제1 비아 오버레이 패턴(276a) 및 상기 제1 비아 오버레이 패턴(276a) 상의 상부 오버레이 패턴(278)을 포함할 수 있다.
상기 제2 오버레이 구조체(272b)는 제2 하부 오버레이 패턴(274b), 상기 제2 하부 오버레이 패턴(274a) 상의 상기 제1 비아 오버레이 패턴(276a) 및 상기 제1 비아 오버레이 패턴(276a) 상의 상기 상부 오버레이 패턴(278)을 포함할 수 있다.
상기 제3 오버레이 구조체(272c)는 상기 제1 하부 오버레이 패턴(274a), 상기 제1 하부 오버레이 패턴(274a) 상의 상기 제2 비아 오버레이 패턴(276b) 및 상기 제2 비아 오버레이 패턴(276b) 상의 상기 상부 오버레이 패턴(278)을 포함할 수 있다.
상기 제4 오버레이 구조체(272d)는 상기 제2 하부 오버레이 패턴(274b), 상기 제2 하부 오버레이 패턴(274a) 상의 상기 제2 비아 오버레이 패턴(276b) 및 상기 제2 비아 오버레이 패턴(276b) 상의 상기 상부 오버레이 패턴(278)을 포함할 수 있다.
상기 제1 및 제2 하부 오버레이 패턴들(274a, 274b)은 서로 동일한 크기의 사각형 모양으로 형성되며, 서로 다른 포토 공정으로 형성되는 패턴들일 수 있다.
상기 제1 및 제2 비아 오버레이 패턴들(276a, 276b)은 서로 동일한 크기로 형성되며, 서로 다른 포토 공정으로 형성되는 패턴들일 수 있다. 상기 제1 및 제2 비아 오버레이 패턴들(276a, 276b)은 상기 제1 및 제2 하부 오버레이 패턴들(274a, 274b)의 내측에 배치될 수 있다. 상기 상부 오버레이 패턴들(278)은 상기 제1 및 제2 하부 오버레이 패턴들(274a, 274b) 보다 큰 사각형 모양으로 형성되며, 상기 제1 및 제2 하부 오버레이 패턴들(274a, 274b)을 덮을 수 있다.
다음으로, 도 15 및 도 16을 참조하여, 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 또 다른 변형 예에 대하여 설명하기로 한다. 도 15는 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들의 또 다른 변형 예를 나타낸 평면도이고, 도 16은 도 15의 I-I'선 및 J-J'선을 따라 취해진 영역을 나타낸 단면도이다.
도 15 및 도 16을 참조하면, 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 제1 내지 제4 오버레이 구조체들(372a, 372b, 372c, 372d)가 배치될 수 있다. 상기 제1 및 제2 오버레이 구조체들(372a, 372b)은 행 방향으로 서로 인접할 수 있다. 상기 제3 및 제4 오버레이 구조체들(372c, 372d)은 행 방향으로 서로 인접할 수 있다. 서로 인접하는 한 쌍의 상기 제1 및 제2 오버레이 구조체들(372a, 372b)과 서로 인접하는 한 쌍의 상기 제3 및 제4 오버레이 구조체들(372c, 372d)은 열 방향으로 교대로 배열될 수 있다.
상기 제1 오버레이 구조체(372a)는 하부 오버레이 패턴(374), 상기 하부 오버레이 패턴(274) 상의 제1 비아 오버레이 패턴(376a) 및 상기 제1 비아 오버레이 패턴(376a) 상의 제1 상부 오버레이 패턴(378a)을 포함할 수 있다.
상기 제2 오버레이 구조체(372b)는 하부 오버레이 패턴(374), 상기 하부 오버레이 패턴(374) 상의 상기 제1 비아 오버레이 패턴(376a) 및 상기 제1 비아 오버레이 패턴(376a) 상의 상기 제2 상부 오버레이 패턴(378b)을 포함할 수 있다.
상기 제3 오버레이 구조체(372c)는 상기 하부 오버레이 패턴(374), 상기 하부 오버레이 패턴(374) 상의 상기 제2 비아 오버레이 패턴(376b) 및 상기 제2 비아 오버레이 패턴(376b) 상의 상기 제1 상부 오버레이 패턴(378a)을 포함할 수 있다.
상기 제4 오버레이 구조체(372d)는 상기 하부 오버레이 패턴(374), 상기 하부 오버레이 패턴(374) 상의 상기 제2 비아 오버레이 패턴(376b) 및 상기 제2 비아 오버레이 패턴(376b) 상의 상기 제2 상부 오버레이 패턴(378b)을 포함할 수 있다.
상기 하부 오버레이 패턴들(374)은 서로 동일한 크기의 사각형 모양으로 형성되며, 동일한 포토 공정으로 형성되는 패턴들일 수 있다.
상기 제1 및 제2 비아 오버레이 패턴들(376a, 376b)은 서로 동일한 크기로 형성되며, 서로 다른 포토 공정으로 형성되는 패턴들일 수 있다. 상기 제1 및 제2 비아 오버레이 패턴들(376a, 376b)은 상기 하부 오버레이 패턴들(374)의 내측에 배치될 수 있다. 상기 제1 및 제2 상부 오버레이 패턴들(378a, 379b)은 상기 하부 오버레이 패턴들(374) 보다 큰 사각형 모양으로 형성되며, 상기 하부 오버레이 패턴들(374)을 덮을 수 있다.
실시 예들에서 설명한 것과 같이, 상기 제1 오버레이 영역(도 5, 도 6, 도 9, 도 11, 도 13, 도 15의 70)은 반도체 기판(30) 상에 복수개가 배치될 수 있다. 상기 복수개의 상기 제1 오버레이 영역(70) 중 적어도 일부 영역은 상기 칩 영역들(도 4의 CA) 내에 배치될 수 있고, 나머지 영역은 상기 스크라이브 레인 영역(SL) 내에 배치될 수 있다. 또한, 상기 제2 오버레이 영역(도 5의 90)은 상기 스크라이브 레인 영역(SL) 내에 배치될 수 있다. 상기 반도체 기판(30) 상에 배치되는 상기 제1 및 제2 오버레이 영역들(70, 90)에 대하여 도 17a, 도 17b 및 도 17c를 각각 참조하여 설명하기로 한다. 도 17a, 도 17b 및 도 17c은 상기 반도체 기판(30)의 상기 칩 영역(도 4의 CA)과 상기 스크라이브 레인 영역(도 4의 SL)의 일부를 확대한 도면이다. 우선, 도 17a를 참조하면, 상기 스크라이브 레인 영역(SL) 내에 상기 제1 오버레이 영역(70) 및 상기 제2 오버레이 영역(90)이 배치될 수 있다. 상기 제2 오버레이 영역(90)은 서로 이격된 복수의 제2 오버레이 영역들(90a, 90b)을 포함할 수 있다. 이와 마찬가지로, 상기 제1 오버레이 영역(70)도 복수개의 오버레이 영역들을 포함할 수 있다.
다음으로, 도 17b를 참조하면, 상기 스크라이브 레인 영역(SL) 내에 복수개의 오버레이 영역들(90a, 90b)을 포함하는 상기 제2 오버레이 영역(90)이 배치될 수 있고, 상기 칩 영역(CA) 내에 복수개의 오버레이 영역들을 포함하는 상기 제1 오버레이 영역(70)이 배치될 수 있다.
다음으로, 도 17c를 참조하면, 상기 스크라이브 레인 영역(SL) 내에 복수개의 오버레이 영역들(90a, 90b)을 포함하는 상기 제2 오버레이 영역(90) 및 복수개의 오버레이 영역들을 포함하는 상기 제1 오버레이 영역(70)이 배치될 수 있다. 또한, 상기 칩 영역(CA) 내에 복수개의 오버레이 영역들을 포함하는 상기 제1 오버레이 영역(70)이 배치될 수 있다. 따라서, 상기 제1 오버레이 영역(70)은 상기 스크라이브 레인 영역(SL) 및 상기 칩 영역들(CA) 내에 배치될 수 있다.
도 3을 참조하여 설명한 상기 샷 영역(도 3의 SA) 내에 배치되는 상기 제1 오버레이 영역(70)에 대하여 도 18을 참조하여 설명하기로 한다. 도 18은 하나의 샷 영역(SA) 내에 배치되는 상기 제1 오버레이 영역(70)을 설명하기 위한 평면도이다.
도 18을 참조하면, 상기 제1 오버레이 영역(70)은 복수개가 배치되며 하나의 샷 영역(SA) 내에 균등하게 배치될 수 있다.
일 예에서, 하나의 샷 영역(SA) 내에 복수의 칩 영역들(CA)이 배치될 수 있다. 각각의 상기 복수의 칩 영역들(CA) 내에 배치되는 상기 제1 오버레이 영역(70)의 위치는 동일할 수 있다. 예를 들어, 상기 복수의 칩 영역들(CA) 중에서 어느 하나의 칩 영역 내에 배치되는 제1 오버레이 영역(70)의 위치와, 다른 칩 영역 내에 배치되는 제1 오버레이 영역(70)의 위치는 동일할 수 있다.
일예에서, 하나의 샷 영역(SA) 내에서, 상기 복수개의 제1 오버레이 영역(70)은 최대 거리화된 분산(maximized dispersion)을 갖도록 배치될 수 있다. 따라서, 상기 제1 오버레이 영역(70) 내의 오버레이 패턴들을 이용하여 측정 및 계산된 오버레이 오차는 상기 칩 영역(CA) 내의 회로 패턴들의 오버레이 오차와 보다 유사해질 수 있다.
다음으로, 도 19를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 19를 참조하면, 반도체 기판(30)의 제2 오버레이 영역(90) 상에 오버레이 마크들(92)이 배치될 수 있다. 상기 반도체 기판(30)의 제1 오버레이 영역(70) 상에 오버레이 구조체(72x)가 배치될 수 있다. 상기 오버레이 구조체(72x)는 도 6 및 도 7a에서 설명한 상기 제1 오버레이 구조체(72x)일 수 있다. 상기 오버레이 구조체(72x)에 대한 자세한 설명은 도 6 및 도 7a에서 설명한 내용으로 이해될 수 있으므로, 자세한 설명은 생략하기로 한다.
상기 제2 오버레이 영역(90)의 상기 오버레이 마크들(92)은 상기 제1 오버레이 구조체(72x)의 상기 제1 하부 오버레이 패턴(74x), 상기 제1 비아 오버레이 패턴(76x) 및 상기 제1 상부 오버레이 패턴(78x) 중 어느 하나의 패턴과 동일 평면에 배치될 수 있다. 상기 제2 오버레이 영역(90)의 상기 오버레이 마크들(92)은 상기 제1 오버레이 구조체(72x)의 상기 제1 하부 오버레이 패턴들(74x)과 동일 평면에 배치될 수 있다. 상기 오버레이 마크들(92)은 상기 제1 하부 오버레이 패턴들(74x) 보다 큰 폭으로 형성될 수 있다.
상기 반도체 기판(30)의 회로 영역(40) 상에 회로 배선 구조체(42)가 배치될 수 있다. 상기 회로 배선 구조체(42)는 하부 회로 패턴(44), 상기 하부 회로 패턴(44) 상의 회로 비아 패턴(46) 및 상기 회로 비아 패턴(46) 상의 회로 배선(48)을 포함할 수 있다.
상기 하부 회로 패턴(44)은 상기 제1 오버레이 구조체(72x)의 상기 제1 하부 오버레이 패턴들(74x)과 동일 평면에 배치될 수 있고, 상기 비아 패턴(46)은 상기 제1 오버레이 구조체(72x)의 상기 제1 비아 오버레이 패턴들(76x)과 동일 평면에 배치될 수 있고, 상기 회로 배선(48)은 상기 제1 오버레이 구조체(72x)의 상기 제1 상부 오버레이 패턴들(78x)과 동일 평면에 배치될 수 있다.
상기 하부 회로 패턴(44)은 상기 반도체 기판(30)과 전기적으로 연결될 수 있다. 상기 오버레이 마크(92) 및 상기 제1 하부 오버레이 패턴들(74x)은 상기 반도체 기판(30)과 절연될 수 있다.
일 예에서, 상기 하부 회로 패턴(44)은 상기 제1 하부 오버레이 패턴들(74x) 보다 작은 폭을 가질 수 있다.
일 예에서, 상기 회로 비아 패턴(46)은 상기 제1 비아 오버레이 패턴들(76x) 보다 작은 직경을 가질 수 있다.
일 예에서, 상기 회로 배선(48)은 상기 제1 상부 오버레이 패턴들(78x) 보다 작은 폭을 가질 수 있다.
다음으로, 도 20a 내지 도 20h를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예에 대하여 설명하기로 한다. 도 20a 내지 도 20h은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 20a를 참조하면, 반도체 기판(30)은 제2 오버레이 영역(90), 제1 오버레이 영역(70) 및 회로 영역(40)을 가질 수 있다. 상기 제2 오버레이 영역(90)은 제1 포토 오버레이 영역(90a)과 제2 포토 오버레이 영역(90b)을 포함할 수 있다.
상기 반도체 기판(30) 상에 하부 절연 구조물(IL1)을 형성할 수 있다.
상기 하부 절연 구조물(IL1) 상에 절연 층(IL2)을 형성할 수 있다.
상기 반도체 기판(30) 상에 상기 절연 층(IL2)을 관통하는 제1 포토 오버레이 마크(92x1), 제2 포토 오버레이 마크(92x2), 하부 오버레이 패턴(74x) 및 하부 회로 패턴(44)을 동시에 형성할 수 있다.
상기 제1 포토 오버레이 마크(92x1)은 상기 반도체 기판(30)의 상기 제1 포토 오버레이 영역(90a) 상에 형성될 수 있고, 상기 제2 포토 오버레이 마크(92x2)은 상기 반도체 기판(30)의 상기 제2 포토 오버레이 영역(90b) 상에 형성될 수 있고, 상기 하부 오버레이 패턴(74x)은 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 형성될 수 있고, 상기 하부 회로 패턴(44)은 상기 반도체 기판(30)의 상기 회로 영역(40) 상에 배치될 수 있다.
상기 제1 및 제2 포토 오버레이 마크들(92x1, 92x2)은 상기 하부 오버레이 패턴(74x) 및 상기 하부 회로 패턴(44) 보다 큰 폭을 갖도록 형성될 수 있다. 상기 하부 오버레이 패턴(74x)은 상기 하부 회로 패턴(44) 보다 큰 폭을 갖도록 형성될 수 있다.
도 20b를 참조하면, 상기 제1 및 제2 포토 오버레이 마크들(92x1, 92x2), 상기 하부 오버레이 패턴(74x) 및 상기 하부 회로 패턴(44) 상에 절연 층(IL3)을 형성할 수 있다. 상기 절연 층(IL3)은 실리콘 산화물 또는 저-유전 물질로 형성될 수 있다. 상기 절연 층(IL3) 상에 마스크 층(M)을 형성할 수 있다.
제1 포토 공정을 진행하여 상기 마스크 층(M) 상에 제1 포토레지스트 패턴들(PRa, PRb, PRc, PRd)을 형성할 수 있다.
상기 반도체 기판(30)의 상기 제1 포토 오버레이 영역(90a) 상에 형성되는 제1 포토레지스트 패턴은 오버레이 측정을 위한 제1 포토 오버레이 포토레지스트 패턴(PRa)일 수 있다.
상기 반도체 기판(30)의 상기 제2 포토 오버레이 영역(90a) 상에 형성되는 제1 포토레지스트 패턴은 상기 제2 포토 오버레이 마크(92x2)을 보호하기 위한 보호 포토레지스트 패턴(PRb)일 수 있다.
상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 형성되는 제1 포토레지스트 패턴은 상기 하부 오버레이 패턴들(74x)과 중첩하는 상부 오버레이 패턴들(도 20h의 78x)을 형성하기 위한 상부 오버레이 포토레지스트 패턴(PRc)일 수 있다.
상기 반도체 기판(30)의 상기 회로 영역(40) 상에 형성되는 제1 포토레지스트 패턴은 회로 배선들(도 20h의 48)을 형성하기 위한 회로 배선 포토레지스트 패턴(PRd)일 수 있다.
도 2에서 설명한 상기 제1 오버레이 측정 장치(도 2의 9) 및 상기 제어 장치(도 2의 24)를 이용하여 상기 제1 포토 오버레이 포토레지스트 패턴(PRa)과 상기 제1 포토 오버레이 마크(92x1)을 측정 및 판독하여, 오버레이 오차 데이터를 생성할 수 있다. 이와 같은 오버레이 오차 데이터가 설정된 기준 값 이내이면 후속 공정을 진행할 수 있다. 만일, 생성된 오버레이 오차 데이터가 설정된 기준 값을 벗어나면, 상기 생성된 오버레이 오차 데이터를 이용하여 오버레이 보정된 상기 포토 공정 설비(도 1의 6)을 이용하여 포토 공정을 다시 진행할 수도 있다.
도 20c를 참조하면, 상기 제1 포토레지스트 패턴들(PRa, PRb, PRc, PRd)을 이용하여 상기 마스크 층을 식각하여 마스크 패턴(M')을 형성할 수 있다.
상기 마스크 패턴(M')은 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 및 상기 회로 영역(40) 상의 절연 층(IL3)을 노출시킬 수 있다.
도 20d를 참조하면, 상기 제1 포토레지스트 패턴들(PRa, PRb, PRc, PRd)을 제거하여 상기 마스크 패턴(M')을 노출시킬 수 있다.
도 20e를 참조하면, 제2 포토 공정을 진행하여 상기 마스크 패턴(M') 상에 제2 포토레지스트 패턴들(PRa', PRb', PRc', PRd')을 형성할 수 있다.
상기 반도체 기판(30)의 상기 제1 포토 오버레이 영역(90a) 상에 형성되는 제2 포토레지스트 패턴은 더미 포토레지스트 패턴(PRa')일 수 있다.
상기 반도체 기판(30)의 상기 제2 포토 오버레이 영역(90a) 상에 형성되는 제2 포토레지스트 패턴은 오버레이 측정을 위한 제2 포토 오버레이 포토레지스트 패턴(PRb')일 수 있다.
상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 형성되는 제2 포토레지스트 패턴은 상기 하부 오버레이 패턴들(74x)과 중첩하는 비아 오버레이 패턴들(도 20h의 76x)을 형성하기 위한 비아 오버레이 포토레지스트 패턴(PRc')일 수 있다.
상기 반도체 기판(30)의 상기 회로 영역(40) 상에 형성되는 제2 포토레지스트 패턴은 회로 비아 패턴들(도 20h의 46)을 형성하기 위한 회로 비아 포토레지스트 패턴(PRd')일 수 있다.
도 2에서 설명한 상기 제1 오버레이 측정 장치(도 2의 9) 및 상기 제어 장치(도 2의 24)를 이용하여 상기 제2 포토 오버레이 포토레지스트 패턴(PRa')과 상기 제2 포토 오버레이 마크(92x2)을 측정 및 판독하여, 오버레이 오차 데이터를 생성할 수 있다. 이와 같은 오버레이 오차 데이터가 설정된 기준 값 이내이면 후속 공정을 진행할 수 있다. 만일, 생성된 오버레이 오차 데이터가 설정된 기준 값을 벗어나면, 포토 공정을 다시 진행할 수도 있다.
도 20f를 참조하면, 상기 제2 포토레지스트 패턴들(PRa', PRb', PRc', PRd')을 이용하여 상기 절연 층(IL3)을 일부 식각하여 비아 개구부들(OP1, OP2)을 형성할 수 있다.
도 20g를 참조하면, 이어서, 상기 제2 포토레지스트 패턴들(PRa', PRb', PRc', PRd')을 제거하고, 상기 마스크 패턴(M')을 식각 마스크로 이용하여 상기 절연 층(IL3)을 식각하여 듀얼 다마신 개구부들(DA1, DA2, DA3)을 형성할 수 있다.
도 20h를 참조하면, 상기 듀얼 다마신 개구부들(DA1, DA2, DA3)을 채우는 금속 층을 형성할 수 있다. 따라서, 상기 반도체 기판(30)의 상기 회로 영역(40) 상에 다마신 구조의 회로 비아 패턴(46) 및 회로 배선(48)이 형성될 수 있고, 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 다마신 구조의 비아 오버레이 패턴(76x) 및 상부 오버레이 패턴(76x)이 형성될 수 있다. 한편, 상기 반도체 기판(30)의 상기 제1 포토 오버레이 영역(90a) 상에는 더미 패턴(92d)이 형성될 수 있다.
따라서, 상기 반도체 기판(30)의 상기 회로 영역(40) 상에 상기 하부 회로 패턴(44), 상기 하부 회로 패턴(44), 상기 회로 비아 패턴(46) 및 상기 회로 배선(48)을 포함하는 회로 배선 구조체(42)가 형성될 수 있고, 상기 반도체 기판(30)의 상기 제1 오버레이 영역(70) 상에 하부 오버레이 패턴(74x), 상기 비아 오버레이 패턴(76x), 상기 상부 오버레이 패턴(78x)를 포함하는 오버레이 구조체(72x)가 형성될 수 있다.
이어서, 도 8a 및 도 8b에서 설명한 것과 같은 방법으로 상기 제2 오버레이 측정 장치(도 1, 2의 15) 및 상기 제어 장치(도 1, 도 2의 24)를 이용하여 상기 오버레이 구조체(72x)를 측정 및 판독하여, 오버레이 오차 데이터들을 생성할 수 있다. 상기 오버레이 구조체(72x)를 측정 및 판독하여 생성된 오버레이 오차 데이터들은 상기 포토 공정 설비(도 1의 6)으로 피드백 될 수 있다. 예를 들어, 상기 오버레이 구조체(72x)에서, 상기 하부 오버레이 패턴(74x)과 상기 상부 오버레이 패턴(78x)을 측정 및 판독하여 생성된 오버레이 오차 데이터는 상기 제1 포토레지스트 패턴들(도 20b의 PRa, PRb, PRc, PRd)을 형성하기 위한 포토 공정에 피드백될 수 있고, 상기 하부 오버레이 패턴(74x)과 상기 비아 오버레이 패턴(76x)을 측정 및 판독하여 생성된 오버레이 오차 데이터는 상기 제2 포토 레지스트 패턴들(도 230e의 PRa', PRb', PRc', PRd')을 형성하기 위한 포토 공정에 피드백 될 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 방식으로 오버레이 측정을 할 수 있는 상기 제1 및 제2 오버레이 측정 장치들(9, 15)을 포함하는 상기 공정 시스템(3)을 제공할 수 있다. 또한, 상기 제1 오버레이 측정 장치(9)는 포토 레지스트 패턴을 이용하기 때문에, 빠른 피드백이 가능하고, 상기 제2 오버레이 측정 장치(9)는 실제 회로 배선 구조체(42)와 유사한 패턴들을 포함하는 오버레이 구조체(72x)를 이용하기 때문에, 실제 회로 배선 구조체(42)에서 발생하는 오버레이 시프트(shift) 정도와 유사한 오버레이 시프트 정도를 알아낼 수 있다. 따라서, 오버레이 정합성을 높일 수 있다. 본 발명의 실시예들에 따른 공정 시스템(3)을 이용하여 형성된 반도체 소자는 오정렬에 의해 불량이 감소될 수 있다. 또한, 이러한 공정 시스템(3)은 생산성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 공정 시스템 6 : 포토 공정 설비
9 : 제1 오버레이 측정 장치 12 : 반도체 공정 설비
15 : 제2 오버레이 측정 장치 24 : 제어 장치
30 : 반도체 기판 CA : 칩 영역
SL : 스크라이브 레인 영역 40 : 회로 영역
42 : 회로 배선 구조체 44 : 하부 회로 패턴
46 : 비아 패턴 48 : 회로 배선
90 : 제2 오버레이 영역 92, 92x, 92y : 오버레이 마크들
70 : 제1 오버레이 영역 OGR1 : 제1 오버레이 그룹
OGR2 : 제2 오버레이 그룹 72, 72x, 72y : 오버레이 구조체
74, 74x, 74y : 하부 오버레이 패턴 76, 76x, 76y : 비아 오버레이 패턴
78, 78x, 78y : 상부 오버레이 패턴 LO : 하부 오버레이 영역
UO : 상부 오버레이 영역 84, 84x, 84y : 오버레이 구조체
80, 80x, 80y : 비아 오버레이 패턴 82, 82x, 82y : 상부 오버레이 패턴
172 : 오버레이 구조체 174 : 하부 오버레이 패턴
176a : 제1 비아 오버레이 패턴 176b : 제2 비아 오버레이 패턴
178 : 상부 오버레이 패턴

Claims (10)

  1. 반도체 기판 상에 배치되는 제1 오버레이 그룹; 및
    상기 반도체 기판 상에 배치되고, 상기 제1 오버레이 그룹과 인접하면서 이격된 제2 오버레이 그룹을 포함하되,
    상기 제1 오버레이 그룹은 제1 방향으로 연장되는 제1 하부 오버레이 패턴들, 상기 제1 하부 오버레이 패턴들과 중첩하며 상기 제1 하부 오버레이 패턴들 보다 큰 폭을 갖는 제1 상부 오버레이 패턴들, 및 상기 제1 하부 오버레이 패턴들과 상기 제1 상부 오버레이 패턴들 사이에 배치되며 상기 제1 하부 오버레이 패턴들 보다 작은 폭을 갖는 제1 비아 오버레이 패턴들을 포함하고,
    상기 제2 오버레이 그룹은 제2 방향으로 연장되는 제2 하부 오버레이 패턴들, 상기 제2 하부 오버레이 패턴들과 중첩하며 상기 제2 하부 오버레이 패턴들 보다 큰 폭을 갖는 제2 상부 오버레이 패턴들, 및 상기 제2 하부 오버레이 패턴들과 상기 제2 상부 오버레이 패턴들 사이에 배치되며 상기 제2 하부 오버레이 패턴들 보다 작은 폭을 갖는 제2 비아 오버레이 패턴들을 포함하고,
    상기 제2 하부 오버레이 패턴들은 상기 제1 오버레이 그룹과 인접하며 상기 제1 오버레이 그룹과 이격된 끝 부분들을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 하부 오버레이 패턴들은 제1 거리로 이격되고,
    각각의 상기 제1 하부 오버레이 패턴들은 제1 폭을 갖고,
    상기 제1 하부 오버레이 패턴들 중 상기 제2 하부 오버레이 패턴들과 가장 가까운 제1 하부 오버레이 패턴의 측면과 상기 제2 하부 오버레이 패턴들의 상기 끝 부분들 사이의 거리는 상기 제1 거리와 상기 제1 폭의 합보다 큰 반도체 소자.
  3. 제 2 항에 있어서,
    각각의 상기 제1 하부 오버레이 패턴들의 상기 제1 폭은 상기 제1 하부 오버레이 패턴들 사이의 상기 제1 거리 보다 작은 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 상부 오버레이 패턴들은 상기 제1 하부 오버레이 패턴들과 중첩하는 부분으로부터 상기 제1 방향으로 연장된 부분들을 포함하고,
    상기 제2 상부 오버레이 패턴들은 상기 제2 하부 오버레이 패턴들과 중첩하는 부분으로부터 상기 제2 방향으로 연장된 부분들을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 상부 오버레이 패턴들의 상기 연장된 부분들 상에 배치되는 제3 상부 오버레이 패턴들;
    상기 제2 상부 오버레이 패턴들의 상기 연장된 부분들 상에 배치되는 제4 상부 오버레이 패턴들;
    상기 제1 상부 오버레이 패턴들의 상기 연장된 부분들과 상기 제3 상부 오버레이 패턴 사이에 배치되며 상기 제1 상부 오버레이들의 상기 연장된 부분들 보다 작은 폭을 갖는 제3 비아 오버레이 패턴들; 및
    상기 제2 상부 오버레이 패턴들의 상기 연장된 부분들과 상기 제4 상부 오버레이 패턴 사이에 배치되며, 상기 제2 상부 오버레이 패턴들의 상기 연장된 부분들 보다 작은 폭을 갖는 제4 비아 오버레이 패턴들을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 반도체 기판 상에 배치되는 제1 및 제2 오버레이 영역들을 더 포함하되,
    상기 반도체 기판은 복수의 칩 영역들, 및 상기 복수의 칩 영역들 사이의 스크라이브 레인 영역을 포함하는 하나의 샷 영역을 포함하고,
    상기 제1 오버레이 영역은 복수개가 배치되며, 각각의 상기 제1 오버레이 영역은 상기 제1 및 제2 오버레이 그룹들을 포함하고,
    상기 제2 오버레이 영역은 상기 스크라이브 레인 영역 내에 배치되며 상기 제1 오버레이 영역 보다 큰 평면적을 차지하고,
    상기 복수개의 상기 제1 오버레이 영역 중 적어도 일부 영역은 상기 복수의 칩 영역들 내에 배치되는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 복수개의 상기 제1 오버레이 영역 중 나머지 영역은 상기 스크라이브 레인 영역 내에 배치되고, 상기 복수개의 상기 제1 오버레이 영역은 상기 복수의 칩 영역들 및 상기 스크라이브 영역 내에 배치되면서 일정 영역 내에서 균등하게 배열되는 반도체 소자.
  8. 반도체 기판 상에 배치되며 서로 이격되고 동일 평면에 배치되는 제1 비아 오버레이 패턴 및 제2 비아 오버레이 패턴;
    상기 제1 비아 오버레이 패턴과 상기 반도체 기판 사이에 배치되며 상기 제1 비아 오버레이 패턴 보다 큰 폭을 갖는 제1 하부 오버레이 패턴;
    상기 제2 비아 오버레이 패턴과 상기 반도체 기판 사이에 배치되며 상기 제2 비아 오버레이 패턴 보다 큰 폭을 갖는 제2 하부 오버레이 패턴; 및
    상기 제1 비아 오버레이 패턴 상에 배치되며 상기 제1 하부 오버레이 패턴과 중첩하고, 상기 제1 하부 오버레이 패턴 보다 큰 폭을 갖는 제1 상부 오버레이 패턴; 및
    상기 제1 하부 오버레이 패턴에 대한 상기 제1 비아 오버레이 패턴의 오버레이 시프트(overlay shift)는 상기 제2 하부 오버레이 패턴에 대한 상기 제2 오버레이 패턴의 오버레이 시프트 보다 큰 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 하부 오버레이 패턴은 연장되어 상기 제2 하부 오버레이 패턴과 일체로 형성되고,
    상기 제1 상부 오버레이 패턴은 연장되어 상기 제2 상부 오버레이 패턴과 일체로 형성되는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제1 및 제2 하부 오버레이 패턴들은 서로 이격되고,
    상기 제1 및 제2 상부 오버레이 패턴들은 서로 이격되고,
    상기 제1 및 제2 하부 오버레이 패턴들 사이, 및 상기 제1 및 제2 상부 오버레이 패턴들 사이에는 도전성 물질 패턴이 개재되지 않는 반도체 소자.
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