CN103811471B - 保护环结构及其制造方法 - Google Patents

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Abstract

本发明提供一种保护环结构及其制造方法。该保护环结构包括：半导体基板，具有为第一环状物与第二环状物所环绕的电路区，该第一环状物与该第二环状物分别包括：分隔的多个第一掺杂区，形成于该半导体基板的上部；以及互连组件，形成于该半导体基板上，覆盖该多个第一掺杂区。本发明所提出的保护环结构及其制造方法，可降低或消除基板噪声耦合问题。

Description

保护环结构及其制造方法
技术领域
本发明是有关于一种集成电路装置，特别是有关于一种集成电路装置的保护环结构及其制造方法。
背景技术
在半导体工艺中，可同时于半导体晶圆(Wafer)上制作出多个分别设置有集成电路(IC)的芯片(die)。随着半导体工艺技术(例如，高分辨率光刻(photolithography)与各向异性(anisotropic)等离子(plasma)蚀刻)的发展，进而显著地降低在集成电路中所形成的半导体装置的尺寸并增加半导体装置的组件密度。然而，其他工艺技术，例如用于分离晶圆内的芯片的芯片划片(die scribing)技术，引起了沿着芯片边界的横向应力。上述横向应力迁移将可进一步进入芯片的核心电路区域，因而造成集成电路的成品率与性能降低。此外，由环境湿气所造成的芯片内的集成电路的氧化也降低了其成品率与性能。
因此，便需要沿着半导体芯片形成保护环结构(guard ring structure)，以用于在集成电路中隔离湿气与强化集成电路的结构。
发明内容
有鉴于此，本发明提出一种保护环结构及其制造方法。
依据本发明一实施方式，提供一种保护环结构，包括：半导体基板，具有为第一环状物与第二环状物所环绕的电路区，该第一环状物与该第二环状物分别包括：分隔的多个第一掺杂区，形成于该半导体基板的上部；以及互连组件，形成于该半导体基板上，覆盖该多个第一掺杂区。
依据本发明另一实施方式，提供一种保护环结构，包括：半导体基板，具有为第一环状物与第二环状物所环绕的电路区，其中该半导体基板具有第一掺杂类型，该第一环状物与该第二环状物分别包括：第一掺杂区，埋设于该半导体基板的一部分中，具有相反于该第一掺杂类型的第二掺杂类型；以及互连组件，形成于该半导体基板上，覆盖该第一掺杂区。
依据本发明又一实施方式，提供一种保护环结构的制造方法，包括：提供半导体基板，具有第一掺杂区形成该半导体基板的上部；形成多个图案化的光阻层于该半导体基板上，环绕该半导体基板，其中该多个图案化的光阻层中的每一个分别包括沿着第一方向延伸的多个平行的第一条状部以及形成于该多个平行的第一条状部之间且沿垂直于该第一方向的第二方向延伸的多个第一桥接部；使用该多个图案化的光阻层为蚀刻掩膜，对该第一掺杂区施行蚀刻工艺，移除未被该多个图案化的光阻层所覆盖的该第一掺杂区，并形成多个图案化的第一掺杂区，其中该多个图案化的第一掺杂区中的每一个分别包括沿着该第一方向延伸的多个平行的第二条状部，以及形成于该多个平行的第二条状部之间且沿着垂直于该第一方向的该第二方向延伸的多个第二桥接部；移除该多个图案化的光阻层；以及形成多个互连组件于该半导体基板上，分别覆盖该多个互连组件下方的该多个图案化的第一掺杂区的其中之一。
依据本发明又一实施方式，提供一种保护环结构的制造方法，包括：提供半导体基板，具有第一掺杂区形成该半导体基板的上部；形成多个图案化的光阻层于该半导体基板上，环绕该半导体基板，其中该多个图案化的光阻层的每一个分别包括沿着第一方向延伸的多个平行的第一条状部以及沿着垂直于该第一方向的第二方向自该多个平行的第一条状部的每一个的相对两侧延伸的多个第一臂部；使用该多个图案化的光阻层作为蚀刻掩膜，对该第一掺杂区执行蚀刻工艺，移除未被该多个图案化的光阻层所覆盖的该第一掺杂区，并形成多个图案化的第一掺杂区，其中该多个图案化的第一掺杂区中的每一个分别包括沿着该第一方向延伸的多个平行的第二条状部，以及形成于该多个平行的第二条状部之间且沿着垂直于该第一方向的该第二方向自该多个平行的第二条状部的每一个的相对两侧延伸的该多个第二臂部；移除该多个图案化的光阻层；以及形成多个互连组件于该半导体基板上，分别覆盖该多个互连组件下方的该多个图案化的第一掺杂区的其中之一。
本发明所提出的保护环结构及其制造方法，可降低或消除基板噪声耦合问题。
附图说明
图1为集成电路芯片的上视图。
图2为图1所示集成电路芯片中的沿2-2线的剖面图。
图3为依据本发明另一实施方式的保护环结构的剖面图。
图4为依据本发明又一实施方式的保护环结构的剖面图。
图5为依据本发明另一实施方式的保护环结构的剖面图。
图6为依据本发明实施方式的保护环结构的上视图。
图7～图11为依据本发明实施方式的保护环结构的制造方法的上视图。
图12为图9所示区域的立体示意图。
图13为图3～图5所示的环状物的上视图。
图14～图18为图3～5所示的具有掺杂区的保护环结构的制造方法的示意图。
图19为图16所示区域的立体示意图。
具体实施方式
以下描述为本发明的较佳的实施方式。此较佳实施方式仅用于解释本发明的基本原理，而并非以此作为本发明的限制。本发明的保护范围应当通过参考权利要求的涵盖范围来界定。
图1为集成电路芯片(IC die)10的上视图。如图1所示，集成电路芯片10具有电路区12，电路区12被包括环状物(ring)14与环状物16的保护环结构所环绕，以用于集成电路中隔离湿气与强化集成电路(未显示)的结构。其中，保护环结构的内侧(inner)的环状物14相对接近电路区12以及保护环结构的外侧的环状物16相对接近集成电路芯片10的边缘。
请参照图2，图2为图1所示集成电路芯片10中的沿2-2线的剖面图。图2显示了保护环结构中的环状物14与环状物16。如图2所示的集成电路芯片10的保护环结构作为比较的举例，以用于描述本案发明人所发现的沿着保护环结构传送(propagate)的不期望的基板噪声耦合问题(substrate noise coupling issue)，而并非用于限制本发明的保护范围。
如图2所示，环状物14与环状物16形成于半导体基板100的不同部分中以及形成于半导体基板100的不同部分之上，分别包括埋设于半导体基板100中的阱区(well region)102、形成于半导体基板100的上部并覆盖(overlying)于阱区102上分隔的掺杂区(dopingregion)106、以及形成覆盖掺杂区106的互连组件(interconnect element)200，其中互连组件200形成于半导体基板100上。阱区102为覆盖地埋设于半导体基板100中的掺杂区。此外，半导体基板100的上部形成多个隔离区104(例如，浅沟槽隔离区(shallow trenchisolation region,STI region))，且隔离区104分别位于掺杂区106之间并与掺杂区106相邻(adjacent)，以隔离掺杂区106。
在一个示例中，半导体基板100可以为本征基板(intrinsic substrate)(例如，块状硅基板)，且具有第一掺杂类型(例如P型)。此时，阱区102可为具有第一掺杂类型的掺杂区。此外，掺杂区106可为具有第一掺杂类型的掺杂区。
互连组件200大致位于掺杂区106之上，并且互连组件200包括顺序地堆叠(stack)于半导体基板100上的数个介电层110，并且互连组件200具有交替形成于介电层110中的多个导电通孔(conductive vias)120与多个导线(conductive line)130。在掺杂区106与互连组件200之间的交界面(interface)进一步形成金属硅化物区(metallic-silicideregion)(图未示)。在一个示例中，互连组件200中的导电通孔120及导线130可为铜或铝，从而使得环状物14与环状物16成为良好导体以耦接来自电子装置(例如，形成于电路区12(请参照图1)的一部分(图未示)中的数字时钟电路(clock digital logic circuits))的基板噪声，并且耦接于环状物14与环状物16的基板噪声便因此可沿着环状物14与环状物16的互连组件200而传送至其他电路装置(例如，形成于电路区12(请参照图1)的其他部分(未显示)中的模拟电路)，进而影响集成电路芯片10的整体可靠度。
因此，请参照图3，图3为依据本发明另一实施方式的保护环结构的剖面图。环状物14’与环状物16’可以代替图1～图2所示的集成电路芯片10的保护环结构的环状物14与环状物16，以降低或消除上述的基板噪声耦合问题。基于简化的目的，图3中与图1～图2相同的标号代表的组件与图1～图2所示的组件相同，并且仅在下文中讨论环状物14、环状物16、环状物14’、环状物16’之间的差异。
如图3所示，环状物14’、环状物16’分别形成于半导体基板100的数个部分上，且分别包括埋设于半导体基板100的一部分中的阱区103、形成于半导体基板100的上部并覆盖(overlying)阱区103的多个掺杂区106’、以及形成覆盖掺杂区106’的互连组件200。环状物14’、环状物16’进一步包括阱区102，埋设于半导体基板100中并设置于邻近阱区103。此时，阱区103位于互连组件200之下且通过形成于阱区103之间的阱区102与相邻的阱区103隔离。此外，在半导体基板100的数个部分上形成多个隔离区104(例如，浅沟槽隔离区(shallow trench isolation region,STI region))，且隔离区104位于掺杂区106’之间并与掺杂区106’相邻，以隔离掺杂区106’。同样地，在掺杂区106’与互连组件200之间的交界面可以进一步形成金属硅化物区(图未示)。
根据本发明的一个实施方式，半导体基板100可以为本征基板(intrinsicsubstrate)(例如，块状硅基板)，且具有第一掺杂类型(例如P型)。此时，阱区102可为具有第一掺杂类型的掺杂区。阱区103可为具有相反于第一掺杂类型的第二掺杂类型(例如N型)的掺杂区。掺杂区106’可为具有第一掺杂类型的掺杂区。
基于阱区103形成的掺杂类型与半导体基板100和环状物14’与环状物16’中的掺杂区106’的掺杂类型相反，可在半导体基板100和阱区103之间的交界面(interface)上形成P-N结(即二极管)以及在阱区103与掺杂区106’之间的交界面上形成多个N-P结(即二极管)，使得如图3所示的基板噪声中的不大于1GHz的特定频率可被极大地降低或甚至被该多个二极管抑制，及/或基板噪声中的大于1GHz的特定频率可被该多个二极管抑制(suppress)，进而避免通过位于环状物14’和环状物16’中的互连组件200传递基板噪声。
再者，请参照图4，图4为依据本发明又一实施方式的保护环结构的剖面图。环状物14”与环状物16”可以代替图1～图2所示的集成电路芯片10的保护环结构的环状物14与环状物16，以降低或消除上述的基板噪声耦合问题。环状物14”与环状物16”由如图3所示的环状物14’与环状物16’改进而得到。基于简化的目的，图4中与图1～图3相同的标号代表的组件与图1～图3所示的组件相同，且仅于下文中讨论了环状物14、环状物16、环状物14’、环状物16’、环状物14”、环状物16”之间的差异。
如图4所示，环状物14”、环状物16”分别形成于半导体基板100的数个部分上，且分别包括埋设于半导体基板100的一部分中的阱区103、形成于半导体基板100的数个部分中并覆盖(overlying)阱区103的多个掺杂区106’、以及形成于掺杂区106’上的互连组件200。此时，阱区103位于互连组件200之下且通过半导体基板100而与相邻的阱区103隔离。在此实施方式中，在半导体基板100中并没有形成如图3所示的阱区102。同样地，在掺杂区106’与互连组件200之间的交界面可以进一步形成金属硅化物区(图未示)。
基于阱区103形成的掺杂类型与半导体基板100和掺杂区106’的掺杂类型相反，可在半导体基板100与阱区103之间的交界面上形成P-N结(即二极管)以及在阱区103与掺杂区106’之间的交界面上形成多个N-P结二极管，使得如图4所示的基板噪声中的不大于1GHz的特定频率可被极大地降低或甚至被该多个二极管抑制，及/或基板噪声中的大于1GHz的特定频率可被该多个二极管抑制，进而避免通过位于环状物14”和环状物16”中的互连组件200传递基板噪声。
再者，图5为依据本发明另一实施方式的保护环结构的剖面图。环状物14”’与环状物16”’可以代替图1～图2所示的集成电路芯片10的保护环结构的环状物14与环状物16，以降低或消除上述的基板噪声耦合问题。环状物14”’与环状物16”’由如图3所示的环状物14’与环状物16’改进而得到。基于简化的目的，图5中与图1～图3相同的标号代表的组件与图1～图3所示的组件相同，且仅于下文中讨论了环状物14’、环状物16’、环状物14”’、环状物16”’之间的差异。
如图5所示，环状物14”’、环状物16”’分别形成于半导体基板100的数个部分上，且分别包括形成于半导体基板100的数个部分中的多个掺杂区106”、以及形成于掺杂区106”上的互连组件200。此时，掺杂区106”位于互连组件200之下且通过隔离区104而与相邻的掺杂区106”隔离，且在半导体基板100中的保护环结构的掺杂区106”与隔离区104下方未形成有其他掺杂区或阱区。同样地，在掺杂区106”与互连组件200之间的交界面可以进一步形成金属硅化物区(图未示)。
根据本发明的实施方式，掺杂区106”可为具有相反于半导体基板100的第一掺杂类型的第二掺杂类型(例如N型)的掺杂区。
基于掺杂区106”形成的掺杂类型与半导体基板100的掺杂类型相反，可在半导体基板100和掺杂区106”之间的交界面上形成多个P-N结(即二极管)，使得如图5所示的基板噪声中的不大于1GHz的特定频率可被极大地降低或甚至被该多个二极管抑制，及/或基板噪声中的大于1GHz的特定频率可被该多个二极管抑制，进而避免通过位于环状物14”’和环状物16”’中的互连组件200传递基板噪声。
图6为依据本发明实施方式的保护环结构的上视图。图6显示了图3～图5中的环状物14’、环状物16’、环状物14”、环状物16”、环状物14”’、以及环状物16”’，且基于简化的目的，在图6中并未显示互连组件200。请参照图6，掺杂区106’/掺杂区106”分别包括沿着如图6所示的方向(例如，Y方向)延伸于半导体基板100上的多个平行的条状部(stripportions)106a，以及形成于两个邻近的平行的条状部106a之间且沿着如图6所示的方向(例如，X方向)延伸的多个桥接部(shoulder portion)106b。相邻的掺杂区106’/掺杂区106”的条状部106a可通过邻近的隔离区104而大致上彼此互相隔离。
图7～图11为依据本发明实施方式的保护环结构的制造方法的上视图。其中，该保护环结构具有图3～图5所示的具有掺杂区106’/掺杂区106”的保护环结构。图12为图9所示区域400的立体示意图。
请参照图7，提供其上形成有覆盖的掺杂区106’/掺杂区106”的半导体基板100。掺杂区106’/掺杂区106”可使用与如图3～图4所示的半导体基板100的掺杂类型相同的掺杂类型进行掺杂，或使用与如图5所示的半导体基板100的掺杂类型相反的掺杂类型进行掺杂，且掺杂区106’/掺杂区106”可覆盖埋设于半导体基板100中的其他阱区(图未示)。
接着，请参照图8，形成两个图案化的光阻层300于半导体基板100的数个部分上，环绕半导体基板100。如图8所示，图案化的光阻层300中的每一个包括沿着如图8所示的方向(例如，Y方向)延伸于半导体基板100上的多个平行的条状部300a以及形成于平行的条状部300a之间且沿着如图8所示的方向(例如，X方向)而延伸的多个桥接部300b。图8所示的桥接部300b分别连接至两个相邻的条状部300a。
接着，请参照图9，针对为图案化的光阻层300所露出的掺杂区106’/掺杂区106”(即未被图案化的光阻层300所覆盖的掺杂区106’/掺杂区106”)施行图案化工艺(例如，蚀刻工艺)(图未示)并采用图案化的光阻层300作为掩膜层。因此，便去除了图案化的光阻层300所露出的部分掺杂区106’/掺杂区106”(即移除未被图案化的光阻层300所覆盖的掺杂区106’/掺杂区106”)，并露出了半导体基板100以及形成图案化的掺杂区106’/掺杂区106”。基于图案化的光阻层300中的桥接部300b的形成，可以避免形成于半导体基板100上的延伸的图案化的光阻层300中的长的条状部300a在掺杂区106’/掺杂区106”的前述图案化工艺中出现倒塌情形，并可确保所形成的掺杂区106’/掺杂区106”的图案准确性。
图12为图9所示区域400的立体示意图。所形成的掺杂区106’/掺杂区106”包括具有与形成于其上的图案化的光阻层300的条状部300a和桥接部300b的图案相同的两个条状部106a与条状部106a相连的桥接部106b。
请参照图10，接着移除此些图案化的光阻层300，并且在半导体基板100上留下多个图案化的掺杂区106’/掺杂区106”。接着覆盖介电材料(图未示)于半导体基板100和图案化的掺杂区106’/掺杂区106”上，并接着通过平坦化工艺(未显示)(例如，化学机械研磨工艺)移除掺杂区106’/掺杂区106”上的部分介电材料。因此，图案化的掺杂区106’/掺杂区106”通过介电材料所形成的隔离区104而隔离。即形成隔离区104位于图案化的掺杂区106’/掺杂区106”之间并且隔离区104与图案化的掺杂区106’/掺杂区106”相邻。如图9所示，图案化的掺杂区106’/掺杂区106”中的每一个可包括如图6所示的多个平行的条状部106a以及连接至条状部106a的多个桥接部106b。
接着，可针对图10所示的结构施行传统的互连工艺，进而在图案化的掺杂区106’/掺杂区106”的每一个上分别形成互连组件200，并得到具有如图3～图5所示的剖面的保护环结构。此时，基于简化的目的，在图11中仅显示了最上层的介电层110，而互连组件200则采用虚线表示。
图13为图3～图5所示的环状物14’、16’、14”、16”、14”’、16”’的上视图。出于简化的目的，在图13中没有显示出互连组件200。请参照图13，掺杂区106’/掺杂区106”分别包括沿着图13所示的方向(例如，Y方向)延伸于半导体基板100上的多个平行的条状部(stripportions)106a，以及形成于平行的条状部106a之间且沿着图13中所示的方向(例如，X方向)延伸于每个条状部106a的相对两侧的多个臂部(arm portion)106c。相邻的掺杂区106’/掺杂区106”的条状部106a可通过邻近的隔离区104而大致上彼此互相隔离。
图14～图18为图3～5所示的具有掺杂区106’/掺杂区106”的保护环结构的制造方法的示意图，以及图19为图16中的区域500的立体示意图。
请参照图14，提供其上形成覆盖的掺杂区106’/掺杂区106”的半导体基板100。掺杂区106’/掺杂区106”可使用与如图3～图4所示的半导体基板100的掺杂类型相同的掺杂类型进行掺杂，或使用掺杂与如图5所示的半导体基板100的掺杂类型相反的掺杂类型进行掺杂，且掺杂区106’/掺杂区106”可覆盖埋设于半导体基板100中的其他阱区(图未示)。
接着，请参照图15，形成两个图案化的光阻层300于半导体基板100的数个部分上，环绕半导体基板100。如图15所示，图案化的光阻层300中的每一个包括沿着如图8所示的方向(例如，Y方向)延伸于半导体基板100上的多个平行的条状部300a以及形成于平行的条状部300a之间且沿着如图8所示的方向(例如，X方向)而延伸于每个条状部300a的相对两侧的多个臂部(arm portion)300c。延伸于每个条状部300a的臂部300c不必相互对齐且与相邻的条状部300a与臂部300c隔离。
接着，请参照图16，针对为图案化的光阻层300所露出的掺杂区106’/掺杂区106”(即未被图案化的光阻层300所覆盖的掺杂区106’/掺杂区106”)施行图案化工艺(例如，蚀刻工艺)(图未示)并采用图案化的光阻层300作为掩膜层。因此，便去除了图案化的光阻层300所露出的部分掺杂区106’/掺杂区106”(即移除未被图案化的光阻层300所覆盖的掺杂区106’/掺杂区106”)，并露出了半导体基板100以及形成图案化的掺杂区106’/掺杂区106”。基于图案化的光阻层300中的臂部300c的形成，可以避免形成于半导体基板100上的长的条状部300a在掺杂区106’/掺杂区106”的前述图案化工艺中出现的倒塌情形，并可确保所形成的掺杂区106’/掺杂区106”的图案准确性。
图19为图16所示区域500的立体示意图。所形成的掺杂区106’/掺杂区106”包括具有与形成于其上的图案化的光阻层300的条状部300a和臂部300c的图案相同的条状部106a和与条状部106a相连的两个臂部106c。
请参照图17，接着移除此些图案化的光阻层300，并且在半导体基板100上留下多个图案化的掺杂区106’/掺杂区106”。接着覆盖介电材料(图未示)于半导体基板100和图案化的掺杂区106’/掺杂区106”上，并接着通过平坦化工艺(图未示)(例如，化学机械研磨工艺)移除掺杂区106’/掺杂区106”上的部分介电材料。因此，图案化的掺杂区106’/掺杂区106”通过介电材料所形成的隔离区104而隔离。即形成隔离区104位于图案化的掺杂区106’/掺杂区106”之间并且隔离区104与图案化的掺杂区106’/掺杂区106”相邻。如图18所示，图案化的掺杂区106’/掺杂区106”中的每一个可包括如图13所示的多个平行的条状部106a以及连接至延伸于每个条状部106a的相对两侧的多个臂部(arm portion)106c。
接着，可针对如图17的结构施行传统的互连工艺，进而在图案化的掺杂区106’/掺杂区106”的每一个上分别形成互连组件200，并得到具有如图3～图5所示的剖面的保护环结构。此时，基于简化之目的，在图18中仅显示了最上层的介电层110，而互连组件200则采用虚线表示。
根据本发明的实施方式，可以进一步形成阱区103，埋设于半导体基板中100且分别位于图案化的掺杂区106’/掺杂区106”之下，其中阱区103具有第二掺杂类型，掺杂区掺杂区106’/掺杂区106”具有第一掺杂类型。
根据本发明的实施方式，可以形成阱区102，埋设于半导体基板100中且分别邻近于阱区103，其中阱区102具有该第一掺杂类型。
虽然本发明以较佳实施方式揭露如上，然而此较佳实施方式并非用以限定本发明，本领域技术人员不脱离本发明的精神和范围内，凡依本发明申请专利范围所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (10)

1.一种保护环的制造方法，其特征在于，包括：
提供半导体基板，具有形成于该半导体基板的上部的第一掺杂区，其中该半导体基板具有第一掺杂类型，而该第一掺杂区具有该第一掺杂类型或相反于该第一掺杂类型的第二掺杂类型；
形成多个图案化的光阻层于该半导体基板上，环绕该半导体基板，其中该多个图案化的光阻层中的每一个分别包括沿着第一方向延伸的多个平行的第一条状部以及形成于该多个平行的第一条状部之间且沿垂直于该第一方向的第二方向延伸的多个第一桥接部；
使用该多个图案化的光阻层作为蚀刻掩膜，对该第一掺杂区执行蚀刻工艺，移除未被该多个图案化的光阻层所覆盖的该第一掺杂区，并形成多个图案化的第一掺杂区，其中该多个图案化的第一掺杂区中的每一个分别包括沿着该第一方向延伸的多个平行的第二条状部，以及形成于该多个平行的第二条状部之间且沿着垂直于该第一方向的该第二方向延伸的多个第二桥接部；
移除该多个图案化的光阻层；以及
形成多个互连组件于该半导体基板上，分别覆盖该多个互连组件下方的该多个图案化的第一掺杂区的其中之一。
2.根据权利要求1所述的保护环的制造方法，其特征在于，进一步包括：形成隔离区位于该多个图案化的第一掺杂区之间并且该隔离区与该多个图案化的第一掺杂区相邻。
3.根据权利要求1所述的保护环的制造方法，其特征在于，进一步形成多个第一阱区，埋设于该半导体基板中且分别位于该多个图案化的第一掺杂区的其中一个之下，其中该多个第一阱区具有该第二掺杂类型，该第一掺杂区具有该第一掺杂类型。
4.根据权利要求3所述的保护环的制造方法，其特征在于，进一步形成多个第二阱区，埋设于该半导体基板中且分别邻近于该多个第一阱区的其中一个，其中该多个第二阱区具有该第一掺杂类型。
5.根据权利要求1所述的保护环的制造方法，其特征在于，该第一掺杂类型为P型，该第二掺杂类型为N型。
6.一种保护环的制造方法，其特征在于，包括：
提供半导体基板，具有形成于该半导体基板的上部的第一掺杂区，其中该半导体基板具有第一掺杂类型，而该第一掺杂区具有该第一掺杂类型或相反于该第一掺杂类型的第二掺杂类型；
形成多个图案化的光阻层于该半导体基板上，环绕该半导体基板，其中该多个图案化的光阻层的每一个分别包括沿着第一方向延伸的多个平行的第一条状部以及沿着垂直于该第一方向的第二方向自该多个平行的第一条状部的每一个的相对两侧延伸的多个第一臂部；
使用该多个图案化的光阻层作为蚀刻掩膜，对该第一掺杂区执行蚀刻工艺，移除未被该多个图案化的光阻层所覆盖的该第一掺杂区，并形成多个图案化的第一掺杂区，其中该多个图案化的第一掺杂区中的每一个分别包括沿着该第一方向延伸的多个平行的第二条状部，以及形成于该多个平行的第二条状部之间且沿着垂直于该第一方向的该第二方向自该多个平行的第二条状部的每一个的相对两侧延伸的多个第二臂部；
移除该多个图案化的光阻层；以及
形成多个互连组件于该半导体基板上，分别覆盖该多个互连组件下方的该多个图案化的第一掺杂区的其中之一。
7.根据权利要求6所述的保护环的制造方法，其特征在于，形成隔离区位于该多个图案化的第一掺杂区之间并且该隔离区与该多个图案化的第一掺杂区相邻。
8.根据权利要求6所述的保护环的制造方法，其特征在于，进一步形成多个第一阱区，埋设于该半导体基板中且分别位于该多个图案化的第一掺杂区的其中一个之下，其中该多个第一阱区具有该第二掺杂类型，该第一掺杂区具有该第一掺杂类型。
9.根据权利要求8所述的保护环的制造方法，其特征在于，进一步形成多个第二阱区，埋设于该半导体基板中且分别邻近于该多个第一阱区的其中一个，其中该多个第二阱区具有该第一掺杂类型。
10.根据权利要求6所述的保护环的制造方法，其特征在于，该第一掺杂类型为P型，而该第二掺杂类型为N型。
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