CN101685765B - 元件图案的制造方法 - Google Patents

元件图案的制造方法 Download PDF

Info

Publication number
CN101685765B
CN101685765B CN2008101661186A CN200810166118A CN101685765B CN 101685765 B CN101685765 B CN 101685765B CN 2008101661186 A CN2008101661186 A CN 2008101661186A CN 200810166118 A CN200810166118 A CN 200810166118A CN 101685765 B CN101685765 B CN 101685765B
Authority
CN
China
Prior art keywords
pattern
layer
gap
substrate
base portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008101661186A
Other languages
English (en)
Other versions
CN101685765A (zh
Inventor
张誉耀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Priority to CN2008101661186A priority Critical patent/CN101685765B/zh
Publication of CN101685765A publication Critical patent/CN101685765A/zh
Application granted granted Critical
Publication of CN101685765B publication Critical patent/CN101685765B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

一种元件图案的制造方法,可形成线距小于曝光极限的图案。此方法包括下列步骤;首先,于衬底上的预定区域中形成具有第一密度的第一图案,第一图案包括沿着第一方向的基部及沿着第二方向的至少二个突出部,且突出部与基部相连。接着,沿着第一图案的轮廓于各个突出部的侧壁上形成一个间隙壁,而间隙壁与基部互不接触,且位于相邻两个突出部之间的间隙壁彼此互不接触,而在相邻两个突出部之间形成间隙。然后,于衬底上形成第二图案,第二图案位于该间隙之中,以于预定区域中定义出具有第二密度的第三图案,第二图案与基部相连,第三图案由第一图案与第二图案所组成。

Description

元件图案的制造方法 
技术领域
本发明是有关于一种半导体组件的制造方法,且特别是有关于一种元件图案的制造方法。 
背景技术
随着半导体元件的集成度的增加,一般需依据集成电路元件制造方法逐渐缩减的设计规则来缩小电路结构元件的尺寸。然而尽管导线的线宽及线距不断地缩小,但仍有其限制存在,如光刻制程有曝光极限存在,而导致解析度不足,所以使线宽及线距目前仅缩小至一定程度。 
在制作梳状图案的时候,也同样具有无法缩小两导线之间的线距的问题。现有技术中有一种借由间隙壁制造导线(line by spacer fill,LBSF)的方法,能在两导线之间形成另一导线,而可有效地缩小两导线之间的线距。然而,LBSF法并不适用于梳状图案的制作。原因在于,若使用LBSF法来制作梳状图案,后续形成于两导线之间的另一导线存在无法与梳状图案连接的问题,而无法形成线距小于曝光极限的梳状图案。 
发明内容
有鉴于此,本发明的目的就是在提供一种元件图案的制造方法,可形成线距小于曝光极限的图案。 
本发明提出一种元件图案的制造方法,包括下列步骤。首先,于衬底上的预定区域中形成具有第一密度的第一图案,第一图案包括沿着第一方向的基部及沿着第二方向的至少二个突出部,且突出部与基部相连,而第一方向和第二方向相互相交。接着,沿着第一图案的轮廓于各个突出部的侧壁上形成一个间隙壁,而间隙壁与基部互不接触,且位于相邻两个突出部之间的间隙壁彼此互不接触,而在相邻两个突出部之间形成间隙。然后,于衬底上形成第二图案, 第二图案位于该间隙之中并填满间隙,以于预定区域中定义出具有第二密度的第三图案,第二图案与基部相连,第三图案由第一图案与第二图案所组成。 
依照本发明的一实施例所述,在上述的元件图案的制造方法中,间隙壁的形成方法包括下列步骤;首先,沿着第一图案的轮廓于第一图案的侧壁上形成间隙壁层。接着,于衬底上形成第一罩幕层。然后,利用第一罩幕层来移除部份间隙壁层以使间隙壁与基部互不接触而形成间隙。 
依照本发明的一实施例所述,在上述的元件图案的制造方法中,第二图案的形成方法包括下列步骤;首先,于衬底上形成填充层,且填充层填满间隙并覆盖第一图案及间隙壁。接着,移除部份填充层,以暴露出第一图案及间隙壁。 
依照本发明的一实施例所述,在上述的元件图案的制造方法中,第二图案的形成方法还包括下列步骤;首先,于衬底上形成第二罩幕层,第二罩幕层覆盖位于预定区域中的填充层及第一图案。接着,利用第二罩幕层来移除部份填充层。 
依照本发明的一实施例所述,在上述的元件图案的制造方法中,第二密度大于第一密度。 
依照本发明的一实施例所述,在上述的元件图案的制造方法中,第一图案的材料与第二图案的材料具有相同材料特性。 
基于上述,在本发明所提出的元件图案的制造方法中,由于形成第一图案的突出部的侧壁上的间隙壁与基部互不接触且间隙壁彼此互不接触,因此后续形成于间隙中的第二图案可与基部连接,而可形成线距小于曝光解析度的第三图案。 
附图说明
为让本发明的上述目的、特征和优点能更明显易懂,以下结合附图对本发明的具体实施方式作详细说明,其中: 
图1A至图1E所绘示为本发明一实施例的元件图案的制造流程俯视图。 
主要元件符号说明: 
100:衬底
102:预定区域 
104:图案材料层 
108:第一图案 
122’:第二图案 
126:第三图案 
110:基部 
112:突出部 
114:间隙壁层 
106、116、124:罩幕层 
118:间隙壁 
120:间隙 
122:填充层 
具体实施方式
图1A至图1E为本发明一实施例的元件图案的制造流程俯视图。 
首先,请参照图1A,提供衬底100,衬底100上具有预定形成元件图案的预定区域102。衬底100例如是硅衬底。 
接着,于衬底100上形成图案材料层104。图案材料层104的材料例如是导体、半导体或绝缘体,而其形成方法可为化学气相沉积法或物理气相沉积法。在本实施例中,是以图案材料层104的材料为掺杂多晶硅为例进行说明,但并不用以限制本发明。 
然后,于预定区域102中的图案材料层104上形成罩幕层106。罩幕层106的材料例如是光刻胶材料,而其形成方法例如是光刻法。 
接下来,请参照图1B,利用罩幕层106移除部份图案材料层104,以于衬底100上的预定区域102中形成具有第一密度的第一图案108,第一图案108包括基部110及与基部110的一侧相连的突出部112,其中基部110沿着第一方向延伸,突出部112沿着第二方向延伸,第一方向和第二方向相互相交。部份图案材料层104的移除方法例如是干式蚀刻法。在此实施例中,是以3个突出部112为例进行说明,但是只要具有两个突出部112即可与基部110构成第 一图案108,因此突出部112的数量只要在两个以上即可。在此实施例中,第一图案108是利用如上述的方法所形成,但并不用以限制本发明。 
之后,移除罩幕层106。罩幕层106的移除方法例如是干式蚀刻法。 
再者,沿着第一图案108的轮廓于第一图案108的侧壁上形成间隙壁层114。间隙壁层114的材料例如是氮化硅。间隙壁层114的形成方法例如是先利用化学气相沉积法于衬底100上形成间隙壁层(未绘示),间隙壁层覆盖第一图案108,再利用干式蚀刻法对间隙壁层进行一个回蚀刻制程而形成。 
继而,于衬底100上形成罩幕层116,罩幕层116覆盖部分突出部112及部分间隙壁层114,且暴露出基部110、部分突出部112及与基部100连接处的部分间隙壁层114。罩幕层116的材料例如是光刻胶材料,而其形成方法例如是光刻法。 
随后,请参照图1C,利用罩幕层116移除部份间隙壁层114,以于突出部112的侧壁上形成间隙壁118,而间隙壁118与基部110互不接触,且位于相邻两个突出部112之间的间隙壁118彼此互不接触,而在相邻两个突出部112与基部110之间形成间隙120。间隙120的形状例如是T型。部份间隙壁层114的移除方法例如是干式蚀刻法。在此实施例中,间隙壁118是利用如上述的方法所形成,但并不用以限制本发明。 
接下来,移除罩幕层116。罩幕层116的移除方法例如是干式蚀刻法。 
然后,于衬底100上形成填充层122,填充层122填满间隙120且暴露出第一图案108及间隙壁118。填充层122的材料例如是与第一图案108的材料具有相同材料特性。填充层122的形成方法例如是先于衬底100上形成填充材料层(未绘示),且填充材料层覆盖第一图案108及间隙壁118,再利用化学机械研磨法移除部份填充材料层,以暴露出第一图案108及间隙壁118而形成。填充层122的材料例如是导体、半导体或绝缘体,而其形成方法可为化学气相沉积法或物理气相沉积法。在本实施例中,是以填充层122的材料为掺杂多晶硅为例进行说明。 
接着,请参照图1D,移除间隙壁118,以暴露出衬底100。间隙壁118的移除方法例如是干式蚀刻法或湿式蚀刻法。 
之后,于衬底100上形成罩幕层124,罩幕层124覆盖位于预定区域102 中的填充层122及第一图案108。罩幕层124的材料例如是光刻胶材料,而其形成方法例如是光刻法。 
继而,请参照图1E,利用罩幕层124移除位于预定区域102以外的填充层122,以形成第二图案122’。第二图案122’位于间隙120之中并填满间隙120,以于预定区域102中定义出具有第二密度的第三图案126,第三图案126由第一图案108及位于预定区域102中的第二图案122’所组成,而位于预定区域102中的第二图案122’连接于第一图案108的基部110,且作为突出部使用。部份填充层122的移除方法例如是干式蚀刻法。如此一来,第三图案126的线距d2小于第一图案108的线距d1,而使得第三图案126的突出部密度(第二密度)大于第一图案108的突出部密度(第一密度)。 
再者,移除罩幕层124。罩幕层124的移除方法例如是干式蚀刻法。 
由上述实施例可知,由于形成于突出部112的侧壁上的间隙壁118与基部110互不接触,且位于相邻两个突出部112之间的间隙壁118彼此互不接触,所以形成于间隙120中的填充层112(第二图案122’)可与基部110连接。因此,所形成的第三图案126具有小于曝光解析度的线距d2及较大的突出部密度。 
综上所述,上述实施例至少具有下列优点: 
1.借由上述实施例的元件图案的制造方法可形成线距小于曝光极限的图案。 
2.上述实施例的元件图案的制造方法所形成的图案的突出部具有较大的密度。 
虽然本发明已以较佳实施例揭示如上,然其并非用以限定本发明,任何本领域技术人员,在不脱离本发明的精神和范围内,当可作些许的修改和完善,因此本发明的保护范围当以权利要求书所界定的为准。

Claims (6)

1.一种元件图案的制造方法,包括:
于一衬底上的一预定区域中形成具有一第一密度的一第一图案,该第一图案包括沿着一第一方向的一基部及沿着一第二方向的至少二个突出部,且该些突出部与该基部相连,而该第一方向和该第二方向相互相交;
沿着该第一图案的轮廓于各该突出部的侧壁上形成一间隙壁,而该些间隙壁与该基部互不接触,且位于相邻两个突出部之间的该些间隙壁彼此互不接触,而在相邻两个突出部之间形成一间隙;以及
于该衬底上形成一第二图案,该第二图案位于该间隙之中,以于该预定区域中定义出具有一第二密度的一第三图案,其中该第二图案与该基部相连,该第三图案是由该第一图案与该第二图案所组成。
2.如权利要求1所述的元件图案的制造方法,其特征在于,该些间隙壁的形成方法,包括:
沿着该第一图案的轮廓于该第一图案的侧壁上形成一间隙壁层;以及
于该衬底上形成一第一罩幕层,利用该第一罩幕层来部份移除该间隙壁层以使该些间隙壁与该基部互不接触而形成该间隙。
3.如权利要求1所述的元件图案的制造方法,其特征在于,该第二图案的形成方法,包括:
于该衬底上形成一填充层,且该填充层填满该间隙并覆盖该第一图案及该些间隙壁;以及
移除部份该填充层,以暴露出该第一图案及该些间隙壁。
4.如权利要求3所述的元件图案的制造方法,其特征在于,该第二图案的形成方法,更包括:
于该衬底上形成一第二罩幕层,该第二罩幕层覆盖位于该预定区域中的该填充层及该第一图案;以及
利用该第二罩幕层部份移除该填充层。
5.如权利要求1所述的元件图案的制造方法,其特征在于,该第二密度大于该第一密度。
6.如权利要求1所述的元件图案的制造方法,其特征在于,该第一图案的材料与该第二图案的材料具有相同材料特性。
CN2008101661186A 2008-09-25 2008-09-25 元件图案的制造方法 Active CN101685765B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2008101661186A CN101685765B (zh) 2008-09-25 2008-09-25 元件图案的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008101661186A CN101685765B (zh) 2008-09-25 2008-09-25 元件图案的制造方法

Publications (2)

Publication Number Publication Date
CN101685765A CN101685765A (zh) 2010-03-31
CN101685765B true CN101685765B (zh) 2011-04-20

Family

ID=42048844

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101661186A Active CN101685765B (zh) 2008-09-25 2008-09-25 元件图案的制造方法

Country Status (1)

Country Link
CN (1) CN101685765B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145514A (zh) * 2006-09-12 2008-03-19 海力士半导体有限公司 用于形成半导体器件的精细图案的方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145514A (zh) * 2006-09-12 2008-03-19 海力士半导体有限公司 用于形成半导体器件的精细图案的方法

Also Published As

Publication number Publication date
CN101685765A (zh) 2010-03-31

Similar Documents

Publication Publication Date Title
TWI552267B (zh) 積體電路中採用之自對準局部互連線用之方法、結構與設計
CN101335185B (zh) 在半导体装置中制造图案的方法
CN100573849C (zh) 用于形成具有鳍状结构的半导体元件的方法
JP2000208434A (ja) 半導体素子をパタ―ン化する方法および半導体デバイス
CN109326596A (zh) 具有电容连接垫的半导体结构与电容连接垫的制作方法
CN208706648U (zh) 一种半导体存储器
CN103811471B (zh) 保护环结构及其制造方法
CN108735750A (zh) 存储器结构及其制造方法
CN102034755B (zh) 半导体器件及其制造方法
CN112086433A (zh) 半导体元件及其制备方法
US9941153B1 (en) Pad structure and manufacturing method thereof
CN101685765B (zh) 元件图案的制造方法
CN103839769A (zh) 形成图案的方法
CN103681624B (zh) 叠对标记及其形成方法
CN103681231B (zh) 于基底中形成图案的方法
KR100920051B1 (ko) 상변화 기억 소자의 제조방법
CN203277389U (zh) 半导体装置
TWI847720B (zh) 半導體結構的製備方法
CN103021932A (zh) 形成较小高差的半导体组件导电接触及半导体组件的方法
KR101185946B1 (ko) 반도체 소자의 형성 방법
CN111435680B (zh) 阶梯式元件及其制造方法
CN109920761B (zh) 半导体元件的制作方法
CN102956716B (zh) 垂直式二极管元件及二极管阵列
US8105951B2 (en) Method for fabricating device pattern
CN100437938C (zh) 导线的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant