CN114361258A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了一种形成半导体器件的方法，包括：在第一有源区上形成第一和第二栅极；在第一与第二栅极之间且在第一有源区上形成作为源极/漏极接触件的第一导电段，第一导电段直接形成在源极/漏极区上且电连接至源极/漏极区，并且与第一和第二栅极间隔开，第一栅极与第一导电段之间的第一距离不同于第二栅极与第一导电段之间的第二距离；以及在第一导电段上且接触第一导电段形成第一通孔，第一通孔的底部接触第一导电段且相对于第一导电段偏离中心，第一通孔的底部延伸到第一导电段的边界之外，第一栅极与第一通孔之间的第三距离不同于第一距离，第二栅极与第一通孔之间的第四距离不同于第二距离。本发明的实施例提供了一种半导体器件。

Description

半导体器件及其形成方法
分案申请
本申请是2017年04月20日提交的标题为“半导体器件和方法”、专利申请号为201710263514.X的分案申请。
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体器件及其形成方法。
背景技术
在制造工艺技术中，由于产量和可靠性问题，材料密度要求成为必要。例如，如果金属或通孔密度不够，则在先进的集成电路中流行使用的低k材料在对制造过程中对化学机械抛光(CMP)不够强健。因此，开发插入伪层的技术以增加材料密度，以便提高产出率。
发明内容
本发明的实施例提供了一种半导体器件，包括：多个栅极；以及第一导电部，其中，所述栅极中的第一栅极和所述第一导电部之间存在第一距离，所述多个栅极中的第二栅极和所述第一导电部之间存在第二距离，并且所述第一距离大于所述第二距离。
本发明的实施例还提供了一种半导体器件，包括：第一栅极；以及第一导电部，布置在所述第一栅极和对应于所述第一栅极的第一伪栅极之间，其中，位于所述第一导电部和所述第一栅极之间的第一距离和位于所述第一导电部和所述第一伪栅极之间的第二距离是非对称的。
本发明的实施例还提供了一种形成半导体器件的方法，包括：将第一栅极布置在有源区上；将导电部布置在所述有源区上，其中，所述第一栅极和所述导电部之间存在第一距离；以及将第二栅极布置在所述有源区上，其中，所述第二栅极和所述导电部之间存在第二距离，其中，所述第一距离不同于所述第二距离。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个实施例。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本公开各种实施例的半导体结构的示意性布局的顶视图；
图2A是根据本公开一些实施例的MOS器件的示意性布局的顶视图；
图2B是根据本公开一些实施例的图2A中的MOS器件的侧视图；
图2C是根据本公开一些其他实施例的MOS器件的示意性布局的顶视图；
图2D是根据本公开一些其他实施例的MOS器件的顶视图；
图2E是根据本公开一些其他实施例的MOS器件的顶视图；以及
图3是根据本公开一些实施例的用于图2A中MOS器件的布局的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
说明书中使用的术语一般具有在本领域中和在每一术语所使用的具体背景下的通常的含义。说明书中实例(包括这里所讨论的任何术语的实例)的使用仅是示例性的，并非限制本发明或任何示例性术语的范围和含义。而且，本发明不限于说明书中给出的各种实施例。
虽然术语“第一”、“第二”等在此可用于描述各种实施例，这些实施例不应被这些术语限制。这些术语用于将一个元件与另一个元件分隔开。例如，在没有实施例的范围内，第一元件可以叫做第二元件，并且类似地，第二元件可以叫做第一元件。如在此使用的，术语“和/或”包括一个或多个相关联所列项目的任一或所有组合。
现参考图1。图1是根据本公开各种实施例的半导体结构100的示意性布局的顶视图。在一些实施例中，半导体结构100和参考图2B-2E讨论的半导体结构中的至少一部分表示标准单元。在一些实施例中，标准单元指已经布置好并且存储在为数据库形式的电路库中的预定单元。而且，在一些实施例中，标准单元存储在有形存储介质中，包括例如硬盘驱动器。在集成电路设计中，从电路库中获取标准单元并且在置放操作中放置标准单元。例如，采用运行用于设计集成电路的软件的计算机实施置放操作。软件包括具有置放和布线的电路布局工具。
在一些实施例中，图1的半导体结构100，或者在下面详细描述的图2B-2E的半导体结构之一在半导体器件中实施。在一些其他实施例中，图1的半导体结构，或者在下面详细描述的图2B-2E的半导体结构之一用于形成包括例如鳍式场效应晶体管(FinFET)、平面型晶体管等。为了说明，半导体结构100包括N型金属氧化物半导体(NMOS)晶体管或者P型金属氧化物半导体(PMOS)晶体管。本领域普通技术人员将理解上述例子被给出以用于示例说明。在本公开中由半导体结构实施的各种器件在本公开的考虑范围内。
如图1示例所示，半导体结构100包括图案120、图案140和图案160。图案140设置在图案120和图案160之间。在一些实施例中，术语“图案”也称为与各种半导体材料一起形成的半导体配置。
在一些实施例中，图案120、140和160设置在有源区(在一些实施例中也称为“OD”)上方，有源区为了示例说明简单化没有在图1中示出。在一些实施例中，有源区形成在半导体衬底(未示出)上方。
在一些实施例中，图案120和图案160布置为至少一个半导体器件中的栅极。在一些实施例中，栅极由多晶硅形成。在一些实施例中，本公开讨论的术语“栅极”也称作“PO”。用于形成栅极的各种导电材料在本公开的考虑范围内。例如，在各种实施例中，栅极由金属、金属合金、金属硅化物等形成。
在各种实施例中，图案160布置为伪栅极。伪栅极不会对包括例如晶体管的任何半导体器件用作栅极。在一些实施例中，伪栅极设置在上述讨论的有源区的边缘上方并且覆盖有源区的边缘。在一些实施例中，伪栅极也称为PODE(OD边缘上多晶硅)。
在一些实施例中，图案160被布置为图案120的复制品(duplicate)。在一些实施例中，复制品配置为禁止处理由电路产生和/或接收的电信号。为了示例说明，图案160是浮置的，或者是为了接收包括例如系统电压、地电压等的固定电压。在一些实施例中，根据制造技术的设计规则例如由置放和布线(P&R)工具将图案160插入到半导体结构100。
在一些实施例中，图案140被布置为导电金属部，其为了示例说明在至少一个半导体器件中为接触件。为了示例说明，在一些实施例中，图案140布置为MOS器件中的源极/漏极接触件件。在一些实施例中，本公开讨论的术语“导电金属部”也称作“MD”。
在一些实施例中，图案120、140和160形成在如上讨论的有源区上方的同一层中。在一些实施例中，图案120和160中的每一个的高度与图案140的高度不同。在各种实施例中，图案140的高度大于图案120和160中的每一个的高度。
在一些实施例中，伴随着耦合效应，图案120和图案140配置为具有位于两者之间的电容C1，并且图案140和160配置为具有位于两者之间的电容C2。在一些实施例中，电容C1的值不同于电容C2的值。例如，在一些实施例中，电容C1的值小于电容C2的值。
在图1中为了示例说明，图案120和140之间具有距离D1，并且图案140和160之间具有距离D2。在一些实施例中，当距离D1增加时，电容C1的值减少，反之亦然。在一些实施例中，当距离D2减少时，电容C2的值增加，反之亦然。
在一些实施例中，根据上面讨论的电路布局工具限定的设计规则要求设置距离D2的最小值。例如，在一些实施例中，距离D2的最小值在大约0-大约20纳米的范围内。上面讨论的距离D2的最小值被给出仅为了示例目的。距离D2的各种最小值在本公开的考虑范围内。
术语“大约”被应用以在没有导致与相关的基本功能变化的情况下修改可允许变化的任何数量表示。在一些实施例中，如在此所用的，“大约”应通常意味着在给定值或范围的百分之20内。在一些其他实施中，“大约”应通常在给定值或范围的百分之10内。在一些进一步实施例中，“大约”应通常在给定值或范围的百分之5内。
如上描述的，在一些实施例中，图案120布置为在至少一个半导体器件中的栅极，以及图案160布置为在至少一个半导体器件中的伪栅极。因此，在一些实施例中，使用图案120以处理至少一个电信号(图1中未示出)。在一些情况下，电容C1会引入某些时序影响，这包括例如对所处理信号的不必要的时间延迟等。随着减少电容C1值的布置，由电容C1引入的对所处理的信号的时序影响降低。减少电容C1值的布置的实施例在下面参考图2A-2E和图3讨论。
如上讨论的，在一些实施例中，图案160布置为伪栅极并且不处理电信号。因此，电容C2的变化不影响使用半导体结构100的电路的性能。
为便于理解，半导体器件的实施例包括例如采用类似图1半导体结构100的半导体结构的MOS器件，这些实施例在下面参考图2A-2E示例说明。然而，本公开不限于下列实施例。采用图1中的半导体结构100和图2A-2E中的半导体结构的各种类型的半导体器件、电路和/或IC在本公开的考虑范围内。
现参考图2A。图2A是根据本发明一些实施例的MOS器件200A的示意性布局的顶视图。在一些实施例中，MOS器件200A采用如图1讨论的半导体结构100的半导体结构。如图2A示例说明的，MOS器件200A包括栅极220、接触件230、接触件240、伪栅极250、伪栅极260、包括有源区270和272的OD区265、通孔280和通孔290。为了示例说明，栅极220、伪栅极250和接触件230各自对应于图1中的半导体结构100的图案120、图案160和图案140布置。
图2A中为了示例说明，栅极220、伪栅极250和接触件230设置在OD区域265上方。通孔280设置在接触件230上方。在一些实施例中，接触件连接在通孔280和有源区270之间。伪栅极250覆盖OD区265的边缘，并在一些实施例中被称为“PODE”。
在一些实施例中，栅极220配置为接收第一信号(图2A中未示出)以打开和关闭MOS器件200A。在一些实施例中，有源区270对应于MOS器件200A的第一源极/漏极区，并且有源区272对应于MOS器件200A的
第二源极/漏极区。
在一些实施例中，接触件230和接触件240采用导电部来实现。在一些实施例中，接触件230配置为响应于栅极220接收的第一信号传送和/或输出第二信号(图2A中未示出)。为了示例说明，第二信号指示从MOS器件200A的第一源极/漏极区流到第二源极/漏极区的电流。在一些其他实施例中，通孔280配置为将接触件230与其他金属层(未示出)连接，以便将第二信号从接触件230传送到其他电路(未示出)。
图2中为了进一步示例说明，对应于针对栅极220的接触件230布置接触件240。在一些实施例中，响应于栅极220接收的第一信号，接触件240配置为传送和/或输出第三信号(图2A中未示出)。为了示例说明，第三信号指流过MOS器件200A的第二源极/漏极区的电流。在一些实施例中，接触件240连接在通孔290和有源区272之间。在一些其他实施例中，通孔290配置为将接触件240和其他金属层(未示出)连接，以便将第三信号从接触件240传送到其他电路(未示出)。
在图2A中为了进一步示例说明，对应于针对栅极220的伪栅极250布置伪栅极260。伪栅极260覆盖OD区265的其他边缘，并且在一些实施例中也称为“PODE”。在一些实施例中，伪栅极250和伪栅极260配置为不处理电信号。
而且，如图2A中示例所示的，栅极220和接触件230之间存在距离D1，且伪栅极250和接触件230之间存在距离D2。栅极220和接触件240之间存在距离D3，且伪栅极260和接触件240之间存在距离D4。
在一些实施例中，伴随着连接效应，栅极220和接触件230之间形成电容C1，伪栅极250和接触件230之间形成电容C2。栅极220和接触件240之间形成电容C3，且伪栅极260和接触件240之间形成电容C4。在一些实施例中，距离D1不同于距离D2。为了示例说明图2A的实施例，距离D1大于距离D2，且距离D3与距离D4相同。
在一些方法中，距离D1设置为与距离D2相等，距离D3设置为与距离D4相等。换句话说，在一些方法中，形成电容C1-C2，或者电容C3-C4的间隔是对称的。与前述方法相比，图2中用于形成电容C1和C2的间隔是对称的。在图2A中示例说明的安排下，如上讨论的，随着距离D1增加，耦接在栅极220和接触件230之间的电容C1减少。因此，与上述方法相比，减少了对栅极220接收的第一信号的时序影响以及来自接触件230的第二信号的时序影响。结果提高了MOS器件200A的性能。
在一些实施例中，如图2A所示，通孔280布置在栅极220和伪栅极250之间的中间位置。在图2A的示例说明中，栅极220和通孔280之间存在距离D5，伪栅极250和通孔280之间存在距离D6。距离D5与距离D6大约一样。如图2A所示的，基于接触件230和通孔280的上述布置，接触件230布置为具有相对于通孔280的偏移。换句话说，如图2A所示，通孔280的至少一部分没有布置在接触件230上。
在一些实施例中，距离D3与距离D4大约一样，且通孔290设置在栅极220和伪栅极260之间的中间位置。基于接触件240和通孔290的上述布置，如图2A所示，接触件240布置为相对于通孔290具有偏移。换句话说，整个通孔290布置在接触件240上。
现参考图2B。图2B是根据本公开的一些实施例的图2A中的MOS器件200A的侧视图。相对于图2A，为便于理解图2B中的类似元件指定为具有相同的参考标号。
在一些实施例中，图2B中的MOS器件200A进一步包括衬底(未示出)。栅极220、接触件230和240、伪栅极250和260、有源区270和272、以及通孔280和290布置在衬底之上。在一些实施例中，有源区270和272通过扩散工艺形成在衬底上。在一些其他实施例中，有源区270和272通过离子注入工艺形成在衬底上。为了示例说明目的给出有源区270和272的形成。用于形成有源区270和272的各种工艺在本公开的考虑范围内。在一些实施例中，衬底由包括例如硅、碳化硅(SiC)、硅锗(SiGe)或III-V化合物半导体材料的半导体材料制造。为了示例说明的目的给出衬底的上述实现。衬底的各种实现在本公开的考虑范围内。
现参考图2C。图2C是根据本公开的一些其他实施例的MOS器件的示意性布局的顶视图。在图2C中为了示例说明，MOS器件200C包括对应于图2A中的那些的类似元件。相对于图2A的实施例，为便于理解，图2C中的类似元件指定为具有相同参考标号。
为了示例说明的目的给出图2A中的通孔280和通孔290的布置。通孔280和通孔290的各种布置在本公开的考虑范围内。例如，与图2A相比，图2C中的距离D5大于图2C中的距离D6。基于接触件230和通孔280的上述布置，接触件230布置为相对于通孔280没有偏移，如图2C示例说明的。换句话说，整个通孔280布置在接触件230上。图2C中的通孔290的布置与图2B中的通孔290类似，并因此在此不再赘述。
现参考图2D。图2D是根据本公开的一些其他实施例的MOS器件200D的顶视图。相对于图2A的实施例，为便于理解，图2D中的类似元件指定为相同参考标号。
与图2A相比，在图2D的实施例中，对应于图1中的半导体器件中的图案120、图案160和图案140，分别布置栅极220、伪栅极260和接触件240。为了示例说明，距离D1大约与距离D2一样，并且距离D3大于距离D4。换句话说，减少连接于栅极220和接触件240之间、用于形成电容C3的间隔。结果，与上述方法相比，减少对通过栅极220接收和/或传送的第一信号的时序影响，以及减少对通过接触件240产生和/或传送的第三信号的时序影响。
在图2D的一些实施例中，通孔280布置在栅极220和伪栅极250之间的中间位置。可选地阐明，距离D5与距离D6大约一样。如图2D所示，基于接触件230和通孔280的上述布置，接触件230布置为相对于通孔280没有偏移。换句话说，如图2D所示，整个通孔280布置在接触件230上。
在图2D的一些实施例中，通孔290布置在栅极220和伪栅极260之间的中间位置。换句话说，位于通孔290和栅极220之间的距离D7与位于通孔290和伪栅极260的之间的距离D8一样。基于接触件240和通孔290的上述布置，接触件240布置为相对于通孔290具有偏移，如图2D示例说明的。换句话说，如图2D所示，通孔290的至少一部分布置在接触件240上。
在图2D的一些其他实施例中，通孔290和栅极220之间的距离D7大于通孔290和伪栅极260之间的距离D8。基于接触件240和通孔290的上述布置，接触件布置为相对于通孔290没有偏移。
现参考图2E。图2E是根据本公开其他实施例的MOS器件200E的顶视图。相对于图2A的实施例，为便于理解，图2E中的类似元件指定为具有相同参考标号。
与图2C相比，在图2E的实施例中，距离D1配置为大于距离D2，距离D3配置为大于距离D4。因此，用于形成电容C1和电容C2的间隔是不对称的，并且用于形成电容C3和电容C4的间隔是不对称的。因此，连接于栅极220和接触件230之间的电容C1，以及连接于栅极220和接触件240之间的电容C3能够减少。因此，减少对通过栅极220、接触件230和接触件240处理和/或传送的第一信号、第二信号和第三信号的时序影响。结果，进一步改进MOS器件200E的性能。
在一些实施例中，如图2E所示，通孔280布置为位于栅极220和伪栅极259之间的中间位置，并且通孔290布置为位于栅极220和伪栅极260之间的中间位置。换句话说，距离D5大约与距离D6一样。基于通孔280和接触件230的上述布置，如图2E所示，接触件230布置为相对于通孔280具有偏移。基于通孔290和接触件240的上述布置，如图2E所示，接触件240布置为相对于通孔290具有偏移。
在图2E的一些其他实施例中，距离D5大于距离D6。基于通孔280和接触件230的上述布置，接触件230布置为相对于通孔280没有偏移。在图2E的一些可选实施例中，距离D7大于距离D8。基于通孔290和接触件240的上述布置，接触件240布置为相对于通孔290没有偏移。
图3是根据本公开一些实施例的用于图2A中MOS器件200A的布局的方法流程图。为便于理解，现参考图2A、2B和图3，并且为了示例说明目的方法300的操作与图2A和图2B中的MOS器件一起描述。采用方法300的各种MOS器件的布局在本公开的考虑范围内。
在操作S310中,包括有源区270和有源区272的OD区260布置在如上讨论的衬底(未示出)上。如上描述的，在各种实施例中，衬底由包括例如硅、SiC、SiGe、III-V化合物半导体、它们的组合或类似物等半导体材料制成。
在操作S320中，栅极220布置在OD区域265上。在一些实施例中，栅极220由多晶硅形成。在一些实施例中，有源区270和272通过将n型杂质注入半导体衬底中来形成。例如，当MOS器件200A是NMOS器件时，有源区270和有源区271是n型掺杂区。在一些进一步实施例中，n型杂质包括磷。在一些其他实施例中，n型杂质包括砷。
可选地，在一些实施例中，扩散区272和274通过将p型杂质注入半导体衬底来形成。例如，当MOS器件200A为PMOS器件时，扩散区272和扩散区274为p型掺杂区。在一些实施例中，p型杂质包括硼。在一些其他实施例中，p型杂质包括铟。
栅极220、有源区270和有源区272的布置和实现被给以实现示例说明目的。栅极220、有源区270和有源区272的布置和实现在本公开的考虑范围内。
在操作S330中，通孔280布置在有源区270上，且通孔290布置在有源区272上。在一些实施例中，通孔280和通孔290通过蚀刻洞并且随后用导电材料填充该洞来形成。
仅为了示例说明给出通孔280和通孔290的形成。通孔280和通孔290的各种形成在本公开的考虑范围内。
在操作S340中，接触件230布置在图2A中的有源区270上的一位置，其中，接触件230和栅极220具有位于之间的距离D1。在操作S350中，接触件240布置在图2A中的有源区272上的位置，其中接触件240和栅极220具有位于之间的距离D3。在一些实施例中，通孔28连接在接触件230和有源区270之间，并且通孔290连接在接触件240和有源区272之间。
在操作S360中，伪栅极250布置在有源区270上的一位置处，其中接触件230和伪栅极220具有位于两者之间的距离D2，且距离D2不同于距离D1。为了示例说明，如图2A或图2E所示例的，距离D1大于距离D2。
在操作S370中，伪栅极260布置在有源区272上的一位置处，其中伪栅极260和接触件240具有位于两者之间的距离D4，且距离D3不同于或等于距离D4。如图2A所示例的，距离D3配置为等于距离D4。在图2C或图2D示例的一些可选实施例中，距离D3配置为大于距离D4。
如上所述，在不对称距离D1和距离D2和/或不对称距离D3和距离D4的布置下，耦接在栅极220和接触件230之间的电容C1和耦接在栅极220和接触件240之间的电容C3减少。因此，减少对通过栅极220和接触件230和240处理和/或传送的信号的时序影响。结果，能够改进使用图2A-2E中的MOS器件200A，和/或200C-200E的电路的性能。
应该理解，对于上述示出的实施例，能够实施另外的操作以完成MOS器件200A的制造。例如，在一些实施例中，这些另外的操作包括互连结构(例如为MOS器件200A提供电互连的线和通孔、金属层和层间电介质)的形成、钝化层的形成以及MOS器件200A的封装。
方法300的上述描述包括示例性操作，但是方法300的操作不必以描述的顺序实施。根据本发明的各实施例的精神和范围，本公开披露的方法的操作的顺序能够改变，或者操作能够同时或合适的话部分同时执行。
在一些实施例中，图1中的半导体结构100通过例如自动置放和布线(APR)工具的设计工具形成，在存储方法300的非暂时计算机可读介质。换句话说，在一些实施例中，方法300能够在硬件、软件、固件和其组合中实现。
如上描述的，在本发明提供的图1中的半导体结构100、图2A-2E中的MOS器件200A和200C-200E以及图3中的方法300能够减少位于栅极和接触件之间的耦接电容，该电容配置为在半导体器件中处理电信号。因此，能够减少包括例如额外时间延迟的时序影响。结果，改进采用这种布置的电路的性能。
在该文件中，术语“耦接”也可称作“电耦接”，以及术语“连接”也可称作“电连接”。“耦接”和“连接”也可用于指示两个或多个元件互相合作或交互。
在一些实施例中，公开了包括栅极和第一导电部的器件。栅极中的第一栅极和第一导电部之间存在第一距离。栅极中的第二栅极和第一导电部之间存在第二距离。第一距离大于第二距离。
还公开了包括第一栅极和第一导电部的器件。第一导电部布置在第一栅极和对应于第一栅极的第一伪栅极之间。位于第一导电部和第一栅极之间的第一距离和位于第一导电部和第一伪栅极之间的第二距离是非对称的。
还公开了包括以下操作的方法。第一栅极布置在有源区上。第一导电部布置在有源区上，其中第一栅极和导电部之间存在第一距离。第二栅极布置在有源区上，其中第二栅极和导电部之间存在第二距离，且第一距离不同于第二距离。
本发明的实施例提供了一种半导体器件，包括：多个栅极；以及第一导电部，其中，所述栅极中的第一栅极和所述第一导电部之间存在第一距离，所述多个栅极中的第二栅极和所述第一导电部之间存在第二距离，并且所述第一距离大于所述第二距离。
根据本发明的一个实施例，其中，所述第二栅极是伪栅极。
根据本发明的一个实施例，器件还包括：第一有源区，其中，所述第一导电部被布置在所述第一有源区上。
根据本发明的一个实施例，器件还包括：第一通孔，布置在位于所述第一栅极和所述第二栅极之间的中间位置处，并且耦接在所述第一导电部和所述第一有源区之间；其中，所述第一栅极和所述第一通孔之间存在第三距离，所述第一通孔和所述第二栅极之间存在第四距离，并且所述第三距离与所述第四距离相同。
根据本发明的一个实施例，器件还包括：第一通孔，设置在所述第一栅极和所述第二栅极之间，并且耦接在所述第一导电部和所述第一有源区之间，其中，所述第一栅极和所述第一通孔之间存在第三距离，所述第一通孔和所述第二栅极之间存在第四距离，并且所述第三距离大于所述第四距离。
根据本发明的一个实施例，器件还包括：第二有源区；以及第二导电部，耦接到所述第二有源区；其中，所述第二导电部和所述第一栅极之间存在第三距离，所述多个栅极中的第三栅极和所述第二导电部之间存在第四距离，并且所述第三距离大于或等于所述第四距离。
根据本发明的一个实施例，其中，所述第三栅极是伪栅极。
本发明的实施例还提供了一种半导体器件，包括：第一栅极；以及第一导电部，布置在所述第一栅极和对应于所述第一栅极的第一伪栅极之间，其中，位于所述第一导电部和所述第一栅极之间的第一距离和位于所述第一导电部和所述第一伪栅极之间的第二距离是非对称的。
根据本发明的一个实施例，其中，所述第一栅极被配置为接收第一信号，并且所述第一导电部被配置为响应于所述第一信号传送第二信号。
根据本发明的一个实施例，其中，对应于所述第一距离的第一电容形成在所述第一栅极和所述第一导电部之间，并且对应于所述第二距离的第二电容形成在所述第一伪栅极和所述第一导电部之间。
根据本发明的一个实施例，其中，所述第一距离大于所述第二距离。
根据本发明的一个实施例，器件还包括：有源区，其中，所述第一导电部布置在所述有源区上。
根据本发明的一个实施例，器件还包括：通孔，布置在所述第一栅极和所述第一伪栅极之间的中间位置处，并且耦接在所述有源区和所述第一导电部之间，其中，所述第一导电部布置为相对于所述通孔具有偏移。
根据本发明的一个实施例，器件还包括：通孔，布置在所述第一栅极和所述第一伪栅极之间，并且耦接在所述第一导电部和所述有源区之间，其中，所述第一导电部布置为相对于所述通孔没有偏移。
根据本发明的一个实施例，器件还包括：第二导电部，布置在所述第一栅极和第二伪栅极之间，其中，所述第二导电部和所述第一栅极被配置为在所述第二导电部和所述第一栅极之间具有第三距离，所述第二导电部和所述第二伪栅极被配置为在所述第二导电部和所述第二伪栅极之间具有第四距离，并且所述第三距离不同于所述第四距离。
根据本发明的一个实施例，其中，对应于所述第三距离的第三电容形成在所述第二导电部和所述第一栅极之间，对应于所述第四距离的第四电容形成在所述第二导电部和所述第二伪栅极之间，并且所述第三距离大于或等于所述第四距离。
本发明的实施例还提供了一种形成半导体器件的方法，包括：将第一栅极布置在有源区上；将导电部布置在所述有源区上，其中，所述第一栅极和所述导电部之间存在第一距离；以及将第二栅极布置在所述有源区上，其中，所述第二栅极和所述导电部之间存在第二距离，其中，所述第一距离不同于所述第二距离。
根据本发明的一个实施例，其中，所述第二栅极是所述第一栅极的伪栅极。
根据本发明的一个实施例，其中，所述第一距离大于所述第二距离。
根据本发明的一个实施例，方法还包括：将通孔布置在所述有源区上；其中，所述通孔布置在所述第一栅极和所述第二栅极之间的中间位置处，并且耦接在所述导电部和所述有源区之间。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在第一有源区上方形成第一栅极和第二栅极；
在所述第一栅极与所述第二栅极之间且在所述第一有源区上方形成第一导电段，其中，所述第一导电段为源极/漏极接触件，并且直接形成在所述第一有源区中的源极/漏极区上方且电连接至所述源极/漏极区，其中，所述第一导电段与所述第一栅极和所述第二栅极间隔开，其中，所述第一栅极与所述第一导电段之间的第一距离不同于所述第二栅极与所述第一导电段之间的第二距离；以及
在所述第一导电段上方形成第一通孔且所述第一通孔接触所述第一导电段，其中，所述第一通孔的底部接触所述第一导电段且所述第一通孔相对于所述第一导电段偏离中心，其中，所述第一通孔的底部延伸到所述第一导电段的边界之外，其中，所述第一栅极与所述第一通孔之间的第三距离不所述同于第一距离，所述第二栅极与所述第一通孔之间的第四距离不同于所述第二距离。
2.根据权利要求1所述的方法，其中，所述第一距离大于所述第二距离。
3.根据权利要求1所述的方法，其中，所述第三距离大于所述第四距离。
4.根据权利要求1所述的方法，其中，所述第三距离等于所述第四距离。
5.一种形成半导体器件的方法，包括：
在衬底的有源区上方形成第一栅极；
在所述有源区上方形成伪栅极；
在所述第一栅极与所述伪栅极之间且在所述有源区中的源极/漏极区上方形成导电段，其中，所述导电段为源极/漏极接触件并且形成为电连接至所述源极/漏极区，其中，所述导电段延伸至所述源极/漏极区的最顶表面之上；以及
在所述导电段上方形成通孔并且所述通孔接触所述导电段，其中，所述通孔的下表面接触所述导电段且所述通孔相对于所述导电段偏离中心，其中，所述通孔的下表面延伸超过所述导电段的侧壁，其中，所述通孔的最靠近所述第一栅极的侧壁比所述导电段的最靠近所述第一栅极的侧壁更靠近所述第一栅极，其中，所述第一栅极与所述导电段之间的第一距离大于所述伪栅极与所述导电段之间的第二距离，其中，所述第一栅极与所述通孔之间的第三距离大于或等于所述伪栅极与所述通孔之间的第四距离，其中，所述第二距离和所述第四距离是非零距离。
6.根据权利要求5所述的方法，其中，所述第一栅极是功能栅极。
7.一种半导体器件，包括：
衬底，具有有源区；
第一栅极和第二栅极，位于所述有源区上方；
源极/漏极区，位于所述第一栅极与所述第二栅极之间且在所述有源区中；
导电段，位于所述第一栅极与所述第二栅极之间，其中，所述导电段是位于源极/漏极区上方且电连接至所述源极/漏极区的源极/漏极接触件，其中，所述导电段延伸至所述第一栅极和所述第二栅极的顶面上方，其中，所述导电段与所述第一栅极和所述第二栅极物理分隔，其中，所述第一栅极与所述导电段之间的第一距离不同于所述第二栅极与所述导电段之间的第二距离；以及
通孔，位于所述导电段上方且接触所述导电段，其中，所述通孔的底部与所述导电段接触且所述通孔相对于所述导电段偏离中心，使得所述通孔的部分设置在所述导电段的横向范围之外，其中，所述第一栅极与所述通孔之间的第三距离不同于所述第一距离，其中，所述第二栅极与所述通孔之间的第四距离不同于所述第二距离。
8.根据权利要求7所述的器件，其中，所述第一距离大于所述第二距离。
9.根据权利要求8所述的器件，其中，所述第三距离与所述第四距离相同。
10.根据权利要求8所述的器件，其中，所述第三距离大于所述第四距离。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141256B2 (en) * 2016-04-21 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and layout design thereof
US10489548B2 (en) * 2017-05-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7265399B2 (en) 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
KR100628247B1 (ko) 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8324668B2 (en) * 2009-12-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for isolating devices in integrated circuits
TWI575654B (zh) 2012-12-05 2017-03-21 聯華電子股份有限公司 具有接觸插栓的半導體結構與其形成方法
KR102014724B1 (ko) 2013-01-23 2019-08-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20140132179A (ko) * 2013-05-07 2014-11-17 삼성전자주식회사 더미 게이트 및 게이트를 갖는 반도체 소자
US9093299B1 (en) * 2014-01-06 2015-07-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9379058B2 (en) * 2014-02-14 2016-06-28 Qualcomm Incorporated Grounding dummy gate in scaled layout design
KR102088200B1 (ko) * 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US9496394B2 (en) * 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
KR102316247B1 (ko) * 2015-04-14 2021-10-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9589854B2 (en) * 2015-05-12 2017-03-07 Globalfoundries Inc. Alignment monitoring structure and alignment monitoring method for semiconductor devices
US9412616B1 (en) * 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US10141256B2 (en) * 2016-04-21 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and layout design thereof

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US10141256B2 (en) 2018-11-27
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