JP2008294164A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】簡便な製造プロセスで形成される高性能なＭＯＳトランジスタを実現する。
【解決手段】本発明の半導体装置およびその製造方法は、半導体基板表面に形成された素子分離領域１２によって分離されたＭＯＳトランジスタ１４と、ＭＯＳトランジスタ１４のゲート電極１８の直下に形成され、ＭＯＳトランジスタ１４のチャネル領域１６をゲート酸化膜１７を介して挟み込むように素子分離領域１２の酸化膜中に形成されたトレンチ１３と、トレンチ１３に埋め込まれた導電性材料よりなる埋め込み電極１８を有する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に係わり、特に、高性能なＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。

近年、半導体装置は、製造プロセスの微細化に伴って、その設計寸法の縮小が繰り返され、現在では１チップに何億もの素子が作り込まれるまでになっている。ＭＯＳトランジスタの設計寸法を縮小する際、一般的には、ゲート長の縮小とともにチャネル幅も減少する。チャネル幅の減少はＭＯＳトランジスタの電流の減少に繋がり、素子の動作速度の低下を生む。この電流を増加させるために、縦型ＭＯＳトランジスタ（例えば、「特許文献１」を参照。）、あるいは、非常に浅い接合形成や歪みシリコン等の技術が研究されている。しかし、これらの技術は高価で特殊な形成プロセスが必要であり、一般的な製品、特にメモリー製品などの汎用製品への適用は、その製造コストを考えれば、必ずしも現実的な解決方法とは言い難い。

汎用製品で適用可能な方法の一つとして、素子分離領域およびチャネル領域の上に形成されるゲート電極を、素子分離領域の高さを落とすことでチャネル領域側壁まで周り込むようにする方法がある。

しかしながら、この方法の場合、チャネル領域よりも下方までゲート電極が回りこむため、加工が非常に困難であるという問題があった。すなわち、ゲート電極を違方性エッチングで形成する場合、チャネル高さより下方に回りこんだ厚い電極材を加工するために、そのエッチング時間を延ばす必要があるが、素子活性領域上の電極材が先になくなるため、残りの活性領域表面より下の電極材を加工する間に基板表面が叩かれダメージが入ってしまう。逆に、このダメージを懸念して時間を短くすると、素子分離領域の電極材が残存し、隣の配線とのショートを引き起こす。これらの相反する問題をバランスさせて、十分な能力を持ったＭＯＳトランジスタを得るための最適な加工時間を見いだすことは現実的には困難であった。
特開平２−６５２７１号公報

本発明は、簡便な製造プロセスで形成される高性能なＭＯＳトランジスタを有する半導体装置およびその製造方法を提供する。

本発明の一態様によれば、半導体基板表面に形成された素子分離用酸化膜によって分離されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電極直下に形成され、前記ＭＯＳトランジスタのチャネル領域をゲート酸化膜を介して挟み込むように前記素子分離用酸化膜中に形成されたトレンチと、前記トレンチに埋め込まれた導電性材料よりなる埋め込み電極を有することを特徴とする半導体装置が提供される。

また、本発明の別の一態様によれば、ＭＯＳトランジスタの活性領域を形成するために、半導体基板表面に素子分離用酸化膜を形成する工程と、後に形成される前記ＭＯＳトランジスタのゲート電極直下の前記素子分離用酸化膜を除去して前記ＭＯＳトランジスタのチャネル領域を挟み込むようにトレンチを形成する工程と、前記チャネル領域を覆うようにゲート酸化膜を形成する工程と、前記トレンチに埋め込むとともに前記半導体基板全面に導電性材料を堆積し、リソグラフィおよびエッチングによって前記導電性材料の一部を除去し、前記ゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法が提供される。

さらに、本発明の別の一態様によれば、ＭＯＳトランジスタの活性領域を形成するために、半導体基板表面に素子分離用酸化膜を形成する工程と、後に形成される前記ＭＯＳトランジスタのゲート電極直下の前記素子分離用酸化膜を除去して前記ＭＯＳトランジスタのチャネル領域を挟み込むようにトレンチを形成する工程と、前記トレンチに埋め込み電極を形成するために、前記半導体基板全面に埋め込み電極用ゲート酸化膜および第１の導電性材料を堆積し、全面エッチバックによって前記トレンチ以外の前記第１の導電性材料を除去する工程と、前記チャネル領域表面にゲート酸化膜を形成する工程と、前記半導体基板全面に第２の導電性材料を堆積し、リソグラフィおよびエッチングによって前記第２の導電性材料の一部を除去し、前記ゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、埋め込み電極によってチャネル領域側面もチャネルとして利用されるので、高性能なＭＯＳトランジスタを実現することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わる半導体装置の構造を示す断面図である。ここでは、一例として、トレンチキャパシタ１１の上部に素子分離領域１２が形成されているＤＲＡＭセル部にかかわる部分を示した。

図１（ａ）はビット線方向（図１（ａ）では紙面左右方向。）に沿った断面図であり、図１（ｂ）はビット線に直交するワード線方向（図１（ｂ）では紙面左右方向。）に沿った断面図である。図１（ａ）に示した一点鎖線Ｂ-Ｂは図１（ｂ）に示した断面の位置を表し、図１（ｂ）に示した一点鎖線Ａ-Ａは図１（ａ）に示した断面の位置を表している。

本発明の実施例１に係わる半導体装置は、半導体基板中に形成されたトレンチキャパシタ１１、トレンチキャパシタ１１の上部に形成された素子分離領域１２、素子分離領域１２の酸化膜中に形成された溝１３（以下、「トレンチ１３」という。）、およびトレンチキャパシタ１１への電荷転送用のＭＯＳトランジスタ１４を備えている。

ＭＯＳトランジスタ１４は、図１（ａ）に示されているように、トレンチキャパシタ１１の上部に電気的に接続される拡散層１５ａ、ビット線（図示していない。）に電気的に接続される拡散層１５ｂ、拡散層１５ａおよび１５ｂに挟まれたチャネル領域１６、ゲート酸化膜１７を挟んでチャネル領域１６の上方に形成されたゲート電極１８、ゲート電極１８の上部に形成されたシリサイド１９、およびゲート電極１８とシリサイド１９を覆うように形成されたシリコン窒化膜２０を備えている。

また、図１（ｂ）に示されているように、ゲート電極１８直下の素子分離領域１２には、チャネル領域１６を挟んで酸化膜中にトレンチ１３が形成され、ゲート電極１８を形成する導電性材料はこのトレンチ１３にも埋め込まれている。

このため、チャネル領域１６の側面もＭＯＳトランジスタ１４のチャネルとして利用され、実質的に有効なチャネル幅がレイアウト上の見かけのチャネル幅よりトレンチ１３の深さ分だけ大きくなっている。

トレンチ１３に埋め込まれた導電性材料の部分を埋め込み電極とも言い、その深さは、トレンチキャパシタ１１の内部に充填された多結晶シリコン２１との干渉を防ぐために、３００Å程度にしてある。この値は、拡散層１５ａおよび１５ｂの深さ等の影響により製造プロセスで最適値が変化する。

図２は、本発明の実施例１に係わる半導体装置の構造を示す平面レイアウト図である。
図２に示した一点鎖線Ａ-ＡおよびＢ-Ｂは、それぞれ図１（ａ）および（ｂ）の断面の位置を示している。

本発明の実施例１に係わる半導体装置の平面レイアウトは、トレンチキャパシタ領域２５、トレンチキャパシタ領域２５へ電荷を転送するＭＯＳトランジスタ１４の活性領域２２（チャネル領域１６＋拡散層１５ａ、１５ｂ）、素子分離領域１２の酸化膜中にトレンチ１３が形成される領域２３、およびゲート電極１８が形成される領域２４を備えている。

図２では、トレンチキャパシタ領域２５は点線で表した縦長の楕円形で示され、活性領域２２はビット線方向（図２では紙面左右方向。）に沿って配置された実線の長方形で示され、トレンチ１３が形成される領域２３はワード線方向（図２では紙面上下方向。）に沿って配置されたハッチングを掛けた長方形で示され、ゲート電極１８が形成される領域２４はワード線方向に沿った破線の長方形で示されている。

トレンチキャパシタ領域２５は、ビット線とワード線（ゲート電極１８）の交点に、図２に示したように、２個ずつペアで交互に配置されている。図２では、４本のビット線と４本のワード線が交錯する領域が示されている。すなわち、両端のワード線では、上から１番目と３番目のビット線との交点にトレンチキャパシタ領域２５が配置され、中央の２本のワード線では、上から２番目と４番目のビット線との交点にトレンチキャパシタ領域２５が配置されている。

活性領域２２は、トレンチキャパシタ領域２５が配置されていない交点を含んだ領域にその左右のトレンチキャパシタ領域２５を結ぶようにビット線方向に沿って配置されている。活性領域２２を除いた部分には素子分離領域１２が形成される。

トレンチ１３が形成される領域２３は、ゲート電極１８が形成される領域２４の直下の活性領域２２を除いた部分に配置され、その幅はゲート電極１８が形成される領域２４よりも細く設定されている。

次に、上述した構造を持つ半導体装置の製造方法について説明する。
図３〜図８は、本発明の実施例１に係わる半導体装置の製造方法を示す断面図である。
本発明の実施例１に係わる半導体装置の製造方法は、トレンチキャパシタ１１を形成する工程、トレンチキャパシタ１１の上部にＳＴＩ（Shallow Trench Isolation）によって素子分離領域１２を形成する工程、素子分離領域１２の酸化膜中にトレンチ１３を形成する工程、およびトレンチ１３に埋め込み電極を形成するとともにＭＯＳトランジスタ１４のゲート電極１８を形成する工程を備えている。

図３はトレンチキャパシタ１１が形成された断面図であり、図４〜図６は素子分離領域１２を形成する工程を示し、図７はトレンチ１３が形成された断面図であり、図８は埋め込み電極およびＭＯＳトランジスタ１４のゲート電極１８を形成する導電性材料が堆積された断面図を示している。

トレンチキャパシタ１１を形成する工程では、まず、半導体基板上に、シリコン酸化膜３１およびシリコン窒化膜３２を形成した後、リソグラフィ技術および異方性エッチングを用いて図２に示したトレンチキャパシタ領域２５のシリコン窒化膜３２を除去する。そして、この加工されたシリコン窒化膜３２をマスク材としてディープトレンチ３３を形成する。

次に、ディープトレンチ３３内にキャパシタ絶縁膜３４を形成後、不純物がドープされた多結晶シリコン２１をディープトレンチ３３内に埋め込む。そして、キャパシタ絶縁膜３４および埋め込んだ多結晶シリコン２１を異方性または等方性エッチングを用いて所望の深さ（図３でａ-ａで示した点線。）まで掘り下げる。

次に、縦方向の寄生トランジスタ発生を抑制するために厚いシリコン酸化膜３５を形成する。このシリコン酸化膜３５は、縦方向のリーク耐性の向上を目的として、８００℃以上の高温で形成される熱酸化膜と化学気相法で形成される酸化膜との積層構造になっている。

次に、異方性エッチングを用いて底部のシリコン酸化膜３５のみを除去した後、２回目の多結晶シリコン２１の埋め込みを行う。そして、シリコン酸化膜３５および２回目の多結晶シリコン２１を、等方性または異方性エッチングを用いて所望の深さ（図３でｂ-ｂで示した点線。）までエッチバックする。

最後に、３回目の多結晶シリコン２１の埋め込みを行い、所望の深さ（図３でｃ-ｃで示した点線。）までエッチバックして図３に示したトレンチキャパシタ１１が完成する。

素子分離領域１２を形成する工程では、まず、活性領域２２のデータに基づいて、リソグラフィ技術および異方性エッチングを用いて、トレンチキャパシタ１１の上部の半導体基板表面に素子分離用ＳＴＩ部４３の加工を行う（図４）。そして、シリコン窒化膜４２を１００Å程度後退させ（図５（ａ））、ゲート酸化膜１７の信頼性向上を目的として酸化をした後（図５（ｂ））、シリコン酸化膜４１のＳＴＩ部４３への埋め込みを行う（図５（ｃ））。

次に、ＳＴＩ部４３に埋め込んだシリコン酸化膜４１を所望の深さまでエッチバックして素子分離領域１２が完成する（図６（ｄ））。

トレンチ１３を形成する工程では、まず、リソグラフィ技術を用いて領域２３を抜くようなマスク材を形成し、ＲＩＥ等の違方性エッチングを用いて素子分離領域１２の酸化膜を除去してトレンチ１３を形成する（図７（ａ）および（ｂ））。その後、シリコン窒化膜４２を剥離する（図７（ｃ））。

ゲート電極１８を形成する工程では、まず、しきい値調整用の不純物インプランテーションや活性化アニールを行う。その後、活性領域２２上の酸化膜をｗｅｔ処理で除去した後、ゲート酸化膜１７を形成する。そして、ゲート電極１８となる例えば多結晶シリコンなどの導電性材料を半導体基板の全面に堆積させ、その上にシリサイド１９を堆積させる（図８）。

次に、リソグラフィ技術およびＲＩＥ等の違法性エッチングを用いて領域２４のデータに基づいてゲート電極１８の加工を行う。そして、拡散層１５ａおよび１５ｂを形成するための不純物インプランテーション、および活性化アニールを行う。

最後に、ゲート電極１８の側壁絶縁膜としてシリコン窒化膜２０の形成を行い、図１に示した構造が完成する。

上記実施例１によれば、トレンチ１３に充填された埋め込み電極によってチャネル領域１６の側面もチャネルとして利用されるので、ＭＯＳトランジスタ１４のオン電流を実効的に増加させることができ、トレンチキャパシタ１１への電荷転送用として高性能なＭＯＳトランジスタ１４を実現することができる。

また、上記実施例１によれば、ゲート電極１８の構造は通常技術での形成法と変わらないので、ゲート電極１８の加工には特別な困難は生じない。

さらに、上記実施例１によれば、トレンチ１３の幅はゲート電極１８の幅より細く形成されるので、合わせズレが発生した場合でも、トレンチ１３内に形成された埋め込み電極とこれに隣接するゲート電極１８とのショートを抑制することができる。

図９は、本発明の実施例２に係わる半導体装置の構造を示す断面図である。ここでは、実施例１と同様に、ＤＲＡＭセル部にかかわる部分を示した。また、実施例１と同様の構成部分には実施例１と同じ符号を付し、詳しい説明は省略する。

図９（ａ）はビット線方向（図９（ａ）では紙面左右方向。）に沿った断面図であり、図９（ｂ）はビット線に直交するワード線方向（図９（ｂ）では紙面左右方向。）に沿った断面図である。図９（ａ）に示した一点鎖線Ｂ-Ｂは図９（ｂ）に示した断面の位置を表し、図９（ｂ）に示した一点鎖線Ａ-Ａは図９（ａ）に示した断面の位置を表している。

また、平面レイアウト図は、実施例１と同様であるので、省略する。

本発明の実施例２に係わる半導体装置は、半導体基板中に形成されたトレンチキャパシタ１１、トレンチキャパシタ１１の上部に形成された素子分離領域１２、素子分離領域１２の酸化膜中に形成されたトレンチ１３、トレンチ１３内に形成された埋め込み電極９３、およびトレンチキャパシタ１１への電荷転送用のＭＯＳトランジスタ１４を備えている。

本実施例が実施例１と異なる点は、埋め込み電極９３がシリコン酸化膜９７によってゲート電極１８から分離されていることである。このため、埋め込み電極９３の電位はゲート電極１８との容量カップリングによって決まることとなる。

本発明の実施例２に係わる半導体装置の製造方法は、素子分離領域１２の酸化膜中にトレンチ１３を形成するところまでは、実施例１と同様である。

その後、トレンチ１３の埋め込みを行うために、半導体基板表面の全面に多結晶シリコンを堆積させ、全面エッチバックすることで平坦な領域の多結晶シリコンは除去し、トレンチ１３の中にのみ多結晶シリコンが残存する状態とし、埋め込み電極９３を形成する。

そして、通常の技術と同様に、シリコン酸化膜９７およびゲート酸化膜１７を形成し、ゲート電極１８の導電性材料を成膜後、領域２４のデータに基づいて加工を行い、ゲート電極１８を形成する。

このように、実施例２では実施例１と異なり、埋め込み電極９３とゲート電極１８の形成を別の工程で行うので、それぞれに異なる導電性材料を用いることも可能である。

上記実施例２によれば、実施例１と同様の効果が得られるばかりでなく、ゲート電極１８の成膜（導電性材料の堆積）に入る時の下地段差が実施例１に比べ小さいので、ゲート電極１８を加工する時により広いマージンを確保することができる。

上述の実施例１および２の説明では、ＭＯＳトランジスタ１４はトレンチキャパシタ１１への電荷転送用であり、トレンチ１３はトレンチキャパシタ１１上部の素子分離領域１２の酸化膜中に形成されるとしたが、本発明はこれに限られるものではなく、ＳＴＩを用いたＭＯＳトランジスタであれば原理的には適用可能である。

また、上述の実施例１および２の説明では、ゲート酸化膜１７は単層のシリコン酸化膜であるとしたが、本発明はこれに限られるものではなく、例えば、シリコン酸化膜とシリコン窒化膜を積層にしたシリコン酸窒化膜を用いても良い。同様に、製造工程の途中で用いられるシリコン酸化膜３１および４１もシリコン酸窒化膜で形成しても良い。

さらに、上述の実施例１および２の説明では、ゲート電極１８の上部にシリサイド１９が形成されるとしたが、本発明はこれに限られるものではなく、例えば、サリサイドを用いても良いし、あるいは、ゲート電極１８の抵抗値が問題にならない場合にはシリサイド１９は省略しても良い。

本発明の実施例１に係わる半導体装置の構造を示す断面図。 本発明の実施例１に係わる半導体装置の構造を示す平面レイアウト図。 本発明の実施例１に係わる半導体装置の製造方法におけるトレンチキャパシタ１１を形成する工程を示す断面図。 本発明の実施例１に係わる半導体装置の製造方法における素子分離領域１２を形成する工程１を示す断面図。 本発明の実施例１に係わる半導体装置の製造方法における素子分離領域１２を形成する工程２を示す断面図。 本発明の実施例１に係わる半導体装置の製造方法における素子分離領域１２を形成する工程３を示す断面図。 本発明の実施例１に係わる半導体装置の製造方法におけるトレンチ１３を形成する工程を示す断面図。 本発明の実施例１に係わる半導体装置の製造方法におけるゲート電極１８を形成する工程を示す断面図。 本発明の実施例２に係わる半導体装置の構造を示す断面図。

符号の説明

１１ トレンチキャパシタ
１２ 素子分離領域
１３ トレンチ（素子分離酸化膜中の溝）
１４ ＭＯＳトランジスタ
１５ａ、１５ｂ 拡散層
１６ チャネル領域
１７ ゲート酸化膜
１８ ゲート電極
１９ シリサイド
２０ シリコン窒化膜
２１ 多結晶シリコン

Claims (5)

1. 半導体基板表面に形成された素子分離用酸化膜によって分離されたＭＯＳトランジスタと、
   前記ＭＯＳトランジスタのゲート電極直下に形成され、前記ＭＯＳトランジスタのチャネル領域をゲート酸化膜を介して挟み込むように前記素子分離用酸化膜中に形成されたトレンチと、
   前記トレンチに埋め込まれた導電性材料よりなる埋め込み電極を有することを特徴とする半導体装置。
2. 前記埋め込み電極は、前記ゲート電極と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記埋め込み電極の幅は、前記ゲート電極の幅よりも小さいことを特徴とする請求項１に記載の半導体装置。
4. ＭＯＳトランジスタの活性領域を形成するために、半導体基板表面に素子分離用酸化膜を形成する工程と、
   後に形成される前記ＭＯＳトランジスタのゲート電極直下の前記素子分離用酸化膜を除去して前記ＭＯＳトランジスタのチャネル領域を挟み込むようにトレンチを形成する工程と、
   前記チャネル領域を覆うようにゲート酸化膜を形成する工程と、
   前記トレンチに埋め込むとともに前記半導体基板全面に導電性材料を堆積し、リソグラフィおよびエッチングによって前記導電性材料の一部を除去し、前記ゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
5. ＭＯＳトランジスタの活性領域を形成するために、半導体基板表面に素子分離用酸化膜を形成する工程と、
   後に形成される前記ＭＯＳトランジスタのゲート電極直下の前記素子分離用酸化膜を除去して前記ＭＯＳトランジスタのチャネル領域を挟み込むようにトレンチを形成する工程と、
   前記トレンチに埋め込み電極を形成するために、前記半導体基板全面に埋め込み電極用ゲート酸化膜および第１の導電性材料を堆積し、全面エッチバックによって前記トレンチ以外の前記第１の導電性材料を除去する工程と、
   前記チャネル領域表面にゲート酸化膜を形成する工程と、
   前記半導体基板全面に第２の導電性材料を堆積し、リソグラフィおよびエッチングによって前記第２の導電性材料の一部を除去し、前記ゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。

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