CN112018112A - 半导体单元结构及其形成方法 - Google Patents

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陈剑
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Abstract

一种半导体单元结构及其形成方法，半导体单元结构包括：位于基底上的第一栅极结构组，第一栅极结构组包括第一栅极结构，第一栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上；分别位于第一栅极结构两侧第一区中、以及分别位于第一栅极结构两侧第二区中的第一源区和第一漏区。所述半导体单元结构的性能提高。

Description

半导体单元结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体单元结构及其形成方法。
背景技术
半导体单元结构是电路设计中常用到的标准单元，具体的，将需要的半导体单元结构拼接在一起，形成所需的电路。
通常，半导体单元结构中同时具有PMOS晶体管和NMOS晶体管，PMOS晶体管位于P区域，NMOS晶体管位于N区域，PMOS晶体管和NMOS晶体管共用栅极结构，栅极结构延伸至P区域和N区域上，栅极结构的两端是被切断的。
然而，现有的半导体单元结构的性能还有待提高。
发明内容
本发明解决的问题是提供一种半导体单元结构及其形成方法，以提高半导体单元结构的性能。
为解决上述问题，本发明提供一种半导体单元结构的形成方法，包括：基底，所述基底包括第一区域和沿第一方向位于第一区域两侧的第三区，所述第一区域包括沿第一方向排列的第一区和第二区，第一区和第二区用于形成的晶体管类型和第三区用于形成的晶体管类型相反；位于基底上的第一栅极结构组，第一栅极结构组包括第一栅极结构，第一栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
可选的，还包括：分别位于第一栅极结构两侧第一区中、以及分别位于第一栅极结构两侧第二区中的第一源区和第一漏区；分别位于第一栅极结构两侧第三区中的第二源区和第二漏区。
可选的，所述半导体单元结构为反相器单元结构；所述半导体单元结构还包括：位于第一漏区上的第一插塞；位于第二漏区上的第二插塞；连接各第一插塞和各第二插塞的第一连接结构。
可选的，所述第一连接结构包括：位于第一区上的第一连接层，第一连接层连接各第一区的第一插塞的顶部表面；位于第二区上的第二连接层，第二连接层连接各第二区的第一插塞的顶部表面；位于第一区域在第一方向一侧第三区上的第三连接层，第三连接层连接第一区域在第一方向一侧的各第二插塞的顶部表面；位于第一区域在第一方向另一侧第三区上的第四连接层，第四连接层连接第一区域在第一方向另一侧的各第二插塞的顶部表面；第五连接层，第五连接层连接第一连接层、第二连接层、第三连接层和第四连接层。
可选的，还包括：分别位于所述第一栅极结构组两侧基底上的第二栅极结构；部分第二栅极结构沿第一方向延伸至相邻的第一区和第三区上，部分第二栅极结构沿第一方向延伸至相邻的第二区和第三区上，第一区上的第二栅极结构和第二区上的第二栅极结构断开；或者，第二栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
可选的，第一区和第二区用于形成PMOS晶体管，第三区用于形成NMOS晶体管。
可选的，第一区和第二区用于形成NMOS晶体管，第三区用于形成PMOS晶体管。
可选的，第一栅极结构的数量为一个。
可选的，第一栅极结构的数量为多个。
可选的，还包括：位于各第一栅极结构上的第一栅插塞，第一栅插塞位于相邻的第一区和第三区之间；位于各第一栅极结构上的第二栅插塞，第二栅插塞位于相邻的第二区和第三区之间。
可选的，所述半导体单元结构为反相器单元结构；所述半导体单元结构还包括：连接各第一栅插塞的第六连接层；连接各第二栅插塞的第七连接层。
可选的，还包括：分别位于第一源区上的第三插塞；分别位于第二源区上的第四插塞。
可选的，所述半导体单元结构为反相器单元结构；当第一区和第二区用于形成的晶体管类型为P型，第三区用于形成的晶体管类型为N型时，第三插塞电学连接电源线，第四插塞电学连接地线；当第一区和第二区用于形成的晶体管类型为N型，第三区用于形成的晶体管类型为P型时，第三插塞电学连接地线，第四插塞电学连接电源线。
本发明还提供一种形成上述任意一项半导体单元结构的方法，包括：提供基底，所述基底包括第一区域和沿第一方向位于第一区域两侧的第三区，所述第一区域包括沿第一方向排列的第一区和第二区，第一区和第二区用于形成的晶体管类型和第三区用于形成的晶体管类型相反；在基底上形成第一栅极结构组，第一栅极结构组包括第一栅极结构，第一栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
可选的，还包括：在第一栅极结构两侧第一区中、以及第一栅极结构两侧第二区中分别形成第一源区和第一漏区；在第一栅极结构两侧第三区中分别形成第二源区和第二漏区。
可选的，所述半导体单元结构为反相器单元结构；形成半导体单元结构的方法还包括：在第一漏区上形成第一插塞；在第二漏区上形成第二插塞；形成连接各第一插塞和各第二插塞的第一连接结构。
可选的，形成第一连接结构的方法包括：在第一区上形成第一连接层，第一连接层连接各第一区的第一插塞的顶部表面；在第二区上形成第二连接层，第二连接层连接各第二区的第一插塞的顶部表面；在第一区域在第一方向一侧第三区上形成第三连接层，第三连接层连接第一区域在第一方向一侧的各第二插塞的顶部表面；在第一区域在第一方向另一侧第三区上形成第四连接层，第四连接层连接第一区域在第一方向另一侧的各第二插塞的顶部表面；形成第五连接层，第五连接层连接第一连接层、第二连接层、第三连接层和第四连接层。
可选的，所述半导体单元结构为反相器单元结构；形成半导体单元结构的方法还包括：在各第一栅极结构上形成第一栅插塞和第二栅插塞，第一栅插塞位于相邻的第一区和第三区之间，第二栅插塞位于相邻的第二区和第三区之间；形成连接各第一栅插塞的第六连接层；形成连接各第二栅插塞的第七连接层。
可选的，还包括：在第一源区上分别形成第三插塞；在第二源区上分别形成第四插塞；所述半导体单元结构为反相器单元结构；当第一区和第二区用于形成的晶体管类型为P型，第三区用于形成的晶体管类型为N型时，第三插塞电学连接电源线，第四插塞电学连接地线；当第一区和第二区用于形成的晶体管类型为N型，第三区用于形成的晶体管类型为P型时，第三插塞电学连接地线，第四插塞电学连接电源线。
可选的，还包括：在第一栅极结构组两侧基底上分别形成第二栅极结构；部分第二栅极结构沿第一方向延伸至相邻的第一区和第三区上，部分第二栅极结构沿第一方向延伸至相邻的第二区和第三区上，第一区上的第二栅极结构和第二区上的第二栅极结构断开；或者，第二栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体单元结构中，第一区和第二区用于形成的晶体管类型和第三区用于形成的晶体管类型相反，第一区域在第一方向位于第三区之间，这样使得第一区域上的第一栅极结构无需被切断，有效的降低了对第一区域的第一栅极结构的栅应力，进而降低对第一栅极结构底部沟道区中的应力影响，避免第一区域的沟道中的载流子减少，因此提高了半导体单元结构的运行速度，提高了半导体单元结构的性能。
进一步，第一连接结构包括：第一连接层、第二连接层、第三连接层、第四连接层和第五连接层，第五连接层连接第一连接层、第二连接层、第三连接层和第四连接层。由于第一连接层、第二连接层、第三连接层、第四连接层在延伸方向上的长度较短，使得半导体单元结构的上升时间和下降时间都得到了降低，进一步提高了半导体单元结构的运行速度。
附图说明
图1是一种反相器单元结构的示意图；
图2至图5是本发明一实施例中半导体单元结构的示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体单元结构的性能较差。
一种反相器单元结构，请参考图1，包括：基底100，所述基底100包括第一方向X排布的第一区10和第二区20，第一区10用于形成NMOS晶体管，第二区20用于形成PMOS晶体管；位于基底100上的多个第一栅极结构120，第一栅极结构120沿第一方向X延伸至第一区10和第二区20上；分别位于第一栅极结构120两侧第一区10中的第一源区和第一漏区；分别位于第一栅极结构120两侧第二区20中的第二源区和第二漏区；位于第一漏区上的第一插塞131；位于第二漏区上的第二插塞132；连接各第一插塞131和各第二插塞132的第一连接结构，第一连接结构包括：连接各第一插塞131的第一连接层140；连接各第二插塞132的第二连接层150；连接第一连接层140和第二连接层150的第三连接层160；位于第一栅极结构120上的栅插塞(未图示)；连接各栅插塞的第四连接层(未图示)。
上述反相器单元结构中，由于第一栅极结构120在第一方向的两端是被切断的，因此会对第一栅极结构120形成栅应力，该栅应力传递至第一栅极结构120底部的沟道区，导致对第一栅极结构120底部的沟道区中产生不可预测的应力，如，减小第二区的沟道中的载流子，导致降低反相器单元结构的运行速度。
在此基础上，本发明提供一种半导体单元结构，包括：基底，所述基底包括第一区域和沿第一方向位于第一区域两侧的第三区，所述第一区域包括沿第一方向排列的第一区和第二区，第一区和第二区用于形成的晶体管类型和第三区用于形成的晶体管类型相反；位于基底上的第一栅极结构组，第一栅极结构组包括第一栅极结构，第一栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。所述半导体单元结构的性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图5是本发明一实施例中半导体单元结构的示意图。
本实施例中，以半导体单元结构为反相器单元结构为示例进行说明，在其他实施例中，半导体单元结构为包括CMOS单元器件。
参考图2，提供基底200，所述基底200包括第一区域A和沿第一方向X位于第一区域A两侧的第三区B，所述第一区域A包括沿第一方向X排列的第一区A1和第二区A2，第一区A1和第二区A2用于形成的晶体管类型和第三区B用于形成的晶体管类型相反。
在一个实施例中，所述基底200包括半导体衬底和位于半导体衬底上的鳍部，鳍部的延伸方向垂直于第一方向X且平行于半导体衬底的表面，半导体衬底的第一区A1、第二区A2和第三区B上均分别具有鳍部。
在另一个实施例中，所述基底为平面式的半导体衬底。
所述半导体衬底的材料包括单晶硅、单晶锗或单晶锗化硅。
本实施例中，第一区A1和第二区A2用于形成PMOS晶体管，第三区B用于形成NMOS晶体管。
在其他实施例中，第一区A1和第二区A2用于形成NMOS晶体管，第三区B用于形成PMOS晶体管。
图2中阴影线标示的区域为有源区。
参考图3，在基底200上形成第一栅极结构组，第一栅极结构组包括第一栅极结构210，第一栅极结构210沿第一方向X延伸至第一区A1、第二区A2、以及第一区域A两侧的第三区B上；在第一栅极结构210两侧第一区A1中、以及第一栅极结构210两侧第二区A2中分别形成第一源区和第一漏区；在第一栅极结构210两侧第三区B中分别形成第二源区和第二漏区。
所述第一栅极结构210包括第一栅介质层和位于第一栅介质层上的第一栅电极层。在一个实施例中，第一栅介质层的材料为氧化硅，第一栅电极层的材料为多晶硅。在另一个实施例中，第一栅介质层的材料为高K(K大于3.9)介质材料，第一栅电极层的材料为金属。
第一栅极结构210的数量为一个或者多个。本实施例中，以第一栅极结构210的数量为多个进行说明。
本实施例中，还包括：在第一栅极结构组两侧的基底200上分别形成第二栅极结构220，部分第二栅极结构220沿第一方向X延伸至相邻的第一区A1和第三区B上，部分第二栅极结构220沿第一方向X延伸至相邻的第二区A2和第三区B上，第一区A1上的第二栅极结构220和第二区A2上的第二栅极结构220断开；或者，第二栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
第二栅极结构220包括第二栅介质层和位于第二栅介质层上的第二栅电极层。在一个实施例中，第二栅介质层的材料为氧化硅，第二栅电极层的材料为多晶硅。在另一个实施例中，第二栅介质层的材料为高K(K大于3.9)介质材料，第二栅电极层的材料为金属。
第二栅极结构220的作用包括：第二栅极结构220并不进行电学连接，第二栅极结构位于第一栅极结构组的两侧，这样相邻当半导体单元结构拼接在一起时第二栅极结构隔离相邻的半导体单元结构中的第一栅极结构，避免相邻的半导体单元结构中的第一栅极结构短路。
在一个实施例中，基底包括半导体衬底和鳍部，相应的，第一栅极结构210横跨第一区A1、第二区A2和第三区B的鳍部，部分第二栅极结构220横跨相邻的第一区A1和第三区B上的鳍部，部分第二栅极结构220横跨相邻第二区A2和第三区B上的鳍部。
本实施例中，还包括：在基底200上形成第一介质层，所述第一介质层覆盖第一栅极结构210的侧壁和第二栅极结构220的侧壁且暴露出第一栅极结构210和第二栅极结构220的顶部表面。
需要说明的是，在其他实施例中，在基底上形成第一伪栅极结构组，第一伪栅极结构组包括第一伪栅极结构，第一伪栅极结构沿第一方向X延伸至第一区、第二区以及第一区域两侧的第三区上；在第一伪栅极结构组两侧的基底上分别形成第二伪栅极结构，部分第二伪栅极结构沿第一方向X延伸至相邻的第一区和第三区上，部分第二伪栅极结构沿第一方向延伸至相邻的第二区和第三区上，第一区上的第二伪栅极结构和第二区上的第二伪栅极结构断开，或者，第二伪栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上；在第一伪栅极结构两侧的第一区中、以及第一伪栅极结构两侧的第二区中分别形成第一源区和第一漏区；在第一伪栅极结构两侧的第三区中分别形成第二源区和第二漏区；之后，在基底上形成第一介质层，第一介质层覆盖第一伪栅极结构的侧壁和第二伪栅极结构的侧壁且暴露出第一伪栅极结构和第二伪栅极结构的顶部表面；之后，去除第一伪栅极结构，形成第一栅开口，去除第二伪栅极结构，形成第二栅开口；在第一栅开口中形成第一栅极结构，在第二栅开口中形成第二栅极结构，第一栅极结构和第二栅极结构均为金属栅极结构。
参考图4，在第一漏区上形成第一插塞240；在第二漏区上形成第二插塞230；在各第一栅极结构210上形成第一栅插塞261和第二栅插塞262，第一栅插塞261位于相邻的第一区A1和第三区B之间，第二栅插塞262位于相邻的第二区A2和第三区B之间。
具体的，在第一介质层、第一栅极结构210和第二栅极结构220上形成第二介质层；第一漏区上形成贯穿第一介质层和第二介质层的第一插塞240；在第二漏区上形成贯穿第一介质层和第二介质层的第二插塞230；第一栅插塞261贯穿第一栅极结构210上的第二介质层，第二栅插塞贯穿第一栅极结构210上的第二介质层。
所述形成半导体单元结构的方法还包括：在第一源区上分别形成第三插塞；在第二源区上分别形成第四插塞。
所述半导体单元结构为反相器单元结构。当第一区和第二区用于形成的晶体管类型为P型，第三区用于形成的晶体管类型为N型时，第三插塞电学连接电源线，第四插塞电学连接地线；当第一区和第二区用于形成的晶体管类型为N型，第三区用于形成的晶体管类型为P型时，第三插塞电学连接地线，第四插塞电学连接电源线。
参考图5，形成连接各第一插塞240和各第二插塞230的第一连接结构。
形成第一连接结构的方法包括：在第一区A1上形成第一连接层251，第一连接层251连接各第一区A1的第一插塞240的顶部表面；在第二区A2上形成第二连接层252，第二连接层252连接各第二区A2的第一插塞240的顶部表面；在第一区域A在第一方向X一侧第三区B上形成第三连接层253，第三连接层253连接第一区域A在第一方向X一侧的各第二插塞230的顶部表面；在第一区域A在第一方向X另一侧第三区B上形成第四连接层254，第四连接层254连接第一区域A在第一方向X另一侧的各第二插塞230的顶部表面；形成第五连接层255，第五连接层255连接第一连接层255、第二连接层252、第三连接层253和第四连接层254。
第一连接层251、第二连接层252、第三连接层253、第四连接层254和第五连接层255的材料为导电材料，如金属。
所述半导体单元结构为反相器单元结构。所述形成半导体单元结构的方法还包括：形成连接各第一栅插塞261的第六连接层271；形成连接各第二栅插塞262的第七连接层272。
第六连接层271和第七连接层272的材料为导电材料，如金属。
相应的，本发明提供一种半导体单元结构，请参考图5，包括：
基底200，所述基底200包括第一区域A和沿第一方向X位于第一区域A两侧的第三区B，所述第一区域A包括沿第一方向X排列的第一区A1和第二区A2，第一区A1和第二区A2用于形成的晶体管类型和第三区B用于形成的晶体管类型相反；
位于基底200上的第一栅极结构组，第一栅极结构组包括第一栅极结构210，第一栅极结构210沿第一方向X延伸至第一区A1、第二区A2、以及第一区域A两侧的第三区B上。
所述半导体单元结构还包括：分别位于第一栅极结构210两侧第一区A1中、以及分别位于第一栅极结构210两侧第二区A2中的第一源区和第一漏区；分别位于第一栅极结构210两侧第三区B中的第二源区和第二漏区；位于第一漏区上的第一插塞240；位于第二漏区上的第二插塞230。
所述半导体单元结构为反相器单元结构。所述半导体单元结构还包括：连接各第一插塞240和各第二插塞230的第一连接结构。
所述半导体单元结构还包括：分别位于所述第一栅极结构组两侧基底200上的第二栅极结构220，部分第二栅极结构220沿第一方向X延伸至相邻的第一区A1和第三区B上，部分第二栅极结构220沿第一方向X延伸至相邻的第二区A2和第三区B上，第一区A1上的第二栅极结构220和第二区A2上的第二栅极结构220断开；或者，第二栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
本实施例中，第一区A1和第二区A2用于形成PMOS晶体管，第三区B用于形成NMOS晶体管。
在其他实施例中，第一区A1和第二区A2用于形成NMOS晶体管，第三区B用于形成PMOS晶体管。
本实施例中，所述第一连接结构包括：位于第一区A1上的第一连接层251，第一连接层251连接各第一区A1的第一插塞240的顶部表面；位于第二区A2上的第二连接层252，第二连接层252连接各第二区A2的第一插塞240的顶部表面；位于第一区域A在第一方向X一侧第三区B上的第三连接层253，第三连接层253连接第一区域A在第一方向X一侧的各第二插塞230的顶部表面；位于第一区域A在第一方向X另一侧第三区B上的第四连接层254，第四连接层254连接第一区域A在第一方向X另一侧的各第二插塞230的顶部表面；第五连接层255，第五连接层255连接第一连接层251、第二连接层252、第三连接层253和第四连接层254。
第一连接层251、第二连接层252、第三连接层253和第四连接层254的延伸方向均垂直于第一方向X。第五连接层255的延伸方向平行于第一方向X。
第一栅极结构210的数量为一个或多个。
本实施例中，以第一栅极结构210的数量为多个作为示例进行说明。
所述半导体单元结构还包括：位于各第一栅极结构210上的第一栅插塞261，第一栅插塞261位于相邻的第一区A1和第三区B之间；位于各第一栅极结构210上的第二栅插塞262，第二栅插塞262位于相邻的第二区A2和第三区B之间；连接各第一栅插塞261的第六连接层271；连接各第二栅插塞262的第七连接层272。
所述半导体单元结构还包括：分别位于第一源区上的第三插塞(未图示)；分别位于第二源区上的第四插塞(未图示)。
所述半导体单元结构为反相器单元结构。当第一区和第二区用于形成的晶体管类型为P型，第三区用于形成的晶体管类型为N型时，第三插塞电学连接电源线，第四插塞电学连接地线。当第一区和第二区用于形成的晶体管类型为N型，第三区用于形成的晶体管类型为P型时，第三插塞电学连接地线，第四插塞电学连接电源线。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体单元结构，其特征在于，包括：
基底，所述基底包括第一区域和沿第一方向位于第一区域两侧的第三区，所述第一区域包括沿第一方向排列的第一区和第二区，第一区和第二区用于形成的晶体管类型和第三区用于形成的晶体管类型相反；
位于基底上的第一栅极结构组，第一栅极结构组包括第一栅极结构，第一栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
2.根据权利要求1所述的半导体单元结构，其特征在于，还包括：分别位于第一栅极结构两侧第一区中、以及分别位于第一栅极结构两侧第二区中的第一源区和第一漏区；分别位于第一栅极结构两侧第三区中的第二源区和第二漏区。
3.根据权利要求2所述的半导体单元结构，其特征在于，所述半导体单元结构为反相器单元结构；所述半导体单元结构还包括：位于第一漏区上的第一插塞；位于第二漏区上的第二插塞；连接各第一插塞和各第二插塞的第一连接结构。
4.根据权利要求3所述的半导体单元结构，其特征在于，所述第一连接结构包括：位于第一区上的第一连接层，第一连接层连接各第一区的第一插塞的顶部表面；位于第二区上的第二连接层，第二连接层连接各第二区的第一插塞的顶部表面；位于第一区域在第一方向一侧第三区上的第三连接层，第三连接层连接第一区域在第一方向一侧的各第二插塞的顶部表面；位于第一区域在第一方向另一侧第三区上的第四连接层，第四连接层连接第一区域在第一方向另一侧的各第二插塞的顶部表面；第五连接层，第五连接层连接第一连接层、第二连接层、第三连接层和第四连接层。
5.根据权利要求1所述的半导体单元结构，其特征在于，还包括：分别位于所述第一栅极结构组两侧基底上的第二栅极结构；部分第二栅极结构沿第一方向延伸至相邻的第一区和第三区上，部分第二栅极结构沿第一方向延伸至相邻的第二区和第三区上，第一区上的第二栅极结构和第二区上的第二栅极结构断开；或者，第二栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
6.根据权利要求1所述的半导体单元结构，其特征在于，第一区和第二区用于形成PMOS晶体管，第三区用于形成NMOS晶体管。
7.根据权利要求1所述的半导体单元结构，其特征在于，第一区和第二区用于形成NMOS晶体管，第三区用于形成PMOS晶体管。
8.根据权利要求1所述的半导体单元结构，其特征在于，第一栅极结构的数量为一个。
9.根据权利要求1所述的半导体单元结构，其特征在于，第一栅极结构的数量为多个。
10.根据权利要求1所述的半导体单元结构，其特征在于，还包括：位于各第一栅极结构上的第一栅插塞，第一栅插塞位于相邻的第一区和第三区之间；位于各第一栅极结构上的第二栅插塞，第二栅插塞位于相邻的第二区和第三区之间。
11.根据权利要求10所述的半导体单元结构，其特征在于，所述半导体单元结构为反相器单元结构；所述半导体单元结构还包括：连接各第一栅插塞的第六连接层；连接各第二栅插塞的第七连接层。
12.根据权利要求1所述的半导体单元结构，其特征在于，还包括：分别位于第一源区上的第三插塞；分别位于第二源区上的第四插塞。
13.根据权利要求12所述的半导体单元结构，其特征在于，所述半导体单元结构为反相器单元结构；当第一区和第二区用于形成的晶体管类型为P型，第三区用于形成的晶体管类型为N型时，第三插塞电学连接电源线，第四插塞电学连接地线；当第一区和第二区用于形成的晶体管类型为N型，第三区用于形成的晶体管类型为P型时，第三插塞电学连接地线，第四插塞电学连接电源线。
14.一种形成权利要求1至13任意一项半导体单元结构的方法，其特征在于，包括：
提供基底，所述基底包括第一区域和沿第一方向位于第一区域两侧的第三区，所述第一区域包括沿第一方向排列的第一区和第二区，第一区和第二区用于形成的晶体管类型和第三区用于形成的晶体管类型相反；
在基底上形成第一栅极结构组，第一栅极结构组包括第一栅极结构，第一栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
15.根据权利要求14所述的形成半导体单元结构的方法，其特征在于，还包括：在第一栅极结构两侧第一区中、以及第一栅极结构两侧第二区中分别形成第一源区和第一漏区；在第一栅极结构两侧第三区中分别形成第二源区和第二漏区。
16.根据权利要求15所述的形成半导体单元结构的方法，其特征在于，所述半导体单元结构为反相器单元结构；形成半导体单元结构的方法还包括：在第一漏区上形成第一插塞；在第二漏区上形成第二插塞；形成连接各第一插塞和各第二插塞的第一连接结构。
17.根据权利要求16所述的形成半导体单元结构的方法，其特征在于，形成第一连接结构的方法包括：在第一区上形成第一连接层，第一连接层连接各第一区的第一插塞的顶部表面；在第二区上形成第二连接层，第二连接层连接各第二区的第一插塞的顶部表面；在第一区域在第一方向一侧第三区上形成第三连接层，第三连接层连接第一区域在第一方向一侧的各第二插塞的顶部表面；在第一区域在第一方向另一侧第三区上形成第四连接层，第四连接层连接第一区域在第一方向另一侧的各第二插塞的顶部表面；形成第五连接层，第五连接层连接第一连接层、第二连接层、第三连接层和第四连接层。
18.根据权利要求14所述的形成半导体单元结构的方法，其特征在于，所述半导体单元结构为反相器单元结构；形成半导体单元结构的方法还包括：在各第一栅极结构上形成第一栅插塞和第二栅插塞，第一栅插塞位于相邻的第一区和第三区之间，第二栅插塞位于相邻的第二区和第三区之间；形成连接各第一栅插塞的第六连接层；形成连接各第二栅插塞的第七连接层。
19.根据权利要求14所述的形成半导体单元结构的方法，其特征在于，还包括：
在第一源区上分别形成第三插塞；在第二源区上分别形成第四插塞；
所述半导体单元结构为反相器单元结构；当第一区和第二区用于形成的晶体管类型为P型，第三区用于形成的晶体管类型为N型时，第三插塞电学连接电源线，第四插塞电学连接地线；当第一区和第二区用于形成的晶体管类型为N型，第三区用于形成的晶体管类型为P型时，第三插塞电学连接地线，第四插塞电学连接电源线。
20.根据权利要求14所述的形成半导体单元结构的方法，其特征在于，还包括：在第一栅极结构组两侧基底上分别形成第二栅极结构；部分第二栅极结构沿第一方向延伸至相邻的第一区和第三区上，部分第二栅极结构沿第一方向延伸至相邻的第二区和第三区上，第一区上的第二栅极结构和第二区上的第二栅极结构断开；或者，第二栅极结构沿第一方向延伸至第一区、第二区、以及第一区域两侧的第三区上。
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SE01 Entry into force of request for substantive examination
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