CN114171513A - 静电放电保护结构及其形成方法 - Google Patents

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Abstract

一种静电放电保护结构及其形成方法，包括：衬底，衬底包括第一区和若干第二区；位于第一区内的第一阱区，第一阱区内具有第一掺杂离子；位于第二区内的第二阱区，第二阱区内具有第二掺杂离子；位于第一区上的若干第一栅极结构；位于第二区上的第二栅极结构；位于相邻第一栅结构之间衬底内的第一掺杂层；分别位于第二栅极结构两侧衬底内的第二掺杂层和第三掺杂层。由于第二掺杂离子与第一掺杂离子的电学类型不同，使得第一阱区和第二阱区的交界处形成一个反偏结。由于第一栅极结构与反偏结通过第一阱区串接，使得第一栅极结构和反偏结形成的支路的电阻值增大，因此降低第一栅极结构被击穿的风险，以此提升最终形成的半导体结构的性能。

Description

静电放电保护结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护结构及其形成方法。
背景技术
集成电路容易受到静电的破坏，一般在电路的输入输出端或电源保护装置会设计保护电路，以防止内部电路因受到静电而受损坏。
在现有的集成电路设计中，常采用静电放电(ESD，Electrostatic Discharge)保护结构以减少静电破坏。现有的静电放电保护结构主要包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。
其中，GGNMOS是一种广泛应用的静电放电保护结构。其作用机理为：由于MOS管上的功耗为通过的电流与压降的乘积，在一定ESD静电电流下，如果能降低MOS管上的压降，进而降低MOS管结温，达到保护MOS管的目的。GGNMOS作为ESD器件正向依靠寄生NPN BJT泄放ESD电流，NPN由漏极的N+有源区、P型衬底以及源极的N+有源区构成；反向泄放ESD电流的通路由PN二极管和栅源相接的NMOS二极管组成，PN二极管由P型衬底以及N+有源区构成。在全芯片的ESD网络中，当ESD时间来临时，GGNMOS正向和反向都有可能导通，这由潜在的ESD路径决定，ESD电流总会流向低阻路径。所以，在设计时需考虑GGNMOS的正向和反向ESD性能以保证集成电路的可靠性。GGNMOS作为BJT是一种击穿性(breakdown device)的工作机理，依靠漏极与衬底之间的雪崩击穿触发后形成低阻通路泄放ESD电流。
然而，现有技术形成的静电放电保护结构的性能有待提高。
发明内容
本发明解决的技术问题是提供一种静电放电保护结构及其形成方法，能有有效的提升静电放电保护结构的性能。
为解决上述问题，本发明提供一种静电放电保护结构，包括：衬底，所述衬底包括沿第一方向排布的第一区和若干第二区，所述第一区位于相邻的所述第二区之间；位于所述第一区内的第一阱区，所述第一阱区内具有第一掺杂离子；位于所述第二区内的第二阱区，所述第二阱区内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型不同；位于所述第一区上的若干第一栅极结构；位于所述第二区上的第二栅极结构；位于相邻所述第一栅结构之间衬底内的第一掺杂层，所述第一掺杂层内具有所述第一掺杂离子，所述第一掺杂层还位于所述第一阱区内；分别位于所述第二栅极结构两侧衬底内的第二掺杂层和第三掺杂层，所述第二掺杂层和所述第三掺杂层内具有所述第一掺杂离子，所述第二掺杂层和所述第三掺杂层分别位于所述第二阱区内，且所述第二掺杂层还与所述第一阱区接触。
可选的，所述第一掺杂离子包括N型离子；所述第一掺杂离子包括：磷或砷。
可选的，所述第二掺杂离子包括P型离子；所述第二掺杂离子包括：硼或铟。
可选的，所述衬底包括：基底以及位于所述基底上的鳍部，所述鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述鳍部内。
可选的，还包括：位于所述鳍部内的隔离结构。
可选的，所述衬底包括：基底以及位于所述基底上的第一鳍部和第二鳍部，所述第一鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述第一鳍部内，所述第二鳍部内具有所述第二阱区。
可选的，还包括：位于所述第一鳍部和所述第二鳍部之间的隔离结构。
可选的，还包括：位于所述第二阱区内形成重掺杂区，所述隔离结构位于重掺杂区和所述第三掺杂层之间，所述重掺杂区内具有第三掺杂离子，所述第三掺杂离子与所述第二掺杂离子的电学类型相同，且所述重掺杂区内的所述第三掺杂离子的浓度大于所述第二阱区内所述第二掺杂离子的浓度。
可选的，所述第一掺杂层连接静电输出端；所述第三掺杂层、第二栅极结构以及重掺杂区连接静电输入端。
可选的，还包括：位于所述第一区中间位置的所述第一掺杂层上的第一导电插塞，所述第一导电插塞连接所述静电输出端；分别位于所述第三掺杂层、第二栅极结构以及重掺杂区上的第二导电插塞，所述第二导电插塞连接所述静电输入端。
可选的，所述第一栅极结构包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层。
相应的，本发明还提供了一种静电放电保护结构的形成方法，包括：提供衬底，所述衬底包括沿第一方向排布的第一区和若干第二区，所述第一区位于相邻的所述第二区之间；在所述第一区内形成第一阱区，所述第一阱区内具有第一掺杂离子；在所述第二区内形成第二阱区，所述第二阱区内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的电学类型不同；在所述第一区上形成若干第一栅极结构；在所述第二区上形成第二栅极结构；在相邻所述第一栅结构之间衬底内形成第一掺杂层，所述第一掺杂层内具有所述第一掺杂离子，所述第一掺杂层还位于所述第一阱区内；分别在所述第二栅极结构两侧的衬底内形成第二掺杂层和第三掺杂层，所述第二掺杂层和所述第三掺杂层内具有所述第一掺杂离子，所述第二掺杂层和所述第三掺杂层分别位于所述第二阱区内，且所述第二掺杂层还与所述第一阱区接触。
可选的，所述第一阱区和所述第二阱区的形成方法包括：在所述衬底上形成第一图形化层，所述第一图形化层暴露出所述第一区的顶部表面；以所述第一图形化层为掩膜，对所述第一区进行第一掺杂离子的注入处理，在所述第一区内形成所述第一阱区；在形成所述第一阱区之后，去除所述第一图形化层；在所述衬底上形成第二图形化层，所述第二图形化层暴露出所述第二区的顶部表面；以所述第二图形化层为掩膜，对所述第二区进行第二掺杂离子的注入处理，在所述第二区内形成所述第二阱区。
可选的，所述第一掺杂离子包括N型离子；所述第一掺杂离子包括：磷或砷。
可选的，所述第二掺杂离子包括P型离子；所述第二掺杂离子包括：硼或铟。
可选的，所述衬底包括：基底以及位于所述基底上的鳍部，所述鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述鳍部内。
可选的，还包括：形成隔离结构，所述隔离结构位于所述鳍部内。
可选的，所述衬底包括：基底以及位于所述基底上的第一鳍部和第二鳍部，所述第一鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述第一鳍部内，所述第二鳍部内具有所述第二阱区。
可选的，还包括：形成隔离结构，所述隔离结构位于所述第一鳍部和所述第二鳍部之间。
可选的，所述鳍部和隔离结构的形成方法包括：提供初始衬底；在所述初始衬底上形成第三图形化层，所述第三图形化层暴露出部分所述初始衬底的顶部表面；以所述第三图形化层为掩膜刻蚀所述初始衬底，形成基底以及位于所述基底上的鳍部；刻蚀部分所述鳍部，在所述鳍部内形成隔离开口；在所述隔离开口内形成所述隔离结构。
可选的，所述第一鳍部、第二鳍部和隔离结构的形成方法包括：提供初始衬底；在所述初始衬底上形成第三图形化层，所述第三图形化层暴露出部分所述初始衬底的顶部表面；以所述第三图形化层为掩膜刻蚀所述初始衬底，形成基底以及位于所述基底上的第一鳍部和第二鳍部，所述第一鳍部和所述第二鳍部之间具有隔离开口；在所述隔离开口内形成所述隔离结构。
可选的，在形成所述隔离结构之后，还包括：在所述第二阱区内形成重掺杂区，所述隔离结构位于重掺杂区和所述第三掺杂层之间，所述重掺杂区内具有第三掺杂离子，所述第三掺杂离子与所述第二掺杂离子的电学类型相同，且所述重掺杂区内的所述第三掺杂离子的浓度大于所述第二阱区内所述第二掺杂离子的浓度。
可选的，在形成所述重掺杂区之后，还包括：将所述第一掺杂层连接静电输出端；将所述第三掺杂层、第二栅极结构以及重掺杂区连接静电输入端。
可选的，将所述第一掺杂层连接静电输出端的方法包括：在位于所述第一区中间位置的所述第一掺杂层上形成第一导电插塞，所述第一导电插塞连接所述静电输出端。
可选的，将所述第三掺杂层、第二栅极结构以及重掺杂区连接静电输入端的方法包括：在所述第三掺杂层、第二栅极结构以及重掺杂区上分别形成第二导电插塞，所述第二导电插塞连接所述静电输入端。
可选的，所述第一栅极结构包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的结构中，通过位于所述第一区内的第一阱区，所述第一阱区内具有第一掺杂离子；位于所述第二区内的第二阱区，所述第二阱区内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的电学类型不同，使得所述第一阱区和所述第二阱区的交界处形成一个反偏结。由于所述第一栅极结构与所述反偏结通过所述第一阱区串接，使得所述第一栅极结构和所述反偏结形成的支路的电阻值增大，在静电释放的过程中，由所述第一栅极结构和所述反偏结构成的支路相当于断路状态，因此降低所述第一栅极结构被击穿的风险，以此提升最终形成的半导体结构的性能。
另外，所述第一区上具有若干所述第一栅极结构，后续在相邻的所述第一栅极结构之间形成第一导电插塞，使得所述第一导电插塞与所述第二栅极结构之间的间距增大，同时也改变了所述第一导电插塞的电流路径，防止所述第二栅极结构被放电击穿，提高了器件的保护能力。同时不需要将所述第一掺杂层沿平行所述衬底顶部表面方向的尺寸额外增大，有效降低了工艺制程的难度。
本发明的技术方案的形成方法中，通过在所述第一区内形成第一阱区，所述第一阱区内具有第一掺杂离子；在所述第二区内形成第二阱区，所述第二阱区内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的电学类型不同，使得所述第一阱区和所述第二阱区的交界处形成一个反偏结。由于所述第一栅极结构与所述反偏结通过所述第一阱区串接，使得所述第一栅极结构和所述反偏结形成的支路的电阻值增大，在静电释放的过程中，由所述第一栅极结构和所述反偏结构成的支路相当于断路状态，因此降低所述第一栅极结构被击穿的风险，以此提升最终形成的半导体结构的性能。
另外，在所述第一区上形成若干所述第一栅极结构，后续在相邻的所述第一栅极结构之间的第一掺杂层上形成第一导电插塞，使得所述第一导电插塞与所述第二栅极结构之间的间距增大，同时也改变了所述第一导电插塞的电流路径，防止所述第二栅极结构被放电击穿，提高了器件的保护能力。同时不需要将所述第一掺杂层沿平行所述衬底顶部表面方向的尺寸额外增大，有效降低了工艺制程的难度。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3至图14是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的静电放电保护结构的性能有待提高。以下将结合附图进行具体说明。
请参考图1，提供衬底100；在所述衬底100内形成第一阱区101，所述第一阱区101内具有第一掺杂离子；在所述衬底100上形成第一栅极结构102和若干第二栅极结构103，所述第一栅极结构102位于相邻的所述第二栅极结构103之间；在所述第二栅极结构103两侧的衬底100内分别形成第一外延掺杂层104和第二外延掺杂层105，所述第一外延掺杂层104和所述第二外延掺杂层105内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子不同，所述第一外延掺杂层104还位于所述第一栅极结构103的两侧。
请参考图2，在所述第一阱区101内形成掺杂区106，所述掺杂区106内具有所述第一掺杂离子，所述掺杂区106内的所述第一掺杂离子的浓度大于所述第一阱区101内所述第一掺杂离子的浓度；在所述第一外延掺杂层104上分别形成第一导电插塞107，所述第一导电插塞107之间电连接；在所述掺杂区106、第二栅极结构103和第二外延掺杂层105上形成第二导电插塞108，所述第二导电插塞108之间电连接。
在本实施例中，所述第一导电插塞107需要设置在远离所述第二栅极结构103的位置，以提升器件的保护能力，然而，当所述第一导电插塞107与所述第二栅极结构103之间的间隔尺寸D1较大时，所述第一导电插塞107与所述第一栅极结构102之间的间隔尺寸D2就较小，此时，所述第一栅极结构102容易受到击穿损伤，成为器件的薄弱点，使得最终形成的半导体结构的整体静电耐受能力降低。
在本实施例中，所述第一外延掺杂层104沿所述平行所述衬底100顶部表面方向上具有第一尺寸L1，所述第二外延掺杂层105沿所述平行所述衬底100顶部表面方向上具有第二尺寸L2。为了使所述第一导电插塞107与所述第二栅极结构103之间的距离进一步增大，通常第一尺寸L1大于第二尺寸L2，然而，在全局制程的工艺条件，需要形成不同尺寸的第一外延掺杂层104和第二外延掺杂层105，会使得工艺制程变得复杂且困难。
在此基础上，本发明提供一种静电放电保护结构及其形成方法，在所述第一阱区和所述第二阱区的交界处形成一个反偏结。所述第一栅极结构与所述反偏结串接，使得所述第一栅极结构和所述反偏结形成的支路的电阻值增大，降低所述第一栅极结构被击穿的风险。另外，在所述第一区上形成若干所述第一栅极结构，后续在相邻的所述第一栅极结构之间的第一掺杂层上形成第一导电插塞，使得所述第一导电插塞与所述第二栅极结构之间的间距增大，同时也改变了所述第一导电插塞的电流路径，防止所述第二栅极结构被放电击穿。同时不需要将所述第一掺杂层沿平行所述衬底顶部表面方向的尺寸额外增大，有效降低了工艺制程的难度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图3至图14是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图3，提供衬底，所述衬底包括沿第一方向X排布的第一区I和若干第二区II，所述第一区I位于相邻的所述第二区II之间。
在本实施例中，所述衬底的材料为单晶硅；在其他实施例中，所述衬底的材料还可以为单晶锗、硅锗、碳化硅，也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)；或者衬底还可以为其它的材料，如砷化镓等三-五族化合物。
在本实施例中，所述衬底包括：基底200以及位于所述基底200上的第一鳍部201和第二鳍部202；在其他实施例中，所述衬底还可以包括：基底以及位于所述基底上的鳍部。
在本实施例中，所述第一鳍部201和所述第二鳍部202的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成第三图形化层(未图示)，所述第三图形化层暴露出部分所述初始衬底的顶部表面；以所述第三图形化层为掩膜刻蚀所述初始衬底，形成基底200以及位于所述基底200上的第一鳍部201和第二鳍部202。
在其他实施例中，提供初始衬底；在所述初始衬底上形成第三图形化层，所述第三图形化层暴露出部分所述初始衬底的顶部表面；以所述第三图形化层为掩膜刻蚀所述初始衬底，形成基底以及位于所述基底上的鳍部。
请参考图4，在形成所述第一鳍部201和所述第二鳍部202之后，在所述第一鳍部201和所述第二鳍部202之间形成隔离结构203。
在本实施例中，所述隔离结构203的材料采用氧化硅；在其他实施例中，所述隔离结构的材料还可以采用氮氧化硅。
在其他实施例中，所述隔离结构的形成方法还可以包括：刻蚀部分所述鳍部，在所述鳍部内形成隔离开口；在所述隔离开口内形成所述隔离结构。
请参考图5，在形成所述隔离结构203之后，在所述第一区I内形成第一阱区204，所述第一阱区204内具有第一掺杂离子。
在本实施例中，所述第一阱区204的形成方法包括：在所述衬底上形成第一图形化层(未图示)，所述第一图形化层暴露出所述第一区I的顶部表面；以所述第一图形化层为掩膜，对所述第一区I进行第一掺杂离子的注入处理，在所述第一区I内形成所述第一阱区204。
所述第一掺杂离子包括N型离子；所述第一掺杂离子包括：磷或砷。在本实施例中，所述第一掺杂离子为磷。
在本实施例中，在形成所述第一阱区204之后，去除所述第一图形化层。
在本实施例中，所述第一鳍部201内具有所述第一阱区204。
在其他实施例中，所述鳍部内具有所述第一阱区。
请参考图6，在所述第二区II内形成第二阱区205，所述第二阱区205内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的电学类型不同。
在本实施例中，所述第二阱区205的形成方法包括：在所述衬底上形成第二图形化层(未图示)，所述第二图形化层暴露出所述第二区II的顶部表面；以所述第二图形化层为掩膜，对所述第二区II进行第二掺杂离子的注入处理，在所述第二区II内形成所述第二阱区205。
在本实施例中，在形成所述第二阱区205之后，去除所述第二图形化层。
所述第二掺杂离子包括P型离子；所述第二掺杂离子包括：硼或铟。在本实施例中，所述第二掺杂离子为硼。
在其他实施例中，还可以先形成所述第二阱区，在形成所述第二阱区之后，形成所述第一阱区。
在本实施例中，所述第一鳍部201和所述第二鳍部202内分别具有所述第二阱区205。
在其他实施例中，所述鳍部内具有所述第二阱区。
请参考图7，在形成所述第一阱区204和所述第二阱区205之后，在所述衬底上形成隔离层218，所述隔离层218覆盖部分所述第一鳍部201和所述第二鳍部202，且所述隔离层218的顶部表面低于所述第一鳍部201和所述第二鳍部202的顶部表面。
在本实施例中，所述隔离层218的形成方法包括：在所述衬底上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述隔离层218，所述隔离层218顶部表面低于所述第一鳍部201和所述第二鳍部202顶部表面。
所述隔离层218的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层218的材料采用氧化硅。
在形成隔离层218之后，还包括：在所述第一区I上形成若干第一栅极结构；在所述第二区II上形成第二栅极结构；在相邻所述第一栅结构之间衬底内形成第一掺杂层，所述第一掺杂层内具有所述第一掺杂离子，所述第一掺杂层还位于所述第一阱区内；分别在所述第二栅极结构两侧的衬底内形成第二掺杂层和第三掺杂层，所述第二掺杂层和所述第三掺杂层内具有所述第一掺杂离子，所述第二掺杂层和所述第三掺杂层分别位于所述第二阱区内，且所述第二掺杂层还与所述第一阱区接触。具体形成过程请参考图8至图12。
请参考图8，在所述第一区I上形成若干第一伪栅结构206；在所述第二区II上形成第二伪栅结构207。
在本实施例中，所述第一伪栅结构206的形成方法包括：在所述隔离层218和所述第一阱区204上形成第一伪栅介质层；在所述第一伪栅介质层上形成第一伪栅层；在所述第一伪栅介质层和所述第一伪栅层的侧壁形成第一侧墙(未标示)。
在本实施例中，所述第一伪栅介质层的材料采用氧化硅；在其他实施例中，所述第一伪栅介质层材料还可以采用氮氧化硅。
在本实施例中，所述第一伪栅层的材料采用硅。
在本实施例中，所述第二伪栅结构207的形成方法包括：在所述隔离层218和所述第二阱区205上形成第二伪栅介质层；在所述第二伪栅介质层上形成第二伪栅层；在所述第二伪栅介质层和所述第二伪栅层的侧壁形成第二侧墙(未标示)。
在本实施例中，所述第二伪栅介质层和所述第一伪栅介质层的材料相同，且所述第二伪栅层和所述第一伪栅层的材料也相同。
在本实施例中，所述第一伪栅结构206和所述第二伪栅结构207同时形成，能够有效提升生产效率。
请参考图9，在所述衬底内形成第一掺杂层208、第二掺杂层209和第三掺杂层219，所述第一掺杂层208、第二掺杂层209和第三掺杂层219内分别具有第一掺杂离子，所述第一掺杂层还位于所述第一阱区内，所述第二掺杂层209和所述第三掺杂层219分别位于所述第二阱区内，且所述第二掺杂层209还与所述第一阱区I接触。
在本实施例中，在所述衬底内形成所述第一掺杂层208、第二掺杂层209和第三掺杂层219的方法包括：以所述第一伪栅结构206和所述第二伪栅结构207为掩膜刻蚀所述第一鳍部201，在所述第一鳍部201内形成第一掺杂开口、第二掺杂开口和第三掺杂开口(未标示)；在所述第一掺杂开口内形成所述第一掺杂层208；在所述第二掺杂开口内形成所述第二掺杂层209；在所述第三掺杂开口内形成第三掺杂层219。
在本实施例中，所述第一掺杂层208、第二掺杂层209和第三掺杂层219的形成方法包括：采用外延生长工艺在所述第一掺杂开口内形成第一外延层、在所述第二掺杂开口内形成第二外延层、以及在所述第三掺杂开口内形成第三外延层(未图示)；在所述外延生长过程中对所述第一外延层、第二外延层和第三外延层进行原位掺杂，在所述第一外延层、第二外延层和第三外延层中掺入第一掺杂离子，形成所述第一掺杂层208、第二掺杂层209和第三掺杂层219。
在其他实施例中，所述第一掺杂层、第二掺杂层和第三掺杂层219还可以采用第一掺杂的离子注入工艺形成。
在本实施例中，所述第一掺杂层208、第二掺杂层209和第三掺杂层219位于所述第一鳍部201内。
在其他实施例中，所述第一掺杂层、第二掺杂层和第三掺杂层219位于所述鳍部内。
请参考图10，在形成所述第一掺杂层208、第二掺杂层209和第三掺杂层219之后，在所述衬底上形成介质层210，所述介质层210覆盖所述第一伪栅结构206和所述第二伪栅结构207的侧壁。
在本实施例中，所述介质层210的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以采用低K介质材料(指相对介电常数低于3.9的介质材料)或超低K介质材料(指相对介电常数低于2.5的介质材料)。
请参考图11，在形成所述介质层210之后，去除所述第一伪栅结构206，在所述介质层210内形成第一开口211，所述第一开口211位于所述第一区I上；去除所述第二伪栅结构207，在所述介质层210内形成第二开口212，所述第二开口212位于所述第二区II上。
在本实施例中，具体去除所述第一伪栅结构206的第一伪栅介质层和第一伪栅层；去除所述第二伪栅结构207的第二伪栅介质层和第二伪栅层。
请参考图12，在所述第一开口211内形成所述第一栅极结构213；在所述第二开口212内形成所述第二栅极结构214。
在本实施例中，所述第一栅极结构213包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层(未标示)。
在本实施例中，所述第二栅极结构214包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层(未标示)。
在本实施例中，通过在所述第一区I内形成第一阱区204，所述第一阱区204内具有第一掺杂离子；在所述第二区II内形成第二阱区205，所述第二阱区205内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子导电类型不同，使得所述第一阱区204和所述第二阱区205的交界处形成一个反偏结。由于所述第一栅极结构213与所述反偏结通过所述第一阱区204串接，使得所述第一栅极结构213和所述反偏结形成的支路的电阻值增大，在静电释放的过程中，由所述第一栅极结构213和所述反偏结构成的支路相当于断路状态，因此降低所述第一栅极结构213被击穿的风险，以此提升最终形成的半导体结构的性能。
请参考图13，在所述第二阱区205内形成重掺杂区215，所述隔离结构203位于重掺杂区215和所述第三掺杂层219之间，所述重掺杂区215内具有第三掺杂离子，所述第三掺杂离子与所述第二掺杂离子的电学类型相同，且所述重掺杂区215内的所述第三掺杂离子的浓度大于所述第二阱区205内所述第二掺杂离子的浓度。
在本实施例中，在所述第二阱区205内形成高浓度掺杂的重掺杂区215的目的在于：利用高浓度掺杂的重掺杂区215减小后续形成的第二导电插塞与所述第二阱区205之间的接触电阻。
请参考图14，在形成所述重掺杂区215之后，将所述第一掺杂层208连接静电输出端；将所述第三掺杂层219、第二栅极结构214以及重掺杂区215连接静电输入端。
在本实施例中，将所述第一掺杂层208连接静电输出端的方法包括：在位于所述第一区I中间位置的所述第一掺杂层208上形成第一导电插塞216，所述第一导电插塞216连接所述静电输出端。
需要说明的是，在本实施例中，由于所述第一栅极结构213的个数为两个，形成的所述第一掺杂层208仅为一个，因此所述第一导电插塞216只能位于这一个所述第一掺杂层208上；当所述第一栅极结构213的个数大于两个时，对应形成的所述第一掺杂层208的数量也不止一个，此时的中间位置是指：所述第一掺杂层208中线位置与所述第一区I的一条边界线沿所述第一方向X具有第一间距尺寸s1，所述第一掺杂层208中线位置与所述第一区I另一条相对的边界线沿所述第一方向X具有第二间距尺寸s2，所述第二间距尺寸s1等于所述第一间距尺寸s2。
在本实施例中，由于在所述第一区I上形成若干所述第一栅极结构213，在相邻的所述第一栅极结构213之间的第一掺杂层208上形成第一导电插塞216，使得所述第一导电插塞216与所述第二栅极结构214之间的间距增大，同时也改变了所述第一导电插塞216的电流路径，防止所述第二栅极结构214被放电击穿，提高了器件的保护能力。同时不需要将所述第一掺杂层208沿平行所述衬底顶部表面方向的尺寸额外增大，有效降低了工艺制程的难度。
在本实施例中，将所述第三掺杂层219、第二栅极结构214以及重掺杂区215连接静电输入端的方法包括：在所述第三掺杂层219、第二栅极结构214以及重掺杂区215上分别形成第二导电插塞217，所述第二导电插塞217连接所述静电输入端。
在本实施例中，所述第一导电插塞216和所述第二导电插塞217的材料采用铜。
相应的，本发明还提供了一种静电放电保护结构，请继续参考图14，包括：衬底，所述衬底包括沿第一方向X排布的第一区I和若干第二区II，所述第一区I位于相邻的所述第二区II之间；位于所述第一区I内的第一阱区204，所述第一阱区204内具有第一掺杂离子；位于所述第二区II内的第二阱区205，所述第二阱区205内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型不同；位于所述第一区I上的若干第一栅极结构213；位于所述第二区II上的第二栅极结构214；位于相邻所述第一栅结构213之间衬底内的第一掺杂层208，所述第一掺杂层208内具有所述第一掺杂离子，所述第一掺杂层208还位于所述第一阱区I内；分别位于所述第二栅极结构214两侧衬底内的第二掺杂层209和第三掺杂层219，所述第二掺杂层209和所述第三掺杂层219内具有所述第一掺杂离子，所述第二掺杂层209和所述第三掺杂层219分别位于所述第二阱区II内，且所述第二掺杂层209还与所述第一阱区I接触。
在本实施例中，通过位于所述第一区I内的第一阱区204，所述第一阱区204内具有第一掺杂离子；位于所述第二区II内的第二阱区205，所述第二阱区205内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的电学类型不同，使得所述第一阱区204和所述第二阱区205的交界处形成一个反偏结。由于所述第一栅极结构213与所述反偏结通过所述第一阱区204串接，使得所述第一栅极结构213和所述反偏结形成的支路的电阻值增大，在静电释放的过程中，由所述第一栅极结构213和所述反偏结构成的支路相当于断路状态，因此降低所述第一栅极结构213被击穿的风险，以此提升最终形成的半导体结构的性能。
所述第一掺杂离子包括N型离子；所述第一掺杂离子包括：磷或砷。在本实施例中，所述第一掺杂离子采用磷。
所述第二掺杂离子包括P型离子；所述第二掺杂离子包括：硼或铟。在本实施例中，所述第二掺杂离子采用硼。
在本实施例中，所述衬底包括：基底200以及位于所述基底200上的第一鳍部201和第二鳍部202，所述第一鳍部201内具有所述第一阱区204和所述第二阱区205，且所述第一掺杂层208和所述第二掺杂层209位于所述第一鳍部201内，所述第二鳍部202内具有所述第二阱区205。
在其他实施例中，所述衬底包括：基底以及位于所述基底上的鳍部，所述鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层和所述第二掺杂层位于所述鳍部内。
在本实施例中，还包括：位于所述第一鳍部201和所述第二鳍部202之间的隔离结构203。
在其他实施例中，还包括：位于所述鳍部内的隔离结构。
在本实施例中，还包括：位于所述第二阱区205内形成重掺杂区215，所述隔离结构203位于重掺杂区215和所述第三掺杂层219之间，所述重掺杂区215内具有第三掺杂离子，所述第三掺杂离子与所述第二掺杂离子的电学类型相同，且所述重掺杂区215内的所述第三掺杂离子的浓度大于所述第二阱区205内所述第二掺杂离子的浓度。
在本实施例中，所述第一掺杂层208连接静电输出端；所述第三掺杂层219、第二栅极结构214以及重掺杂区215连接静电输入端。
在本实施例中，还包括：位于所述第一区I中间位置的所述第一掺杂层208上的第一导电插塞216，所述第一导电插塞216连接所述静电输出端；分别位于所述第三掺杂层219、第二栅极结构214以及重掺杂区215上的第二导电插塞217，所述第二导电插塞217连接所述静电输入端。
在本实施例中，由于所述第一区I上具有若干所述第一栅极结构213，在相邻的所述第一栅极结构213之间形成第一导电插塞216，使得所述第一导电插塞216与所述第二栅极结构214之间的间距增大，同时也改变了所述第一导电插塞216的电流路径，防止所述第二栅极结构214被放电击穿，提高了器件的保护能力。同时不需要将所述第一掺杂层208沿平行所述衬底顶部表面方向的尺寸额外增大，有效降低了工艺制程的难度。
在本实施例中，所述第一栅极结构213包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层(未标示)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (26)

1.一种静电放电保护结构，其特征在于，包括：
衬底，所述衬底包括沿第一方向排布的第一区和若干第二区，所述第一区位于相邻的所述第二区之间；
位于所述第一区内的第一阱区，所述第一阱区内具有第一掺杂离子；
位于所述第二区内的第二阱区，所述第二阱区内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型不同；
位于所述第一区上的若干第一栅极结构；
位于所述第二区上的第二栅极结构；
位于相邻所述第一栅结构之间衬底内的第一掺杂层，所述第一掺杂层内具有所述第一掺杂离子，所述第一掺杂层还位于所述第一阱区内；
分别位于所述第二栅极结构两侧衬底内的第二掺杂层和第三掺杂层，所述第二掺杂层和所述第三掺杂层内具有所述第一掺杂离子，所述第二掺杂层和所述第三掺杂层分别位于所述第二阱区内，且所述第二掺杂层还与所述第一阱区接触。
2.如权利要求1所述静电放电保护结构，其特征在于，所述第一掺杂离子包括N型离子；所述第一掺杂离子包括：磷或砷。
3.如权利要求1所述静电放电保护结构，其特征在于，所述第二掺杂离子包括P型离子；所述第二掺杂离子包括：硼或铟。
4.如权利要求1所述静电放电保护结构，其特征在于，所述衬底包括：基底以及位于所述基底上的鳍部，所述鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述鳍部内。
5.如权利要求4所述静电放电保护结构，其特征在于，还包括：位于所述鳍部内的隔离结构。
6.如权利要求1所述静电放电保护结构，其特征在于，所述衬底包括：基底以及位于所述基底上的第一鳍部和第二鳍部，所述第一鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述第一鳍部内，所述第二鳍部内具有所述第二阱区。
7.如权利要求6所述静电放电保护结构，其特征在于，还包括：位于所述第一鳍部和所述第二鳍部之间的隔离结构。
8.如权利要求5或7所述静电放电保护结构，其特征在于，还包括：位于所述第二阱区内形成重掺杂区，所述隔离结构位于重掺杂区和所述第三掺杂层之间，所述重掺杂区内具有第三掺杂离子，所述第三掺杂离子与所述第二掺杂离子的电学类型相同，且所述重掺杂区内的所述第三掺杂离子的浓度大于所述第二阱区内所述第二掺杂离子的浓度。
9.如权利要求8所述静电放电保护结构，其特征在于，所述第一掺杂层连接静电输出端；所述第三掺杂层、第二栅极结构以及重掺杂区连接静电输入端。
10.如权利要求9所述静电放电保护结构，其特征在于，还包括：位于所述第一区中间位置的所述第一掺杂层上的第一导电插塞，所述第一导电插塞连接所述静电输出端；分别位于所述第三掺杂层、第二栅极结构以及重掺杂区上的第二导电插塞，所述第二导电插塞连接所述静电输入端。
11.如权利要求1所述静电放电保护结构，其特征在于，所述第一栅极结构包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层。
12.一种静电放电保护结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括沿第一方向排布的第一区和若干第二区，所述第一区位于相邻的所述第二区之间；
在所述第一区内形成第一阱区，所述第一阱区内具有第一掺杂离子；
在所述第二区内形成第二阱区，所述第二阱区内具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的电学类型不同；
在所述第一区上形成若干第一栅极结构；
在所述第二区上形成第二栅极结构；
在相邻所述第一栅结构之间衬底内形成第一掺杂层，所述第一掺杂层内具有所述第一掺杂离子，所述第一掺杂层还位于所述第一阱区内；
分别在所述第二栅极结构两侧的衬底内形成第二掺杂层和第三掺杂层，所述第二掺杂层和所述第三掺杂层内具有所述第一掺杂离子，所述第二掺杂层和所述第三掺杂层分别位于所述第二阱区内，且所述第二掺杂层还与所述第一阱区接触。
13.如权利要求12所述静电放电保护结构的形成方法，其特征在于，所述第一阱区和所述第二阱区的形成方法包括：在所述衬底上形成第一图形化层，所述第一图形化层暴露出所述第一区的顶部表面；以所述第一图形化层为掩膜，对所述第一区进行第一掺杂离子的注入处理，在所述第一区内形成所述第一阱区；在形成所述第一阱区之后，去除所述第一图形化层；在所述衬底上形成第二图形化层，所述第二图形化层暴露出所述第二区的顶部表面；以所述第二图形化层为掩膜，对所述第二区进行第二掺杂离子的注入处理，在所述第二区内形成所述第二阱区。
14.如权利要求12所述静电放电保护结构的形成方法，其特征在于，所述第一掺杂离子包括N型离子；所述第一掺杂离子包括：磷或砷。
15.如权利要求12所述静电放电保护结构的形成方法，其特征在于，所述第二掺杂离子包括P型离子；所述第二掺杂离子包括：硼或铟。
16.如权利要求12所述静电放电保护结构的形成方法，其特征在于，所述衬底包括：基底以及位于所述基底上的鳍部，所述鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述鳍部内。
17.如权利要求16所述静电放电保护结构的形成方法，其特征在于，还包括：形成隔离结构，所述隔离结构位于所述鳍部内。
18.如权利要求12所述静电放电保护结构的形成方法，其特征在于，所述衬底包括：基底以及位于所述基底上的第一鳍部和第二鳍部，所述第一鳍部内具有所述第一阱区和所述第二阱区，且所述第一掺杂层、第二掺杂层和第三掺杂层位于所述第一鳍部内，所述第二鳍部内具有所述第二阱区。
19.如权利要求18所述静电放电保护结构的形成方法，其特征在于，还包括：形成隔离结构，所述隔离结构位于所述第一鳍部和所述第二鳍部之间。
20.如权利要求17所述静电放电保护结构的形成方法，其特征在于，所述鳍部和隔离结构的形成方法包括：提供初始衬底；在所述初始衬底上形成第三图形化层，所述第三图形化层暴露出部分所述初始衬底的顶部表面；以所述第三图形化层为掩膜刻蚀所述初始衬底，形成基底以及位于所述基底上的鳍部；刻蚀部分所述鳍部，在所述鳍部内形成隔离开口；在所述隔离开口内形成所述隔离结构。
21.如权利要求19所述静电放电保护结构的形成方法，其特征在于，所述第一鳍部、第二鳍部和隔离结构的形成方法包括：提供初始衬底；在所述初始衬底上形成第三图形化层，所述第三图形化层暴露出部分所述初始衬底的顶部表面；以所述第三图形化层为掩膜刻蚀所述初始衬底，形成基底以及位于所述基底上的第一鳍部和第二鳍部，所述第一鳍部和所述第二鳍部之间具有隔离开口；在所述隔离开口内形成所述隔离结构。
22.如权利要求17或19所述静电放电保护结构的形成方法，其特征在于，在形成所述隔离结构之后，还包括：在所述第二阱区内形成重掺杂区，所述隔离结构位于重掺杂区和所述第三掺杂层之间，所述重掺杂区内具有第三掺杂离子，所述第三掺杂离子与所述第二掺杂离子的电学类型相同，且所述重掺杂区内的所述第三掺杂离子的浓度大于所述第二阱区内所述第二掺杂离子的浓度。
23.如权利要求22所述静电放电保护结构的形成方法，其特征在于，在形成所述重掺杂区之后，还包括：将所述第一掺杂层连接静电输出端；将所述第三掺杂层、第二栅极结构以及重掺杂区连接静电输入端。
24.如权利要求23所述静电放电保护结构的形成方法，其特征在于，将所述第一掺杂层连接静电输出端的方法包括：在位于所述第一区中间位置的所述第一掺杂层上形成第一导电插塞，所述第一导电插塞连接所述静电输出端。
25.如权利要求23所述静电放电保护结构的形成方法，其特征在于，将所述第三掺杂层、第二栅极结构以及重掺杂区连接静电输入端的方法包括：在所述第三掺杂层、第二栅极结构以及重掺杂区上分别形成第二导电插塞，所述第二导电插塞连接所述静电输入端。
26.如权利要求12所述静电放电保护结构的形成方法，其特征在于，所述第一栅极结构包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层。
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