JP2013251483A - 半導体装置 - Google Patents

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Abstract

【課題】複数のトランジスタが繰り返し配置されるレイアウトを有する半導体装置において、より効率的にトランジスタを配置する。
【解決手段】第１トランジスタ１１１は、部分Ｐ１に形成された第１チャネルゲート電極１２１−０、１２１−１、部分Ｐ３に形成された第１チャネルゲート電極１２１−２、電源／グラウンド用ソース領域Ｓ、および第１ドレイン領域Ｄ１を含む。第２トランジスタ１１２は、部分Ｐ２に形成された第２チャネルゲート電極１２２−０、１２２−１、部分Ｐ４に形成された第２チャネルゲート電極１２２−２、電源／グラウンド用ソース領域Ｓ、並びに第２ドレイン領域Ｄ２を含む。第１チャネルゲート電極１２１−０、１２１−１、第２チャネルゲート電極１２２−０、１２２−１は、ストレートチャネルであり、長さは等しい。第１チャネルゲート電極１２１−２および第２チャネルゲート電極１２２−２は、Ｕ字型をしている。
【選択図】図１

Description

本発明は、半導体装置に関するものである。
特許文献１は、複数のトランジスタが繰り返し配列されるレイアウトを開示している（図７等参照）。
特開平０９−２９８２４３号公報
本願発明者は、特許文献１のように複数のトランジスタが繰り返し配置されるレイアウトにおいて、より効率的にトランジスタを配置できるようなレイアウトを検討した。
本発明の半導体装置は、絶縁領域に区画された活性領域に形成された第１および第２のトランジスタを備える半導体装置であって、前記活性領域が、第１の方向に並んで設けられた第１および第２の部分、並びに其々が前記第１の部分と第２の部分に挟まれ、且つ前記第１の方向に直交する第２の方向に互いに隣接して設けられた第３および第４の部分に分割され、前記第１のトランジスタは前記第１および第３の部分に設けられ、前記第２のトランジスタは前記第２および第４の部分に設けられることを特徴とする。
本発明の半導体装置によれば、第１および第２のトランジスタを効率的に配置できる。つまり、トランジスタの単位繰り返しピッチ内により多くのトランジスタを配置できる。これにより、ゲート電極の幅を大きくすることなく、各トランジスタの電流量を増大させることができる。また、ゲート幅を大きくすることはないので、ゲート倒れのおそれもない。
また、第１および第２のトランジスタを有する本発明の半導体装置を繰り返し配列してインバーター回路を形成すれば、同一機能でより集積度を増すことができる。言い換えれば、同一面積でより機能の高いインバーター回路を実現できる。
本発明の第１実施形態の半導体装置における２つのトランジスタのレイアウトを示す図である。 図１のトランジスタの構成を使って、複数のインバーター回路を配列した時のレイアウトを示す図である。 図２の一部分を示したレイアウト図である。 繰り返し配列されたインバーター回路を示す回路図である。 図３のＡ−Ａ’部分における断面図である。 図３のＢ−Ｂ’部分における断面図である。 図３のＣ−Ｃ’部分における断面図である。 第１実施形態に係る半導体装置を適用した半導体記憶装置の一例を示す図である。 本発明の第２実施形態の半導体装置における２つのトランジスタのレイアウトを示す図である。 比較例１を説明するための図である。 比較例２を説明するための図である。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態の半導体装置１における２つのトランジスタのレイアウトを示す図である。
絶縁領域ＩＡによって区画された活性領域ＡＡは、半導体基板に選択的に形成されており、第１トランジスタ１１１および第２トランジスタ１１２が、この活性領域ＡＡに形成されている。活性領域ＡＡは、第１トランジスタ１１１が形成される部分Ｐ１および部分Ｐ３と、第２トランジスタ１１２が形成される部分Ｐ２および部分Ｐ４に分割される。ここで、部分Ｐ１および部分Ｐ２は、Ｘ方向（第１の方向）に並んで設けられ、部分Ｐ３および部分Ｐ４は、部分Ｐ１と部分Ｐ２に挟まれ、Ｙ方向（第２の方向）に互いに隣接して設けられている。また、典型的には、部分Ｐ１の面積と部分Ｐ２のそれとは等しく、部分Ｐ３の面積と部分Ｐ４のそれとは等しい。更に、部分Ｐ３および部分Ｐ４の面積は、部分Ｐ１および部分Ｐ２の面積の概ね１／２である。
第１トランジスタ１１１は、部分Ｐ１に形成された第１チャネルゲート電極１２１−０および１２１−１、部分Ｐ３に形成された第１チャネルゲート電極１２１−２、電源（ＰＳ）／グラウンド（ＧＮＤ）用ソース領域Ｓ、並びに第１ドレイン領域Ｄ１を含んで構成される。３つの第１チャネルゲート電極１２１−０（第１のゲート電極）、１２１−１（第５のゲート電極）、および１２１−２（第２のゲート電極）は、活性領域ＡＡの外側上に設けられた第１配線ゲート電極１３１によって電気的に接続されている。第１配線ゲート電極１３１は、例えば活性領域ＡＡを区画する絶縁領域ＩＡ上に形成される。
第１トランジスタ１１１に隣接して設けられた第２トランジスタ１１２は、同様に、部分Ｐ２に形成された第２チャネルゲート電極１２２−０および１２２−１、部分Ｐ４に形成された第２チャネルゲート電極１２２−２、電源（ＰＳ）／グラウンド（ＧＮＤ）用ソース領域Ｓ、並びに第２ドレイン領域Ｄ２を含んで構成される。３つの第２チャネルゲート電極１２２−０（第３のゲート電極）、１２２−１（第６のゲート電極）、および１２２−２（第４のゲート電極）は、活性領域ＡＡの外側上に設けられた第２配線ゲート電極１３２によって電気的に接続されている。第２配線ゲート電極１３２は、例えば活性領域ＡＡを区画する絶縁領域ＩＡ上に形成される。
ここで、第１チャネルゲート電極１２１−０、１２１−１、第２チャネルゲート電極１２２−０、１２２−１は、ストレートチャネルであり、図１に示したＹ方向について、長さは実質的にすべて等しい。また、第１チャネルゲート電極１２１−２および第２チャネルゲート電極１２２−２は、Ｕ字型をしている。
第１トランジスタ１１１および第２トランジスタ１１２のそれぞれの第１ドレイン領域Ｄ１および第２ドレイン領域は、活性領域ＡＡに互いに分離して形成されている。また、電源／グラウンド用ソース領域Ｓは、第１トランジスタ１１１と第２トランジスタ１１２の間で共通である。
ここで、本発明者が本発明に至るまでの過程について説明する。
複数のトランジスタを繰り返し配列するレイアウトは、例えば図１０（比較例１）に示すように、１つのトランジスタにおいて２本のゲート電極が設けられ、隣接する二つのトランジスタ１１Ｐ１１、１１Ｐ１２が、２つのトランジスタ間のソース領域Ｓを共有化するレイアウトがある。
しかしながら、図１０のようなレイアウトにおいて、例えば、各トランジスタ１１Ｐ１１、１１Ｐ１２の電流量を大きくするためにゲート幅ＷＰ１のサイズを大きくすると（例えばＷＰ１＞１０μｍ）、チャネルゲート電極１２Ｐ１１、１２Ｐ１２を形成するプロセス工程において、チャネルゲート電極１２Ｐ１１、１２Ｐ１２を形成した後のエッチングの段階でゲート電極１２Ｐ１１、１２Ｐ１２が倒れてしまうということがある。これは、繰り返しピッチ幅に対するゲート幅ＷＰ１が長すぎてしまうために、チャネルゲート電極Ｐ１１、１２Ｐ１２の密着部が自身を支えきれずにエッチング液によって剥がれてしまうことにより生じる。
そこで、ゲート幅ＷＰ１を大きくすることなくトランジスタの電流量を上げるために、例えば、図１１（比較例２）に示すように、１つのトランジスタに対してチャネルゲート電極を３本設けたトランジスタを繰り返し配列したレイアウトにする。このようにすると、電流量を上げることはできるが、隣接するトランジスタの間でソース領域Ｓを共有化できない無駄な部分（トランジスタ１１Ｐ２２とトランジスタ１１Ｐ２３の間の×部分）が存在してしまう。従って、トランジスタを配列するＸ方向の長さがこの無駄な部分の長さ分余計に長くなってしまい、面積増大に繋がる。
そこで、本実施形態である図１に示すように、活性領域ＡＡをＹ方向に分割した部分Ｐ３および部分Ｐ４に其々別のトランジスタのゲート電極を設けてドレイン領域を区画することによって、ゲート電極の幅Ｗを大きくすることなく、かつ、無駄な部分を生じさせることなく、トランジスタの電流量を増大することが可能になる。
なお、Ｗ＝２／３ＷＰ１で足りる。
図２は、図１のトランジスタの構成を使って、複数のインバーター回路を配列した時のレイアウトを示す図である。同図において、ＰＭＯＳ領域ＰＭには、ＰＭＯＳトランジスタ（ＦＥＴ）１１ＰＭが繰り返し配列されており、ＮＭＯＳ領域ＮＭには、ＮＭＯＳトランジスタ１１ＮＭが繰り返し配列されている。ここで、各ＰＭＯＳトランジスタ１１ＰＭは、配線ゲート電極１３を介して、対応するＮＭＯＳトランジスタ１１ＮＭと接続されている。また、電源（ＰＳ）用ソース領域ＳＰＳおよびグラウンド（ＧＮＤ）用ソース領域ＳＧＮＤには、複数のコンタクトプラグ１４が配設されている。
図３は、図２の一部分を示したレイアウト図である。同図において、ＰＭＯＳ領域ＰＭに設けられた各電源用ソース領域ＳＰＳ上には、コンタクトプラグ１４が設けられており、これらのコンタクトプラグ１４は、同一配線で接続されている。つまり、ＰＭＯＳ領域ＰＭ内の各電源用ソース領域ＳＰＳは、電気的に共通に接続されており、配線を介して電源電圧（例えばＶＤＤ）が共通に供給されている。また、各トランジスタ１１ＰＭの２つのドレイン領域は、その領域上に設けられたコンタクトプラグ１４を介して配線で接続されている。例えば、１つのトランジスタ１１ＰＭに対応する２つのドレイン領域Ｄ１は、コンタクトプラグ１４を介して配線で接続されている。
同様に、ＮＭＯＳ領域ＮＭに設けられた各グラウンド用ソース領域ＳＧＮＤ上には、コンタクトプラグ１４が設けられており、これらのコンタクトプラグ１４は、同一配線で接続されている。つまり、ＮＭＯＳ領域ＮＭ内の各グラウンド用ソース領域ＳＧＮＤは、電気的に共通に接続されており、配線を介して接地電圧（ＧＮＤ）が共通に供給されている。また、各トランジスタ１１ＮＭの２つのドレイン領域は、その領域上に設けられたコンタクトプラグ１４を介して配線で接続されている。例えば、１つのトランジスタ１１ＮＭに対応する２つのドレイン領域Ｄ１は、コンタクトプラグ１４を介して配線で接続されている。
図４は、繰り返し配列されたインバーター回路を示す回路図である。すなわち、一対のＰＭＯＳトランジスタ１１ＰＭおよびＮＭＯＳトランジスタ１１ＮＭが、繰り返し配列された構成となっている。
図５は、図３のＡ−Ａ’部分における断面図である。同図に示すように、シリコン基板３１のチャネル領域ＣＡ上に、ゲート絶縁膜１５を介して、３つの第１チャネルゲート電極１２１と２つの第２チャネルゲート電極１２２が並設されている。また、それらの間に、電源用ソース領域ＳＰＳおよび２つのドレイン領域Ｄ１、Ｄ２が形成されている。活性領域ＡＡの周りには、ＳＴＩ（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって形成した分離絶縁膜１６が形成されている。
図６は、図３のＢ−Ｂ’部分における断面図である。図５と同様、シリコン基板３１のチャネル領域ＣＡ上に、ゲート絶縁膜１５を介して、２つの第１チャネルゲート電極１２１と３つの第２チャネルゲート電極１２２が並設されている。また、それらの間に、グラウンド用ソース領域ＳＧＮＤおよび２つのドレイン領域Ｄ１、Ｄ２が形成されている。活性領域ＡＡの周りには、ＳＴＩ法によって形成した分離絶縁膜１６が形成されている。
図７は、図３のＣ−Ｃ’部分における断面図である。同図に示すように、配線ゲート電極１３は、ＳＴＩ絶縁膜１６上に形成されている。また、同一配線で接続された複数のコンタクトプラグ１４が設けられている。
図８は、第１実施形態に係る半導体装置を適用した半導体記憶装置の一例を示す図である。図２のような複数のインバーター回路が繰り返し配置されたレイアウトは、例えば、図８に示すＹデコーダ回路１０３３Ａに適用される。しかしながら、本発明はこれに限るものではなく、複数のトランジスタが繰り返し配置される回路が適用される部分であればどこに適用しても構わないものである。
ここで、図８に示された半導体記憶装置１００は、アドレス入力回路１０１と、コマンドデコーダ１０２と、複数のメモリバンク１０３Ａ，１０３Ｂ，・・・，１０３Ｐと、データ入出力回路１０４と、内部電圧発生回路１０５とを備えている。また、各メモリバンク１０３は、メモリセルアレイ１０３１と、Ｘデコーダ１０３２と、Ｙデコーダ１０３３とを備えている。
アドレス入力回路には、バンクアドレスＢＡおよびＸ／ＹアドレスＡＤＤが入力され、その出力のバンクアドレスＩＢＡは、複数のメモリバンク１０３Ａ，１０３Ｂ，・・・，１０３Ｐのうちの１つを選択するための情報として供される。また、Ｘ／ＹアドレスＩＡＤＤの含まれるＸアドレスおよびＹアドレスは、それぞれ、選択されたバンクのＸデコーダ１０３２およびＹデコーダ１０３３に送られてデコードされる。それらのデコード結果に基づき、メモリセルアレイ１０３１内の記憶場所が特定される。
一方、コマンドデコーダ１０２には、ロウ（Ｘ）アドレスストローブ信号／ＲＡＳ、カラム（Ｙ）アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥＮ等が入力され、それらに基づき、メモリセルアレイ１０３１に対する読出し、書込み等の動作モードが決定される。データ入出力回路１０４は、コマンドデコーダ１０２により動作モードが指定され、また、Ｘデコーダ１０３２およびＹデコーダ１０３３により処理の記憶場所が特定されている状態で、その記憶場所に対するデータ入出力処理（データＤＱ０〜ｎ）を行う。
以上で説明した第１実施形態によれば、拡散層共有するときのトランジスタ分割構成を変更することで、同一繰り返しピッチ内にトランジスタ分割数を増やし、奇数分割にした状況と同様にすることが可能である。
また、１つのトランジスタを、Ｕ字型チャネルとストレートチャネルとで構成すると、ストレートチャネルのみで分割数を増やした際にサイズとして見えていたトランジスタ同士の拡散層間隔がなくなり、サイズ縮小が図られる。更に、分割数を増やした状況と同様になるため、１つ当たりのトランジスタチャネルのＷ幅サイズが小さくなり、ゲート倒れが回避できる。
＜第２実施形態＞
図９は、本発明の第２実施形態の半導体装置における２つのトランジスタのレイアウトを示す図である。以下、第１実施形態と異なる部分のみ説明し、同様部分は省略する。
図９に示した第２実施形態に係る半導体装置１Ｂは、第１トランジスタ１１Ｂ１および第２トランジスタ１１Ｂ２を備えている。また、第１トランジスタ１１Ｂ１は、３つの第１チャネルゲート電極１２Ｂ１−０、１２Ｂ１−１、および１２Ｂ１−２を含んでおり、第２トランジスタ１１Ｂ２は、３つの第２チャネルゲート電極１２Ｂ２−０、１２Ｂ２−１、および１２Ｂ２−２を含んでいる。
ここで、第１チャネルゲート電極１２Ｂ１−０と第１チャネルゲート電極１２Ｂ１−１で、また、第２チャネルゲート電極１２Ｂ２−０と第２チャネルゲート電極１２Ｂ２−１で、それぞれＵ字型の電極を形成している。また、第１実施形態に係る半導体装置１における第１チャネルゲート電極１２１−２および第２チャネルゲート電極１２２−２が、Ｕ字型であるのに対して、この第２実施形態に係る半導体装置１Ｂにおける第１チャネルゲート電極１２Ｂ１−２および第２チャネルゲート電極１２Ｂ２−２は、リング型をしている。
第２実施形態における半導体装置１Ｂの係る構成により、トランジスタチャネルの飛び出し分がなくなる。従って、第１実施形態における半導体装置１の効果に加えて、ゲート間隔を隠蔽することができるという付加的効果が生ずる。ここで、第２実施形態においては、一方の配線ゲートが失われるが、第１実施形態と同様、ゲート幅を大きくする必要はないので、倒れのおそれを考慮する必要がない。
なお、上述の第１および第２実施形態においては、ＤＲＡＭの構成を有しているが、本発明はＤＲＡＭに限るものではなく、他の半導体装置（ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等）であっても構わない。
本発明は、複数のトランジスタが繰り返し配置されるレイアウトを有する半導体装置に適用可能である。
１・・・半導体装置
１１・・・トランジスタ
１２・・・チャネルゲート電極
１３・・・配線ゲート電極
１４・・・コンタクトプラグ
ＡＡ・・・活性領域
Ｓ・・・電源／グラウンド用ソース領域
ＰＳ・・・電源用ソース領域
ＧＳ・・・グラウンド用ソース領域
Ｄ１・・・第１ドレイン領域
Ｄ２・・・第２ドレイン領域
Ｄ３・・・第３ドレイン領域
Ｄ４・・・第４ドレイン領域
Ｗ・・・ゲート幅
ＩＡ・・・絶縁領域
ＰＭ・・・ＰＭＯＳ領域
ＮＭ・・・ＮＭＯＳ領域
ＰＳ・・・電源
ＧＮＤ・・・グラウンド
２１・・・ＰＭＯＳ
２２・・・ＮＭＯＳ
３１・・・シリコン基板
１００・・・半導体記憶装置
１０１・・・アドレス入力回路
１０２・・・コマンドデコーダ
１０３・・・メモリバンク
１０３１・・・メモリセルアレイ
１０３２・・・Ｘデコーダ
１０３３・・・Ｙデコーダ
１０４・・・データ入出力回路
１０５・・・内部電圧発生回路

Claims (13)

  1. 絶縁領域に区画された活性領域に形成された第１および第２のトランジスタを備える半導体装置であって、
    前記活性領域は、第１の方向に並んで設けられた第１および第２の部分、並びに其々が前記第１の部分と第２の部分に挟まれ、且つ前記第１の方向に直交する第２の方向に互いに隣接して設けられた第３および第４の部分に分割され、前記第１のトランジスタは前記第１および第３の部分に設けられ、前記第２のトランジスタは前記第２および第４の部分に設けられることを特徴とする半導体装置。
  2. 前記第１のトランジスタは、前記第１の部分に形成されて前記第２の方向に延びる第１のゲート電極と、前記第３の部分に形成されて前記第１のゲート電極に電気的に接続される第２のゲート電極とを有し、
    前記第２のトランジスタは、前記第２の部分に形成されて前記第２の方向に延びる第３のゲート電極と、前記第４の部分に形成されて前記第３のゲート電極に電気的に接続される第４のゲート電極とを有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のトランジスタは、前記第１の部分に形成され、且つ前記第１のゲート電極に電気的に接続されて前記第２の方向に延びる第５のゲート電極を更に有し、
    前記第２のトランジスタは、前記第２の部分に形成され、且つ前記第３のゲート電極に電気的に接続されて前記第２の方向に延びる第６のゲート電極を更に有することを特徴とする請求項２に記載の半導体装置。
  4. 前記第２および第４のゲート電極は、Ｕ字型であることを特徴とする請求項２に記載の半導体装置。
  5. 前記第２および第４のゲート電極は、リング型であることを特徴とする請求項２に記載の半導体装置。
  6. 前記第１、第３、第５および第６のゲート電極の前記第２の方向の長さは、実質的に等しいことを特徴とする請求項３に記載の半導体装置。
  7. 前記第１の部分の面積と前記第２の部分の面積は互いに実質的に等しく、前記第３の部分の面積と前記第４の部分の面積は互いに実質的に等しいことを特徴とする請求項１に記載の半導体装置。
  8. 前記第３および第４の部分の各々の面積は、前記第１の部分の面積の約半分であることを特徴とする請求項７に記載の半導体装置。
  9. 活性領域を含む半導体基板と、
    前記半導体基板の前記活性領域上に設けられ、第１の方向に延びる第１の部分、前記第１の部分に隣接して前記第１の方向に延びる第２の部分、前記第２の部分に隣接して前記第１の方向に延びる第３の部分、前記第３の部分に隣接して前記第１の方向に延びる第４の部分、及び、前記第３及び第４の部分の一端を接続する第５の部分、を含む第１のゲート電極と、
    前記半導体基板の前記活性領域上に設けられ、前記第１の方向に延びる第６の部分、前記第６の部分に隣接して前記第１の方向に延びる第７の部分、前記第７の部分に隣接して前記第１の方向に延び、且つ、前記第１のゲート電極の前記第４の部分と同一ライン上に設けられる第８の部分、前記第８の部分に隣接して前記第１の方向に延び、且つ、前記第１のゲート電極の前記第３の部分と同一ライン上に設けられる第９の部分、及び、前記第８及び第９の部分の一端を接続する第１０の部分、を含む第２のゲート電極と、
    前記第１及び第２のゲート電極に対応する領域以外の前記活性領域に設けられた拡散領域と、を備える半導体装置。
  10. 前記第２のゲート電極の前記第９の部分は、前記第１のゲート電極の前記第２の部分に隣接する前記請求項９に記載の半導体装置。
  11. 前記第１のゲート電極の前記第１及び第２の部分、並びに、前記第２のゲート電極の前記第６及び第７の部分の各々の前記第１の方向の長さは、実質的に等しく、
    前記第１のゲート電極の前記第３及び第４の部分の各々の前記第１の方向の長さは、前記第１及び第２の部分よりも短く、
    前記第２のゲート電極の前記第８及び第９の部分の各々の前記第１の方向の長さは、前記第６及び第７の部分よりも短い、請求項９又は１０に記載の半導体装置。
  12. 前記第１のゲート電極の前記第３及び第４の部分、並びに前記第２のゲート電極の前記第８及び第９の部分の各々の前記第１の方向の長さは、実質的に等しい請求項１１に記載の半導体装置。
  13. 前記半導体基板は、前記活性領域を区画する絶縁領域を更に含み、
    前記第１のゲート電極は、前記半導体基板の前記絶縁領域上に設けられ、前記第１及び第２の部分の一端を接続する第１１の部分、及び、前記第１、第２、第３及び第４の部分の他端を接続する第１２の部分を更に含み、
    前記第２のゲート電極は、前記半導体基板の前記絶縁領域上に設けられ、前記第６及び第７部分の一端を接続する第１３の部分、及び、前記第６、第７、第８及び第９の部分他端を接続する第１４の部分を更に含む請求項９に記載の半導体装置。
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