JP2016040803A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016040803A
JP2016040803A JP2014164494A JP2014164494A JP2016040803A JP 2016040803 A JP2016040803 A JP 2016040803A JP 2014164494 A JP2014164494 A JP 2014164494A JP 2014164494 A JP2014164494 A JP 2014164494A JP 2016040803 A JP2016040803 A JP 2016040803A
Authority
JP
Japan
Prior art keywords
region
pair
portions
drain
diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014164494A
Other languages
English (en)
Inventor
甘奈 安達
Kanna Adachi
甘奈 安達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014164494A priority Critical patent/JP2016040803A/ja
Priority to US14/550,526 priority patent/US20160049187A1/en
Publication of JP2016040803A publication Critical patent/JP2016040803A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】異なる導電型を有するソース領域およびドレイン領域のレイアウトを単純化することを可能とする。【解決手段】一の実施形態によれば、半導体装置は、１対の第１部分と１対の第２部分とを含む複数のゲート導電体２、３、４を備える。さらに、前記装置内の第１および第２のロードトランジスタと第１および第２のドライバトランジスタは、前記１対の第１部分の一方または他方を挟むように配置された異なる導電型のソース領域１３、１６、１７とドレイン領域１１、１２、１８、１９とを備え、前記装置内の第１および第２のトランスファトランジスタは、前記１対の第２部分の一方または他方を挟むように配置された異なる導電型のソース領域１４、１５とドレイン領域１８、１９とを備える。さらに、これらのトランジスタのソース領域またはドレイン領域に相当する第１導電型の拡散領域は、前記１対の第１部分間または前記１対の第２部分間に配置されている。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ＳＲＡＭ（Static Random Access Memory）のこれまでの高性能化は、ＳＲＡＭセルを構成するＭＩＳＦＥＴの微細化などにより実現されてきた。しかしながら、ＭＩＳＦＥＴの微細化に伴い、ＭＩＳＦＥＴの短チャネル効果の抑制が難しくなっており、ＳＲＡＭの消費電力の低減が難しくなっている。そのため、半導体装置の低消費電力化に適したトンネルトランジスタでＳＲＡＭセルを構成することが検討されている。
ＭＩＳＦＥＴが同じ導電型のソース／ドレイン領域を有するのに対し、トンネルトランジスタは異なる導電型のソース／ドレイン領域を有している。そのため、ＭＩＳＦＥＴを使用したＳＲＡＭのセルレイアウトを、トンネルトランジスタを使用したＳＲＡＭにそのまま適用すると、ソース／ドレイン領域用のｐ型拡散領域とｎ型拡散領域が基板上に複雑に配置されてしまう。その結果、ソース／ドレイン領域を形成するためのリソグラフィが困難となり、トンネルトランジスタの特性がばらつく可能性がある。
特開２０１２−８４７９７号公報
異なる導電型を有するソース領域およびドレイン領域のレイアウトを単純化することが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板上に配置され、１対の第１部分と１対の第２部分とを含む複数のゲート導電体とを備える。さらに、前記装置は、前記１対の第１部分の一方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ドレイン領域に相当する第１導電型の拡散領域は、前記１対の第１部分間に配置されている第１のロードトランジスタを備える。さらに、前記装置は、前記１対の第１部分の他方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ドレイン領域に相当する前記第１導電型の拡散領域は、前記１対の第１部分間に配置されている第２のロードトランジスタを備える。さらに、前記装置は、前記１対の第１部分の前記一方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第１部分間に配置されている第１のドライバトランジスタを備える。さらに、前記装置は、前記１対の第１部分の前記他方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第１部分間に配置されている第２のドライバトランジスタを備える。さらに、前記装置は、前記１対の第２部分の一方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第２部分間に配置されている第１のトランスファトランジスタを備える。さらに、前記装置は、前記１対の第２部分の他方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第２部分間に配置されている第２のトランスファトランジスタを備える。
第１実施形態の半導体装置の構造を示す回路図である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の各トランジスタの構造を示す断面図である。 第１実施形態の第１および第２のトランスファトランジスタの動作を説明するためのグラフである。 第１実施形態の第１比較例の半導体装置の構造を示す平面図である。 第１実施形態の第２比較例の半導体装置の構造を示す平面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す回路図である。図１の半導体装置は、ＳＲＡＭを備えている。図１は、６つのトンネルトランジスタ（ＴＦＥＴ）で構成された１つのＳＲＡＭセルを示している。
図１の半導体装置は、ＳＲＡＭセルの構成要素として、ｐ型ＴＦＥＴである第１および第２のロードトランジスタＴｒＬ１、ＴｒＬ２と、ｎ型ＴＦＥＴである第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２と、ｎ型ＴＦＥＴである第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２とを備えている。図１はさらに、ワード線ＷＬと、ビット線ＢＬ、／ＢＬと、ＳＲＡＭセルの記憶ノードＮ１、Ｎ２とを示している。
第１のロードトランジスタＴｒＬ１のソースは、電源配線ＶＤＤに接続されている。第１のドライバトランジスタＴｒＤ１のソースは、接地配線ＶＳＳに接続されている。第１のロードトランジスタＴｒＬ１のドレインは、第１のドライバトランジスタＴｒＤ１のドレインに接続されている。第１のロードトランジスタＴｒＬ１のゲートは、第１のドライバトランジスタＴｒＤ１のゲートに接続されている。よって、第１のロードトランジスタＴｒＬ１と第１のドライバトランジスタＴｒＤ１は、インバータを構成している。
第２のロードトランジスタＴｒＬ２のソースは、電源配線ＶＤＤに接続されている。第２のドライバトランジスタＴｒＤ２のソースは、接地配線ＶＳＳに接続されている。第２のロードトランジスタＴｒＬ２のドレインは、第２のドライバトランジスタＴｒＤ２のドレインに接続されている。第２のロードトランジスタＴｒＬ２のゲートは、第２のドライバトランジスタＴｒＤ２のゲートに接続されている。よって、第２のロードトランジスタＴｒＬ２と第２のドライバトランジスタＴｒＤ２は、インバータを構成している。
第１のロードトランジスタＴｒＬ１のドレインと、第１のドライバトランジスタＴｒＤ１のドレインは、第２のロードトランジスタＴｒＬ２のゲートと、第２のドライバトランジスタＴｒＤ２のゲートに接続されている。第２のロードトランジスタＴｒＬ２のドレインと、第２のドライバトランジスタＴｒＤ２のドレインは、第１のロードトランジスタＴｒＬ１のゲートと、第１のドライバトランジスタＴｒＤ１のゲートに接続されている。よって、第１および第２のロードトランジスタＴｒＬ１、ＴｒＬ２と第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２は、フリップフロップを構成している。
記憶ノードＮ１は、第１のロードトランジスタＴｒＬ１のドレインと第１のドライバトランジスタＴｒＤ１のドレインとの接続部に位置する。記憶ノードＮ２は、第２のロードトランジスタＴｒＬ２のドレインと第２のドライバトランジスタＴｒＤ２のドレインとの接続部に位置する。記憶ノードＮ１、Ｎ２は、フリップフロップの出力端子に相当する。
第１のトランスファトランジスタＴｒＴ１は、記憶ノードＮ１とビット線ＢＬを電気的に接続するために使用される。第１のトランスファトランジスタＴｒＴ１のゲートは、ワード線ＷＬに接続されている。第１のトランスファトランジスタＴｒＴ１のソースは、ビット線ＢＬに接続されている。第１のトランスファトランジスタＴｒＴ１のドレインは、第１のロードトランジスタＴｒＬ１のドレインと、第１のドライバトランジスタＴｒＤ１のドレインに接続されている。
第２のトランスファトランジスタＴｒＴ２は、記憶ノードＮ２とビット線／ＢＬを電気的に接続するために使用される。第２のトランスファトランジスタＴｒＴ２のゲートは、ワード線ＷＬに接続されている。第２のトランスファトランジスタＴｒＴ２のソースは、ビット線／ＢＬに接続されている。第２のトランスファトランジスタＴｒＴ２のドレインは、第２のロードトランジスタＴｒＬ２のドレインと、第２のドライバトランジスタＴｒＤ２のドレインに接続されている。
なお、符号２、３、・・・５４、５５の詳細は、図２を参照して説明する。
図２は、第１実施形態の半導体装置の構造を示す平面図である。図２は、図１と同様に１つのＳＲＡＭセルＣを示している。図２(ａ)、図２(ｂ)、図２(ｃ)はそれぞれ、本実施形態の半導体装置のゲート導電体層、第１配線層、第２配線層を示している。
本実施形態の半導体装置は、基板１と、第１のゲート導電体２と、第２のゲート導電体３と、第１の導電体部分４ａ、第２の導電体部分４ｂ、および第３の導電体部分４ｃを含む第３のゲート導電体４とを備えている。第１から第３のゲート導電体２〜４は、複数のゲート導電体の例である。第１および第２のゲート導電体２、３は、１対の第１部分の例である。第１および第２の導電体部分４ａ、４ｂは、１対の第２部分の例である。第３の導電体部分４ｃは、第３部分の例である。
本実施形態の半導体装置はさらに、第１から第９拡散領域１１〜１９と、第１から第９のコンタクトプラグ２１〜２９と、第１から第６配線３１〜３６と、第１から第３のビアプラグ４３〜４５と、第７から第９配線５３〜５５とを備えている。第１から第５拡散領域１１〜１５は、ｐ＋型の拡散領域であり、第１導電型の拡散領域の例である。また、第６から第９拡散領域１６〜１９は、ｎ＋型の拡散領域であり、第２導電型の拡散領域の例である。
［基板１］
基板１の例は、シリコン基板などの半導体基板である。図２は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。Ｙ方向は、基板１の表面に平行な第１方向の例である。Ｘ方向は、第１方向に垂直な第２方向の例である。
本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１とゲート導電体２〜４との位置関係は、基板１がゲート導電体２〜４の下方に位置していると表現される。本実施形態の−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
［ゲート導電体２〜４］
第１から第３のゲート導電体２〜４は、基板１上に不図示のゲート絶縁膜を介して形成されている。ゲート絶縁膜の例は、シリコン酸化膜である。第１から第３のゲート導電体２〜４の例は、ポリシリコン層である。
第１および第２のゲート導電体２、３は、Ｙ方向に延びており、Ｘ方向に互いに隣接している。符号Ｗ１は、第１および第２のゲート導電体２、３間の幅を示す。第１のゲート導電体２は、第１のロードトランジスタＴｒＬ１と第１のドライバトランジスタＴｒＤ１のゲート電極として機能し、第２のゲート導電体３は、第２のロードトランジスタＴｒＬ２と第２のドライバトランジスタＴｒＤ２のゲート電極として機能する。
第３のゲート導電体４の第１および第２の導電体部分４ａ、４ｂは、Ｙ方向に延びており、Ｘ方向に互いに隣接している。符号Ｗ２は、第１および第２の導電体部分４ａ、４ｂ間の幅を示す。第１の導電体部分４ａは、第１のトランスファトランジスタＴｒＴ１のゲート電極として機能し、第２の導電体部分４ｂは、第２のトランスファトランジスタＴｒＴ２のゲート電極として機能する。
第３のゲート導電体４の第３の導電体部分４ｃは、Ｘ方向に延びており、第１および第２の導電体部分４ａ、４ｂに電気的に接続されている。第３の導電体部分４ｃは、ワード線ＷＬとして機能する。
本実施形態においては、幅Ｗ１が幅Ｗ２と略等しく設定されている（Ｗ１＝Ｗ２）。また、本実施形態の第１のゲート導電体２と第１の導電体部分４ａは、略同じ線幅を有し、Ｙ方向に延びる同一の直線Ｌ１上に配置されている。また、本実施形態の第２のゲート導電体３と第２の導電体部分４ｂは、略同じ線幅を有し、Ｙ方向に延びる同一の直線Ｌ２上に配置されている。このような構造には例えば、ゲート導電体２〜４を形成するためのリソグラフィを実行しやすいという利点がある。
［拡散領域１１〜１９］
第１から第９拡散領域１１〜１９は、基板１内に形成されている。第１から第９拡散領域１１〜１９の各々は、ＴＦＥＴのソース領域またはドレイン領域として機能する。
第１拡散領域１１と第６拡散領域１６はそれぞれ、第１のロードトランジスタＴｒＬ１のドレイン領域とソース領域に相当する。第１拡散領域１１と第６拡散領域１６は、第１のゲート導電体２を挟むように配置されている。第１拡散領域１１は、第１および第２のゲート導電体２、３間の領域内に配置されており、第６拡散領域１６は、この領域の外部に配置されている。第６拡散領域１６は、ＳＲＡＭセルＣとこれに隣接するＳＲＡＭセルとで共用されている。
第２拡散領域１２と第７拡散領域１７はそれぞれ、第２のロードトランジスタＴｒＬ２のドレイン領域とソース領域に相当する。第２拡散領域１２と第７拡散領域１７は、第２のゲート導電体３を挟むように配置されている。第２拡散領域１２は、第１および第２のゲート導電体２、３間の領域内に配置されており、第７拡散領域１７は、この領域の外部に配置されている。第７拡散領域１７は、ＳＲＡＭセルＣとこれに隣接するＳＲＡＭセルとで共用されている。
本実施形態の第１および第２のロードトランジスタＴｒＬ１、ＴｒＬ２のドレイン領域は、第１および第２拡散領域１１、１２という別個の拡散領域である。第１拡散領域１１は、第２拡散領域１２の＋Ｙ方向側に配置されている。このような配置には例えば、幅Ｗ１を狭く設定できるという利点がある。なお、第１拡散領域１１は、第２拡散領域１２の−Ｙ方向側に配置してもよい。
第３拡散領域１３は、第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２のソース領域に相当する。第８拡散領域１８と第９拡散領域１９はそれぞれ、第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２のドレイン領域に相当する。第３拡散領域１３と第８拡散領域１８は、第１のゲート導電体２を挟むように配置されている。第３拡散領域１３と第９拡散領域１９は、第２のゲート導電体３を挟むように配置されている。第３拡散領域１３は、第１および第２のゲート導電体２、３間の領域内に配置されており、第８および第９拡散領域１８、１９は、この領域の外部に配置されている。
本実施形態の第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２のソース領域は、第３拡散領域１３という同一の拡散領域をシェアしている。本実施形態の第３拡散領域１３は、Ｙ方向に延びる形状を有している。
第４拡散領域１４と第８拡散領域１８はそれぞれ、第１のトランスファトランジスタＴｒＴ１のソース領域とドレイン領域に相当する。第４拡散領域１４と第８拡散領域１８は、第１の導電体部分４ａを挟むように配置されている。第４拡散領域１４は、第１および第２の導電体部分４ａ、４ｂ間の領域内に配置されており、第８拡散領域１８は、この領域の外部に配置されている。
第５拡散領域１５と第９拡散領域１９はそれぞれ、第２のトランスファトランジスタＴｒＴ２のソース領域とドレイン領域に相当する。第５拡散領域１５と第９拡散領域１９は、第２の導電体部分４ｂを挟むように配置されている。第５拡散領域１５は、第１および第２の導電体部分４ａ、４ｂ間の領域内に配置されており、第９拡散領域１９は、この領域の外部に配置されている。
本実施形態の第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２のソース領域は、第４および第５拡散領域１４、１５という別個の拡散領域である。第４拡散領域１４は、第５拡散領域１５の＋Ｙ方向側に配置されている。このような配置には例えば、幅Ｗ２を狭く設定できるという利点がある。なお、第４拡散領域１４は、第５拡散領域１５の−Ｙ方向側に配置してもよい。
また、本実施形態の第１のドライバトランジスタＴｒＤ１と第１のトランスファトランジスタＴｒＴ１のドレイン領域は、第８拡散領域１８という同一の拡散領域をシェアしている。本実施形態の第８拡散領域１８は、Ｙ方向に延びる形状を有している。
また、本実施形態の第２のドライバトランジスタＴｒＤ２と第２のトランスファトランジスタＴｒＴ２のドレイン領域は、第９拡散領域１９という同一の拡散領域をシェアしている。本実施形態の第９拡散領域１９は、Ｙ方向に延びる形状を有している。
なお、第１および第２の導電体部分４ａ、４ｂがそれぞれ、第４および第５拡散領域１４、１５の±Ｘ方向側に配置されているのに対し、第３の導電体部分４ｃは、第４および第５拡散領域１４、１５の−Ｙ方向側に配置されている。別言すると、第３の導電体部分４ｃは、第４および第５拡散領域１４、１５に対し、第３拡散領域１３の反対側に配置されている。これは、第３の導電体部分４ｂをＳＲＡＭセルＣとその−Ｙ方向に隣接するＳＲＡＭセルとで共用するためである。
符号Ｒｐ、Ｒｎ１、Ｒｎ２は、ＳＲＡＭセルＣ内の領域を示す。領域Ｒｐと領域Ｒｎ１との境界は、直線Ｌ１である。領域Ｒｐと領域Ｒｎ２との境界は、直線Ｌ２である。領域Ｒｐは、ＳＲＡＭセルＣ内の中央部に位置している。領域Ｒｎ１、Ｒｎ２はそれぞれ、ＳＲＡＭセルＣ内の±Ｘ方向の端部に位置している。これらの領域Ｒｐ、Ｒｎ１、Ｒｎ２はいずれも、ＳＲＡＭセルＣ内の＋Ｙ方向の端部から−Ｙ方向の端部まで延びている。
以上のように、第１、第２、および第３拡散領域１１、１２、１３は、第１および第２のゲート導電体２、３間に配置されており、第４および第５拡散領域１４、１５は、第１および第２の導電体部分４ａ、４ｂ間に配置されている。
よって、本実施形態においては、ｐ型領域である第１から第５拡散領域１１〜１５が、ＳＲＡＭセルＣ内の中央部にまとまって配置されている。具体的には、第１から第５拡散領域１１〜１５は、Ｙ方向に延びる帯形形状の領域Ｒｐ内に配置されている。よって、第１から第５拡散領域１１〜１５はいずれも、Ｙ方向に延びる同一の直線Ｌ上に配置されている。
一方、本実施形態においては、ｎ型領域である第６から第９拡散領域１６〜１９が、ＳＲＡＭセルＣ内の端部に配置されている。具体的には、第６および第８拡散領域１６、１８は領域Ｒｎ１内に配置され、第７および第９拡散領域１７、１９は領域Ｒｎ２内に配置されている。よって、第６および第８拡散領域１６、１８は、直線Ｌや直線Ｌ１の−Ｘ方向側、換言すると帯形形状の領域Ｒｐの−Ｘ方向側に配置されている。また、第７および第９拡散領域１７、１９は、直線Ｌや直線Ｌ２の＋Ｘ方向側、換言すると帯形形状の領域Ｒｐの＋Ｘ方向側に配置されている。
本実施形態によれば、第１から第５拡散領域１１〜１５を中央部にまとめて配置することにより、ソース／ドレイン領域に相当するｐ型領域とｎ型領域のレイアウトを単純化することができる。具体的には、ｐ型領域である第１から第５拡散領域１１〜１５と、ｎ型領域である第６から第９拡散領域１６〜１９がそれぞれ、単純な帯形の形状を有する領域Ｒｐ内と領域Ｒｎ１、Ｒｎ２内とに配置されている。よって、本実施形態によれば、ソース／ドレイン領域を形成するためのリソグラフィを容易に行うことが可能となり、ＴＦＥＴの特性のばらつきを抑制することが可能となる。
［コンタクトプラグ２１〜２９］
第１から第９のコンタクトプラグ２１〜２９はそれぞれ、第１から第９拡散領域１１〜１９上に形成されている。第１から第９のコンタクトプラグ２１〜２９は、第１から第９拡散領域１１〜１９と第１から第６配線３１〜３６とを電気的に接続している。
第１のコンタクトプラグ２１は、第１拡散領域１１上と第２のゲート導電体３上とに配置されている。これにより、第１のロードトランジスタＴｒＬ１のドレイン（第１拡散領域１１）が、第２のロードトランジスタＴｒＬ２および第２のドライバトランジスタＴｒＤ２のゲート（第２のゲート導電体３）に電気的に接続されている（図１参照）。
第２のコンタクトプラグ２２は、第２拡散領域１２上と第１のゲート導電体２上とに配置されている。これにより、第２のロードトランジスタＴｒＬ２のドレイン（第２拡散領域１２）が、第１のロードトランジスタＴｒＬ１および第１のドライバトランジスタＴｒＤ１のゲート（第１のゲート導電体２）に電気的に接続されている（図１参照）。
［配線３１〜３６］
第１から第６配線３１〜３６はそれぞれ、第１から第６のコンタクトプラグ２１〜２６上に形成されている。
第１配線３１は、第１および第８のコンタクトプラグ２１、２８上に配置されている。これにより、第１のロードトランジスタＴｒＬ１のドレイン（第１拡散領域１１）が、第１のドライバトランジスタＴｒＤ１および第１のトランスファトランジスタＴｒＴ１のドレイン（第８拡散領域１８）に電気的に接続されている（図１参照）。
第２配線３２は、第２および第９のコンタクトプラグ２２、２９上に配置されている。これにより、第２のロードトランジスタＴｒＬ２のドレイン（第２拡散領域１２）が、第２のドライバトランジスタＴｒＤ２および第２のトランスファトランジスタＴｒＴ２のドレイン（第９拡散領域１９）に電気的に接続されている（図１参照）。
第３配線３３は、接地配線ＶＳＳである。これにより、第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２のソース（第３拡散領域１３）が、接地配線ＶＳＳに電気的に接続されている（図１参照）。
第６配線３６は、電源配線ＶＤＤである。第６配線３６は、第６および第７のコンタクトプラグ２６、２７上に配置されている。これにより、第１および第２のロードトランジスタＴｒＬ１、ＴｒＬ２のソース（第６および第７拡散領域１６、１７）が、電源配線ＶＤＤに電気的に接続されている（図１参照）。
［ビアプラグ４３〜４５］
第１のビアプラグ４３は、第３配線３３上に形成されている。一方の第１のビアプラグ４３は、ＳＲＡＭセルＣの＋Ｘ方向の端部に位置している。他方の第１のビアプラグ４３は、ＳＲＡＭセルＣの−Ｘ方向の端部に位置している。
第２および第３のビアプラグ４４、４５はそれぞれ、第４および第５配線３４、３５上に形成されている。
［配線５３〜５５］
第７配線５３は、第１のビアプラグ４３上に形成されている。第７配線５３は、接地配線ＶＳＳである。
第８配線５４は、第２のビアプラグ４４上に形成されている。第８配線５４は、ビット線ＢＬである。これにより、第１のトランスファトランジスタＴｒＴ１のソース（第４拡散領域１４）がビット線ＢＬに電気的に接続されている（図１参照）。
第９配線５５は、第３のビアプラグ４５上に形成されている。第９配線５５は、ビット線／ＢＬである。これにより、第２のトランスファトランジスタＴｒＴ２のソース（第５拡散領域１５）がビット線／ＢＬに電気的に接続されている（図１参照）。
（１）第１実施形態のトランジスタ
図３は、第１実施形態の各トランジスタの構造を示す断面図である。
図３(ａ)は、第１のロードトランジスタＴｒＬ１の断面を示す。図３(ｂ)は、第１のドライバトランジスタＴｒＤ１の断面を示す。図３(ｃ)は、第１のトランスファトランジスタＴｒＴ１の断面を示す。
これらのトランジスタの各々は、基板１上に形成されたゲート絶縁膜６１と、ゲート絶縁膜６１上に形成されたゲート電極６２と、ゲート電極６２の側面に形成された側壁絶縁膜６３とを備えている。これらのトランジスタは、層間絶縁膜６４で覆われている。
第１のロードトランジスタＴｒＬ１のゲート電極６２（第１のゲート導電体２）は、異なる導電型の第１拡散領域１１と第６拡散領域１６との間に挟まれている。第１拡散領域１１はドレイン領域として機能し、第６拡散領域１６はソース領域として機能する。第２のロードトランジスタＴｒＬ２は、第１のロードトランジスタＴｒＬ１と同様の構造を有している。
第１のドライバトランジスタＴｒＤ１のゲート電極６２（第１のゲート導電体２）は、異なる導電型の第３拡散領域１３と第８拡散領域１８との間に挟まれている。第３拡散領域１３はソース領域として機能し、第８拡散領域１８はドレイン領域として機能する。第２のドライバトランジスタＴｒＤ２は、第１のドライバトランジスタＴｒＤ１と同様の構造を有している。
第１のトランスファトランジスタＴｒＴ１のゲート電極６２（第１の導電体部分４ａ）は、異なる導電型の第４拡散領域１４と第８拡散領域１８との間に挟まれている。第４拡散領域１４はソース領域として機能し、第８拡散領域１８はドレイン領域として機能する。第２のトランスファトランジスタＴｒＴ２は、第１のトランスファトランジスタＴｒＴ１と同様の構造を有している。
図４は、第１実施形態の第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２の動作を説明するためのグラフである。
図４は、ソース端子にドレイン電圧を印加し、ドレイン端子にソース電圧を印加した場合の本実施形態のＴＦＥＴの動作を示している。具体的には、ソース電圧を０〜１Ｖに設定し、ドレイン電圧を０Ｖに設定し、ゲート電圧を０〜２Ｖに設定した場合のｎ型ＴＦＥＴの動作が示されている。図４の横軸は、ソース−ドレイン電圧を表す。図４の縦軸は、ドレイン電流を示す。図４の縦軸の電流値に付されたマイナスは、このドレイン電流が通常動作時とは逆方向に流れることを示している。
以下、本実施形態の第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２の動作を、図４を参照しながら説明する。
第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２は、電流がドレイン端子からソース端子に流れるように使用される場合と、電流がソース端子からドレイン端子に流れるように使用される場合とがある。よって、これらのトランジスタＴｒＴ１、ＴｒＴ２をＴＦＥＴとする場合、ソース端子とドレイン端子との間に双方向に電流を流すことができるか否かが問題となる。
ＴＦＥＴは、異なる導電型のソース領域とドレイン領域とを備え、ソース領域とチャネル領域との間のバンド間トンネリングにより電流を発生させる。しかしながら、ＴＦＥＴのソース端子にドレイン電圧を印加し、ＴＦＥＴのドレイン端子にソース電圧を印加した場合、バンド間トンネリングは起こらない。よって、この場合には、バンド間トンネリングによる電流は発生しない。
しかしながら、ＴＦＥＴは、ソース領域とチャネル領域との間、またはチャネル領域とドレイン領域との間にｐｎ接合を備えている。よって、ＴＦＥＴのソース端子にドレイン電圧を印加し、ＴＦＥＴのドレイン端子にソース電圧を印加した場合、このｐｎ接合に順方向電圧が印加されて拡散電流が流れる。
よって、第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２をＴＦＥＴとする場合、一方向に流れる電流と他方向に流れる電流との特性が異なるものの、ソース端子とドレイン端子との間に双方向に電流を流すことができる。図４は、電流が本来の方向とは逆方向に流れる場合、すなわち、電流がソース端子からドレイン端子に流れる場合のｎ型ＴＦＥＴの動作を示している。
ただし、第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２のｐｎ接合に順方向電圧を印加する場合、非選択セルのｐｎ接合にも順方向電圧が印加される。よって、データの読み出しエラーを抑制するために、本実施形態の第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２は、図４のドレイン電流がゲート電圧に応じて変化する領域内で使用される。具体的には、本実施形態の第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２は、図４のソース−ドレイン電圧をビルトインポテンシャル以下に設定した状態で使用される。
（２）第１実施形態の比較例
図５は、第１実施形態の第１比較例の半導体装置の構造を示す平面図である。図５は、１つのＳＲＡＭセルＣのゲート導電体層を示している。
本比較例の第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２は、ｎ型ＭＩＳＦＥＴである。よって、本比較例の第４および第５拡散領域１４、１５は、ｎ型領域である。
本比較例においては、第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２がＭＩＳＦＥＴであるため、これらのトランジスタＴｒＴ１、ＴｒＴ２の短チャネル効果の抑制が難しく、ＳＲＡＭの消費電力の低減が難しいことが問題となる。また、本比較例においては、第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２がＭＩＳＦＥＴであるため、これらのトランジスタＴｒＴ１、ＴｒＴ２の面積が大きいことが問題となる。
一方、本実施形態によれば、ＳＲＡＭセルＣを６つのＴＦＥＴで構成することで、ＳＲＡＭの消費電力を低減することや、第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２の面積を縮小することが可能となる。
図６は、第１実施形態の第２比較例の半導体装置の構造を示す平面図である。図６は、１つのＳＲＡＭセルＣのゲート導電体層を示している。
本比較例の第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２は、第１実施形態と同様にｎ型ＴＦＥＴである。しかしながら、本比較例のＳＲＡＭセルＣのレイアウトは、第１比較例のＳＲＡＭセルＣのレイアウトと同一である。
よって、本比較例の第１から第５拡散領域１１〜１５は、ＳＲＡＭセルＣ内の中央部だけでなく、ＳＲＡＭセルＣ内の±Ｘ方向の端部にも配置されている。そのため、本比較例の領域Ｒｐの形状は、第１実施形態と同様の帯形ではなく、逆Ｔ字形となっている。
このように、本比較例においては、ソース／ドレイン領域に相当する第１から第９拡散領域１１〜１９が基板１上に複雑に配置されている。そのため、本比較例においては、ソース／ドレイン領域を形成するためのリソグラフィが困難となり、ＴＦＥＴの特性がばらつく可能性がある。
一方、本実施形態によれば、第１から第５拡散領域１１〜１５をＳＲＡＭセルＣ内の中央部にまとめて配置することにより、ソース／ドレイン領域に相当するｐ型領域とｎ型領域のレイアウトを単純化することができる。よって、本実施形態によれば、ソース／ドレイン領域を形成するためのリソグラフィを容易に行うことが可能となり、ＴＦＥＴの特性のばらつきを抑制することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２、３、４：第１、第２、第３のゲート導電体、
４ａ、４ｂ、４ｃ：第１、第２、第３の導電体部分、
１１、１２、１３：第１、第２、第３拡散領域、
１４、１５、１６：第４、第５、第６拡散領域、
１７、１８、１９：第７、第８、第９拡散領域、
２１、２２、２３：第１、第２、第３のコンタクトプラグ、
２４、２５、２６：第４、第４、第６のコンタクトプラグ、
２７、２８、２９：第７、第８、第９のコンタクトプラグ、
３１、３２、３３：第１、第２、第３配線、
３４、３５、３６：第４、第５、第６配線、
４３、４４、４５：第１、第２、第３のビアプラグ、
５３、５４、５５：第７、第８、第９配線、
６１：ゲート絶縁膜、６２：ゲート電極、６３：側壁絶縁膜、６４：層間絶縁膜

Claims (5)

  1. 基板と、
    前記基板上に配置され、１対の第１部分と１対の第２部分とを含む複数のゲート導電体と、
    前記１対の第１部分の一方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ドレイン領域に相当する第１導電型の拡散領域は、前記１対の第１部分間に配置されている第１のロードトランジスタと、
    前記１対の第１部分の他方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ドレイン領域に相当する前記第１導電型の拡散領域は、前記１対の第１部分間に配置されている第２のロードトランジスタと、
    前記１対の第１部分の前記一方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第１部分間に配置されている第１のドライバトランジスタと、
    前記１対の第１部分の前記他方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第１部分間に配置されている第２のドライバトランジスタと、
    前記１対の第２部分の一方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第２部分間に配置されている第１のトランスファトランジスタと、
    前記１対の第２部分の他方を挟むように配置された異なる導電型のソース領域とドレイン領域とを備え、前記ソース領域に相当する前記第１導電型の拡散領域は、前記１対の第２部分間に配置されている第２のトランスファトランジスタと、
    を備える半導体装置。
  2. 前記第１および第２のロードトランジスタ、前記第１および第２のドライバトランジスタ、および前記第１および第２のトランスファトランジスタの前記第１導電型の拡散領域は、前記基板の表面に平行な第１方向に延びる帯形形状の領域内に配置されている、請求項１に記載の半導体装置。
  3. 前記第１のロードトランジスタ、前記第１のドライバトランジスタ、および前記第１のトランスファトランジスタの前記ソース領域または前記ドレイン領域に相当する第２導電型の拡散領域は、前記帯形形状の領域の一側に配置されており、
    前記第２のロードトランジスタ、前記第２のドライバトランジスタ、および前記第２のトランスファトランジスタの前記ソース領域または前記ドレイン領域に相当する前記第２導電型の拡散領域は、前記帯形形状の領域の他側に配置されている、
    請求項２に記載の半導体装置。
  4. 前記１対の第１部分および前記１対の第２部分は、前記基板の表面に平行な第１方向に延びている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記１対の第１部分の前記一方と前記１対の第２部分の前記一方は、同一の直線上に配置され、
    前記１対の第１部分の前記他方と前記１対の第２部分の前記他方は、同一の直線上に配置されている、
    請求項４に記載の半導体装置。
JP2014164494A 2014-08-12 2014-08-12 半導体装置 Pending JP2016040803A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014164494A JP2016040803A (ja) 2014-08-12 2014-08-12 半導体装置
US14/550,526 US20160049187A1 (en) 2014-08-12 2014-11-21 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014164494A JP2016040803A (ja) 2014-08-12 2014-08-12 半導体装置

Publications (1)

Publication Number Publication Date
JP2016040803A true JP2016040803A (ja) 2016-03-24

Family

ID=55302632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014164494A Pending JP2016040803A (ja) 2014-08-12 2014-08-12 半導体装置

Country Status (2)

Country Link
US (1) US20160049187A1 (ja)
JP (1) JP2016040803A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3048809B1 (fr) * 2016-03-11 2018-03-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire sram comprenant un n-tfet et un p-tfet
US11856761B2 (en) * 2021-05-07 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with different doping types

Also Published As

Publication number Publication date
US20160049187A1 (en) 2016-02-18

Similar Documents

Publication Publication Date Title
TWI677076B (zh) 靜態隨機存取記憶體裝置
US10153286B2 (en) SRAM cells with vertical gate-all-round MOSFETs
KR101547445B1 (ko) Ｓｒａｍ 셀과 어레이
US9418728B2 (en) Dual-port static random-access memory cell
US8315084B2 (en) Fully balanced dual-port memory cell
TWI521540B (zh) 電子元件以及佈局元件
US9425085B2 (en) Structures, devices and methods for memory devices
JP5701831B2 (ja) パスゲートを備えた半導体記憶装置
TWI754385B (zh) 靜態隨機存取記憶胞、其形成方法及記憶體陣列
TW201803086A (zh) 靜態隨機存取記憶體的佈局圖案
JPWO2009060934A1 (ja) 半導体装置及びその製造方法
CN111524889B (zh) 静态随机存取存储器
CN111599812B (zh) 静态随机存取存储器
WO2016117288A1 (ja) 半導体集積回路装置
US10199380B2 (en) SRAM cell with T-shaped contact
US10153287B1 (en) Layout pattern for static random access memory
US9202553B2 (en) Semiconductor storage device
JP2016040803A (ja) 半導体装置
JP2011199034A (ja) 半導体装置
US10559573B2 (en) Static random access memory structure
US10541244B1 (en) Layout pattern for static random access memory
TW201801292A (zh) 靜態隨機存取記憶體儲存單元
JP5131788B2 (ja) Ｓｒａｍセル及びｓｒａｍ装置