TWI677076B - 靜態隨機存取記憶體裝置 - Google Patents

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TWI677076B
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Jhon Jhy Liaw
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Abstract

根據部分實施例提供一靜態隨機存取記憶體裝置。靜態隨機存取記憶體裝置包括一外圍邏輯電路、多個雙埠靜態隨機存取記憶胞、一位於一第一金屬層中的第一群金屬線、一位於一第二金屬層中的第二群金屬線、一位於一第三金屬層中的第三群金屬線以及多個跨接結構。各雙埠靜態隨機存取記憶胞包括一寫入埠部以及一讀取埠部。各跨接結構包括位於第二金屬層中，並且電性連接至第一和第三金屬層的金屬線的第一、第二和第三金屬連接墊。

Description

靜態隨機存取記憶體裝置
本揭露是關於一種記憶體，且特別是有關於一種靜態隨機存取記憶體結構。
在深次微米積體電路(IC)的技術中，一埋入的靜態隨機存取記憶體(SRAM)裝置已成為一流行的儲存單元，其應用於高速傳輸產品、影像處理產品及系統晶片(system-on-chip；SOC)產品中。舉例而言，一雙埠(dual port；DP)靜態隨機存取記憶體允許並列操作，如在一週期中，一讀一寫或是二讀，因此，相較於單埠靜態隨機存取記憶體而言，雙埠靜態隨機存取記憶體具有較高的頻寬。為了降低晶片尺寸並增加封裝密度，在埋入式記憶體以及系統晶片產品中，低負載以及高速的記憶胞結構係為重要的課題。
隨著積體電路製造中使用的微影方法不斷改進以允許在金屬和半導體特徵中產生越來越小的特徵尺寸，特徵之間的間距(即中心到中心或邊到邊的距離)也不斷地減少。在例如10奈米或以下的先進製程節點中，會採用受限的佈局設計規則，用以擴展現有微影蝕刻工具的能力，例如193奈米浸沒 微影。這些限制包括金屬線之間的單向佈線和固定(即，均勻)間距。這些用於金屬線的單向佈線規則與固定間距的佈線規則相結合可能產生金屬線不能在晶片不受相同佈線規則約束的相鄰區域之間適當對準的情況，例如，在靜態隨機存取記憶胞區域和外圍邏輯區域之間，因此防礙了兩個晶片區域之間的電性連接。在這些領域中的改進是被期待的。
本揭露的一實施例包括一種靜態隨機存取記憶體裝置。靜態隨機存取記憶體裝置包括一外圍邏輯電路、多個雙埠靜態隨機存取記憶胞、一第一群金屬線、一第二群金屬線、一第三群金屬線以及多個跨接結構。各雙埠靜態隨機存取記憶胞包括一寫入埠部以及一讀取埠部。寫入埠部包括一第一群電晶體。讀取埠部包括一第二群電晶體。第一群金屬線包括一寫入位元線、一反向寫入位元線、一讀取位元線、一寫入字元線連接墊與一讀取字元線連接墊，其中第一群金屬線位於一第一金屬層中。第二群金屬線包括一寫入字元線，其中第二群金屬線位於一第二金屬層中。第三群金屬線包括一全域寫入位元線與一反向全域寫入位元線，其中第三群金屬線位於一第三金屬層中。各跨接結構包括一第一金屬連接墊、一第二金屬連接墊以及一第三金屬連接墊。第一金屬連接墊位於第二金屬層中，且電性連接至寫入位元線和全域寫入位元線。第二金屬連接墊位於第二金屬層中，且電性連接至反向寫入位元線和反向全域寫入位元線。第三金屬連接墊位於第二金屬層中，且電性連接 至讀取位元線與外圍邏輯電路的一外圍金屬線，外圍金屬線位於第一金屬層中。
100‧‧‧積體電路
102‧‧‧靜態隨機存取記憶陣列區域
104‧‧‧邏輯區
200‧‧‧雙埠靜態隨機存取記憶胞
202‧‧‧寫入埠部
204‧‧‧讀取埠部
206‧‧‧資料閂
208‧‧‧電壓節點
210‧‧‧寫入字元線
212、214、402、404、902、904、906、908、1006、1008‧‧‧寫入位元線
216、606、810、812、910、912、1004、1102‧‧‧讀取位元線
218‧‧‧讀取字元線
220‧‧‧第一負電壓節點
222‧‧‧第二負電壓節點
224‧‧‧第三負電壓節點
300‧‧‧上視圖
302‧‧‧單位胞區域
304‧‧‧第一尺寸
306‧‧‧第二尺寸
308‧‧‧N阱區域
310‧‧‧P阱區域
312‧‧‧第一鰭狀主動區域
312a、312b、312c、314a、314b、316a、316b‧‧‧鰭狀主動特徵
314‧‧‧第二鰭狀主動區域
316‧‧‧第三鰭狀主動區域
318‧‧‧第四鰭狀主動區域
320‧‧‧第五鰭狀主動區域
322、324‧‧‧長閘
326、328、329‧‧‧短閘
330、330-1、330-2、330-3、330-4、330-5、330-6、330-7、330-8、330-9、330-10、330-11、511‧‧‧第一貫孔
332、332-1、332-2、334‧‧‧接觸特徵
400、416‧‧‧示意圖
406‧‧‧接點
408、529‧‧‧第二貫孔
410‧‧‧第一寫入埠連接墊
412‧‧‧第二寫入埠接觸墊
414‧‧‧讀取埠連接墊
418‧‧‧寬讀取字元線
420‧‧‧中介讀取字元線連接墊
422、531‧‧‧第三貫孔
424‧‧‧讀取字元線連接墊
426、533‧‧‧第四貫孔
500‧‧‧側視圖
502‧‧‧第一金屬層
503‧‧‧第一金屬線
504‧‧‧第二金屬層
505‧‧‧第二金屬線
506‧‧‧第三金屬層
507‧‧‧第三金屬線
508‧‧‧第四金屬層
509‧‧‧第四金屬線
510‧‧‧第一貫孔層
512‧‧‧接觸層
514‧‧‧長接點
516‧‧‧閘極接點
518‧‧‧對接接點
520‧‧‧基板層
522‧‧‧淺溝槽絕緣特徵
524‧‧‧基板特徵
526‧‧‧閘極
528‧‧‧第二貫孔層
530‧‧‧第三貫孔層
532‧‧‧第四貫孔層
600‧‧‧金屬線結構
602‧‧‧金屬線
604‧‧‧間距
608‧‧‧介面
610‧‧‧跨接結構
612、614‧‧‧跨接器
616‧‧‧阱帶胞
618、620‧‧‧阱帶線
800、900、1000、1100、1200、1300‧‧‧靜態隨機存取記憶胞陣列
802‧‧‧欄
804‧‧‧列
806、808、1002‧‧‧子陣列
814‧‧‧邊緣胞
Node_1、Node_2‧‧‧儲存節點
W_PU-1、W_PU-2‧‧‧上拉電晶體
W_PD-1、W_PD-2、R_PD-1‧‧‧下拉電晶體
W_PG-1、W_PG-2、R_PG-1‧‧‧通閘電晶體
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。
第1圖繪示了依據本揭露的實施例的一積體電路，其包括靜態隨機存取記憶體陣列和外圍邏輯電路。
第2圖繪示了依據本揭露的實施例的在靜態隨機存取記憶體晶片上的靜態隨機存取記憶體陣列的一個雙埠靜態隨機存取記憶胞的電路圖。
第3圖繪示了依據本揭露的實施例的第1圖的雙埠靜態隨機存取記憶胞的上視圖。
第4A圖與第4B圖繪示了依據本揭露的實施例的用於覆蓋第2圖的雙埠靜態隨機存取記憶胞的金屬線的示意圖。
第5圖繪示了依據本揭露的實施例的一示例性金屬層結構的側視圖。
第6圖繪示了依據本揭露的實施例的在靜態隨機存取記憶胞陣列和使用跨接結構來橋接介面的外圍邏輯電路之間的介面處的金屬線結構。
第7A圖與第7B圖繪示了來自第6圖的跨接器的側視圖。
第8A圖、第9A圖、第10A圖、第11A圖、第12A圖與第13A圖繪示了根據本揭露的變化實施例的靜態隨機存取記憶胞陣列的方塊圖。
第8B圖、第9B圖、第10B圖、第11B圖、第12B圖與第13B圖繪示了未繪示出靜態隨機存取記憶體陣列的底層特徵的第8A圖、第9A圖、第10A圖、第11A圖、第12A圖與第13A圖的讀取和寫入線。
以下揭露提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。並且，為使說明簡化及明確，不同特徵亦將任意地以不同尺度繪製。
此外，空間相對術語，諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除 了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。舉例而言，如果在附圖中的裝置被翻轉，則被描述為「下方(beneath)」或「以下(below)」的其它元件或特徵將會被轉向為「上方(above)」的其它元件或特徵。因此，示例性術語「以下(below)」可以包含上方和下方的方位。此裝置可以其他方式定向(旋轉90度或處於其他方位上)，而本案中使用之空間相對描述詞可相應地進行解釋。
本揭露的各種實施例一般涉及了半導體裝置及其形成方法。更具體而言，本揭露是關於用以受限於設計規則的半導體裝置製程的金屬線層中的新穎和改進跨接結構。在本揭露的實施例中，跨接器由導電金屬形成，且與相鄰貫孔層中的金屬貫孔結合在一個或多個其它金屬層或裝置層中的元件之間提供電性連接。舉例而言，在第一金屬層中的兩條金屬線可以不對準，跨接器可以被放置在第二金屬層中，並且可以形成金屬通孔以將跨接器電性連接到每條金屬線，從而允許它們在雖不對準的情況下電性連接。新的跨接器可以用於積體電路的多層互連形成以及相關領域的具通常知識者所知的其它領域。此新穎跨接器的各個方面將在下述的積體電路100的多層互連形成的脈絡中被討論。
積體電路100是用以提供說明的目的，並不會對本揭露的實施例做出關於任何裝置的數量、任何區域的數量或者任何結構或區域的配置的必要限制。此外，積體電路100可以包括靜態隨機存取記憶體(static random access memory；SRAM)及/或邏輯電路，被動元件如電阻器、電容器和電感 器，以及主動元件如p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、金氧半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金氧半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極型電晶體、高電壓電晶體、高頻電晶體、其它記憶元件及其組合。
第1圖繪示了依據本揭露的實施例的積體電路100的方塊圖。積體電路100包括至少一個電晶體基的靜態隨機存取記憶體(static random access memory；SRAM)陣列區域102和至少一個外圍邏輯區104。在部份實施例中，靜態隨機存取記憶陣列區域102可藉外圍邏輯區104在多側上為界。積體電路100可具有未在此敘述的多個部件形成於其中。積體電路100可以包括多層，並且每層可以包含金屬特徵、半導體特徵等。舉例而言，半導體電晶體特徵可以形成在半導體層中，並且形成在半導體層上方的各層的金屬線可以用於電性連接半導體特徵以形成電路。在部分實施例中，積體電路100可以是靜態隨機存取記憶體。
靜態隨機存取記憶陣列區域102包括至少一個含有電晶體基的靜態隨機存取記憶體電路的半導體層，其參照第2圖描述於下文。靜態隨機存取記憶體陣列區域102包含至少三金屬層，其各者皆包括提供靜態隨機存取記憶體電路的元件之間電性連接的金屬線，且其便於與邏輯區104的邏輯電路互連。靜態隨機存取記憶陣列區域102的金屬層可以包括各種不同尺寸和間距的金屬線。舉例而言，電源導電線可以比非電源 導電金屬線寬。因為靜態隨機存取記憶陣列區域102的金屬層可以具有各種尺寸的特徵，所以特徵的佈局可能有些不規則，並且可能不存在一橫越靜態隨機存取記憶陣列區域102的金屬層的均勻間距。
邏輯區104包括至少一個含有電晶體基的靜態隨機存取記憶體電路的半導體層與至少三金屬層，此三金屬層各者皆包括提供邏輯電路的元件之間電性連接的金屬線，且其便於與靜態隨機存取記憶體陣列區域102的靜態隨機存取記憶體電路互連。在部分實施例中，可以使用改良的微影製程節點來製造邏輯區104，且因此用於邏輯區104的設計規則可以指定橫越整個邏輯區104上的金屬層的金屬線是均勻的。此外，改良製程節點所需的設計規則可以指定邏輯區104的金屬線是均勻的尺寸。作為這些在邏輯區104中的金屬線的間距和均勻尺寸的設計規則限制之結果，在邏輯區104的金屬線和靜態隨機存取記憶陣列區域102的金屬線之間的兩個區域的介面之處可能存在未對準，如下文將進行進一步的描述。
請參照第2圖，其繪示了依據本揭露的實施例的積體電路100的在靜態隨機存取記憶體陣列區域102中的靜態隨機存取記憶體陣列的一個雙埠靜態隨機存取記憶胞的電路圖。在本實施例中，雙埠靜態隨機存取記憶胞200具有8個電晶體。雙埠靜態隨機存取記憶胞200具有寫入埠部202和讀取埠部204。寫入埠部202在資料閂206中包含雙埠靜態隨機存取記憶胞200的資料儲存部，其可儲存一位元訊息。電力藉由正電壓節點208(即電源電壓線)、第一負電壓節點220(即第 一返回電壓線)和第二負電壓節點222(即第二返回電壓線)被提供到寫入埠部202。只要電力被提供至資料閂206，資料閂206將達到邏輯低(即邏輯“0”)或邏輯高(即邏輯“1”)的穩態。寫入埠部202還包括一對寫入位元線，寫入位元線212和反向寫入位元線214，其有助於覆寫如下將進一步描述的穩態。這些寫入位元線212和214可以被稱為局部寫入位元線。讀取埠部204包括讀取位元線216，其有助於讀取資料閂206如下將進一步描述的狀態。讀取位元線216可以稱為局部讀取位元線。電力藉由正電壓節點208和第三負電壓節點224被提供給讀取埠部204。
在本實施例中，寫入埠部202包括寫入埠的上拉電晶體W_PU-1和W_PU-2，寫入埠的下拉電晶體W_PD-1和W_PD-2以及寫入埠的通閘電晶體W_PG-1和W_PG-2。上拉電晶體W_PU-1和下拉電晶體W_PD-1的汲極互連，上拉電晶體W_PU-2和下拉電晶體W_PD-2的汲極互連。上拉電晶體W_PU-1和W_PU-2、下拉電晶體W_PD-1和W_PD-2交叉耦合以形成資料閂206(即一對交叉耦合的反相器)。資料閂206的儲存節點Node_1藉由寫入埠的通閘電晶體W_PG-1耦合到寫入位元線212(即第2圖所示之W_BL)，而儲存節點Node_2藉由寫入埠的通閘電晶體W_PG-2耦合到反向寫入位元線214(即第2圖所示之W_BLB)，其中儲存節點Node_1和Node_2是通常處於相反邏輯電平(例如，邏輯高或邏輯低)的互補節點。寫入埠的通閘電晶體W_PG-1和W_PG-2的閘極連接到寫入字元線210(即第2圖所示之W_WL)。
在本實施例中，讀取埠部204包括讀取埠的下拉電晶體R_PD-1和讀取埠的通閘電晶體R_PG-1。讀取埠的通閘電晶體R_PG-1的閘極連接到讀取字元線218(即第2圖所示之R_WL)，其與寫入字元線210在電性上和物性上分離。當執行寫入操作時，讀取埠的通閘電晶體R_PG-1關閉，寫入埠的通閘電晶體W_PG-1和W_PG-2開啟。資料因此藉由寫入位元線212和反向寫入位元線214而被寫入雙埠靜態隨機存取記憶胞200。反之，當執行讀取操作時，寫入埠的通閘電晶體W_PG-1和W_PG-2關閉，讀取埠的通閘電晶體R_PG-1開啟。資料因此被讀取到讀取位元線216中。
請參照第3圖，其繪示了依據本揭露的實施例的第1圖的雙埠靜態隨機存取記憶胞200的上視圖300。第5圖將與第3圖結合敘述，且其繪示了依據本揭露的實施例的一示例性金屬層結構的側視圖500。上視圖300繪示了基板層(即第5圖的基板層520)、接觸層(即第5圖的接觸層512)、貫孔層(即第5圖的第一貫孔層510)以及在基板層上方的金屬層，亦稱為第一金屬層(即第5圖的第一金屬層502)的佈局。
基板層(即基板層520)是包括矽的半導體基板。可變地，基板包括鍺、鍺化矽或其它合適的半導體材料。半導體基板可以包括其它適當的特徵和結構。在一實施例中，半導體基板採用在用以隔離的支持塊晶圓的絕緣層上形成的半導體材料層。此技術和結構被稱為矽基絕緣體(silicon-on-insulator；SOI)。矽基絕緣體結構可以通過不同的技術形成，包括藉由注入氧的分離(separation by implanted oxygen；SIMOX)、鍵合和回蝕(etching back；BESOI)以及區域熔合和再結晶(recrystallization；ZMR)。
雙埠靜態隨機存取記憶胞200形成在半導體基板的單位胞區域302中。在一實施例中，單位胞區域302定義為在第一方向上跨距至第一尺寸304，且在與第一方向垂直的第二方向上跨距至第二尺寸306的一矩形形狀。第一尺寸304比第二尺寸306長。第一和第二尺寸(304和306)分別被稱為較長間距和較短間距。雙埠靜態隨機存取記憶胞200包括設置在胞的中心部分中的N阱區域308。雙埠靜態隨機存取記憶胞200還包括設置在N阱308兩側的P阱區域310。在一實施例中，N阱區域308和P阱區域310延伸到單元胞之外的多個胞邊界。例如，N阱區域308和P阱區域310在第二方向上延伸到4個或更多個胞上。
各種主動區域被定義在基板中，且通過絕緣特徵彼此絕緣。絕緣特徵利用適當的技術在半導體基板中形成。在一實施例中，通過淺溝槽絕緣(STI)技術形成絕緣特徵。在另一實施例中，絕緣特徵可變化地藉由矽的局部氧化(LOCOS)技術形成。在又一實施例中，淺溝槽絕緣特徵的形成包括在基板中蝕刻溝槽，且藉由一種或多種絕緣體材料(例如氧化矽、氮化矽或氮氧化矽)填充溝槽。填充的溝槽可以具有多層結構，例如具有填充溝槽的氮化矽的熱氧化物襯墊層。當形成絕緣特徵時，主動區域被定義在半導體基板中。
雙埠靜態隨機存取記憶胞200利用鰭狀主動區域(鰭狀主動特徵)來形成鰭式電晶體，例如鰭式場效電晶體。 鰭狀主動區域形成在半導體基板上並且定義在雙埠靜態隨機存取記憶胞200內。鰭狀主動區域藉由合適的技術形成，並且可以在形成淺溝槽絕緣特徵和鰭片的過程中形成主動區域。在一實施例中，鰭狀主動區域通過包括蝕刻半導體以形成溝槽和部分地填充溝槽以形成彼此交叉指形的淺溝槽絕緣特徵和鰭狀主動區域的製程來形成。在本實施例的幫助中，磊晶半導體層被在鰭狀主動區域上選擇性地形成。在另一實施例中，鰭狀主動區域藉由包括以下步驟的製程形成：在半導體基板上沉積介電材料層、蝕刻介電材料層以在其中形成開口，以及在具有這些開口的半導體基板上選擇性地磊晶成長半導體材料(例如矽)，以形成鰭狀主動區域和絕緣特徵。在又一實施例中，各種鰭式場效電晶體可以包括用以增強的遷移率和裝置性能的應力特徵。舉例而言，p型鰭式場效電晶體包括在矽基板上的磊晶鍺化矽。
在一實施例中，雙埠靜態隨機存取記憶胞200包括形成在P阱區域310中的第一鰭狀主動區域312；第二鰭狀主動區域314和第三鰭狀主動區域316。雙埠靜態隨機存取記憶胞200還包括形成在N阱區域308中的第四鰭狀主動區域318和第五鰭狀主動區域320。第一鰭狀主動區域312至第五鰭狀主動區域320沿著第二尺寸306配置。第一至第五鰭狀主動區域或其子集可以被延伸至多個胞上，例如第二方向上的4個或更多個胞。
在一實施例中，每個鰭狀主動區域包括被配置以形成各種鰭式場效電晶體的一個或多個鰭狀主動特徵。在另一 實施例中，P阱區域310中的至少部分的第一鰭狀主動區域312至第三鰭狀主動區域316包括多個鰭狀主動特徵。在各鰭狀主動特徵中，可以形成下拉電晶體(PD)，通閘電晶體(PG)或其組合。每個下拉電晶體和通閘電晶體可以包括一個或多個鰭式場效電晶體。具體而言，每個鰭狀主動特徵包括一個下拉電晶體、一個通閘電晶體或一個下拉電晶體/通閘電晶體(一個下拉電晶體和一個通閘電晶體)。在本實施例中，第一鰭狀主動區域312包括排列的三個鰭狀主動特徵，其分別稱為312a、312b和312c，且被定向在第二尺寸306中。鰭狀主動特徵312b插入在鰭狀主動特徵312a和312c之間。通閘電晶體R_PG-1(如第2圖所示)和下拉電晶體R_PD-1(如第2圖所示)形成在鰭狀主動特徵312a、312b和312c上。這兩個裝置形成雙埠靜態隨機存取記憶胞200的讀取埠部204。
雙埠靜態隨機存取記憶胞200的寫入埠部202包括第二至第五主動區314至320。第二主動區314包括排列的兩個鰭狀主動特徵，分別稱為314a和314b。下拉電晶體W_PD-2和通閘電晶體W_PG-2形成在鰭狀主動特徵314a和314b上。類似地，對於雙埠靜態隨機存取記憶胞200的平衡結構，第三鰭狀主動區域316包括兩個鰭狀主動特徵排列，分別稱為316a和316b。下拉電晶體W_PD-1和通閘電晶體W_PG-1形成在鰭狀主動特徵316a和316b上。
各種閘極特徵被形成在雙埠靜態隨機存取記憶胞200內，用以各種n型鰭式場效電晶體和p型鰭式場效電晶體。一閘極特徵包括一閘極介電層(例如氧化矽)和設置在閘極介 電層上的一閘極電極(例如摻雜多晶矽)。在另一實施例中，閘極特徵可選地或額外地包括用於電路性能和製造整合的其它適當材料。舉例而言，所述介電層包括高介電係數介電材料層。閘極電極包括金屬，例如鋁、銅、鎢或其它合適的導電材料。各種閘極被定向在第一尺寸304中，且配置有各種主動區域以形成上拉電晶體、下拉電晶體和通閘電晶體。
在本實施例中，長閘322設置在第一鰭狀主動特徵312a、312b和312c，第二鰭狀主要特徵314a和314b上，並且進一步延伸到第四鰭狀主動區域318的鰭狀主動特徵，並分別形成下拉電晶體R_PD-1、下拉電晶體W_PD-2和上拉電晶體W_PU-2。類似地，另一長閘324設置在鰭狀主動特徵316a和316b之上，並且進一步延伸到第五鰭狀主動區域320的鰭狀主動特徵，並分別形成下拉電晶體W_PD-1和上拉電晶體W_PU-1。短閘326設置在鰭狀主動特徵314a和314b上，並被配置以形成通閘電晶體W_PG-1。類似地，另一短閘328設置在鰭狀主動特徵316a和316b上，並且被配置以形成通閘電晶體W_PG-1。第三短閘329設置在鰭狀主動特徵312a、312b和312c上，並且被配置以形成通閘電晶體R_PG-1。
在如第3圖所示的配置的另一實施例中，P阱區域310中的第二鰭狀主動區域314和第三鰭狀主動區域316以及相關聯的下拉電晶體和通閘電晶體，以對稱的互連佈線方式而對稱地設置在N阱區域308的兩側。
在一實施例中，下拉電晶體W_PD-2的汲極藉由共享公共摻雜區域，一被定義在第二鰭狀主動區域314中且位 於下拉電晶體W_PD-2和通閘電晶體W_PG-2之間的區域，而電性連接到通閘電晶體W_PG-2的源極。類似地，下拉電晶體R_PD-1的汲極藉由共享公共摻雜區域，一被定義在第一鰭狀主動區域312中且位於下拉電晶體R_PD-1和通閘電晶體R_PG-1之間的區域，而電性連接到通閘電晶體R_PG-1的源極。
在另一實施例中，下拉電晶體W_PD-2的汲極藉由形成在第二鰭狀主動區域314內的公共摻雜區上的矽化物特徵(未示出)而電性連接到通閘電晶體W_PG-2的源極。矽化物特徵由本領域中已知的製程，例如自對準矽化物(salicide)，並且可以與其它接觸的矽化物在相同的製程程序中一起形成。
在又一實施例中，下拉電晶體W_PD-2的汲極藉由一被設計為下拉電晶體W_PD-2的汲極和通閘電晶體W_PG-2的源極之兩者接點的接觸特徵而電性連接到通閘電晶體W_PG-2的源極。接點的幾何形狀將在後面進一步描述。類似地，下拉電晶體W_PD-1的汲極和通閘電晶體W_PG-1的源極以類似於下拉電晶體W_PD-2的汲極和通閘電晶體W_PG-2的源極之間的連接的方式電性連接，例如藉由矽化物特徵。
雙埠靜態隨機存取記憶胞200更包括在閘極、汲極節點、電壓節點和各種接合墊(例如矽化物特徵)上的多個第一貫孔330。第一貫孔被定位和配置以用於佈線，包括在接觸層(即第5圖的接觸層512)中至第一金屬層(即第5圖的第 一金屬層502)的電性連接接點，其與摻雜區或閘極(即在第5圖的基板層520中)電性接觸。額外地或可變地，第一貫孔被設計為具有作為局部互連功能的各種幾何形狀。舉例而言，貫孔可以是第5圖的多個第一貫孔511，其形成在第一貫孔層510中，第一貫孔層510將接觸層512中的元件電性連接到第一金屬層502。
在一實施例中，雙埠靜態隨機存取記憶胞200中的一個或多個貫孔以正方形形狀設計，例如多個第一貫孔330-1至330-11。在一個例子中，第一貫孔330-1至330-11被佈線至第一金屬層中的相應金屬線。
在各種實施例中，第一貫孔330-1被佈線到讀取字元線218；第一貫孔330-2被佈線到讀取位元線216；第一貫孔330-3被佈線到第三負電壓節點224；第一貫孔330-4被佈線到寫入字元線210；第一貫孔330-5被佈線到第二負電壓節點222；第一貫孔330-6被佈線到反向寫入位元線214；第一貫孔330-7和330-8被佈線到正電壓節點208；第一貫孔330-9被佈線到寫入位元線212；第一貫孔330-10被佈線到第一負電壓節點220；並且第一貫孔330-11被佈線到寫入字元線210。
在另一實施例中，一個或多個接觸特徵332被設計為在第一尺寸304中定向的矩形形狀，以作為裝置之間的汲極和源極特徵的接觸作用。舉例而言，接觸特徵332-1被設計為電性連接下拉電晶體W_PD-1和上拉電晶體W_PU-1的汲極；並且接觸特徵332-2被設計為電性連接下拉電晶體W_PD-2和上拉電晶體W_PU-2的汲極。舉例而言，多個接觸 特徵332可以是第5圖中所示的長接點514、閘極接點516或對接接點518。長接點514可以直接從第一金屬層502連接到基板層520，基板層520可以包含淺溝槽絕緣特徵522以及各種配置中的源極、汲極、阱和基板特徵524。
長接點514可將第一貫孔層510連接到基板層520中的電晶體的源極或汲極特徵。閘極接點516可連接到閘極526。雖然閘極526延伸到接觸層512中，其可以是在基板層520中形成的電晶體特徵的一部分。以這種方式，第一金屬層502中的元件可以電性連接到基板層520中的元件(例如，第2圖的底層半導體結構)。
在另一實施例中，一個或多個接觸特徵334被設計為在第二尺寸306中定向的矩形形狀，以作為汲極/源極特徵至一閘極的接觸作用。舉例而言，接觸特徵334-1被設計為電性連接閘極322和上拉電晶體W_PU-1的汲極；並且接觸特徵334-2被設計為電性連接閘極324和上拉電晶體W_PU-2的汲極。
請參照第4A圖，這裡繪示了依據本揭露的實施例的用於覆蓋雙埠靜態隨機存取記憶胞200的金屬線的示意圖400。第5圖將與第4A圖結合敘述，且其繪示了依據本揭露的實施例的一示例性金屬層結構的側視圖500，其類似於第4A圖所示的金屬層結構，但不需要是相同的金屬層結構。在本實施例中，金屬線形成三層：第一金屬層(即第5圖的第一金屬層502)、第二金屬層(即第5圖的第二金屬層504)與第三金屬層(即第5圖的第三金屬層506)。
用於正電壓節點208、寫入位元線212、反向寫入位元線214、讀取位元線216、第一負電壓節點220、第二負電壓節點222、第三負電壓節點224、第一寫入埠連接墊410、第二寫入埠接觸墊412與讀取埠連接墊414的金屬線彼此平行延伸，並且被包含在第一金屬層中。如第5圖所示，第一金屬線503可以代表第一金屬層502中的金屬線。在部分實施例中，金屬線由銅形成。可變地，金屬線由鋁、金或其他合適的金屬形成。
由於負電壓節點220、222和224以及正電壓節點208在寫入位元線212、反向寫入位元線214和讀取位元線216之間為相互交叉指形，所以可能無法在寫入位元線212、反向寫入位元線214和讀取位元線216之間獲得均勻的間距。因此，在使用第3圖的佈線的積體電路100的靜態隨機存取記憶體陣列區域102和外圍邏輯區104之間的介面處，寫入位元線212、反向寫入位元線214和讀取位元線216與外圍邏輯區104的對應位元線，其受制於統一間距的設計規則，其間可能存在不一致。
用於寫入字元線210和讀取字元線218的金屬線彼此平行延伸，並且被包含在第二金屬層內。第二金屬層的金屬線也垂直延伸於第一金屬層的金屬線。在部分實施例中，如第5圖所示，第二金屬層(即第二金屬層504)被鋪設在第一金屬層(即第一金屬層502)上。此外，如第5圖所示，第二金屬線505可以代表第二金屬層504中的金屬線。
用於全域寫入位元線402和反向全域寫入位元線 404的金屬線彼此平行延伸並被包含在第三金屬層內，其功能將在下文中參照第8A圖進一步描述。第三金屬層的金屬線也垂直延伸於第二金屬層的金屬線，並平行延伸於第一金屬層的金屬線。全域寫入位元線402和反向全域寫入位元線404比寫入位元線212寬，具有的寬度至少為寫入位元線212的寬度的1.2倍大。增加全域寫入位元線402和反向全域寫入位線404的寬度減小了這些金屬線的電阻，這是有益的，因為這些金屬線延伸多個雙埠靜態隨機存取記憶胞200的長度，並藉由加寬金屬線而抵消了增加金屬線的長度的電阻的增加。如第5圖所示，第三金屬層(即第三金屬層506)被鋪設在第二金屬層(即第二金屬層504)上。此外，如第5圖所示，第三金屬線507可以代表第三金屬層506中的金屬線。
示意圖400覆蓋如第3圖所示的半導體結構，如第3圖所示，其實現第2圖的雙埠靜態隨機存取記憶胞200。多個第一貫孔330，其可對應於第5圖的第一貫孔層510中的多個第一貫孔511，提供半導體結構與第一金屬層502之間的電性連接。舉例而言，多個第一貫孔330可以提供第一金屬層502和包括多個接點406的接觸層512(如第5圖所示)中的元件之間的電性連接。
多個第二貫孔408，其可以對應於第5圖的第二貫孔層528中的多個第二貫孔529，提供第一金屬層502中的元件(即第5圖的第一金屬層502)與第二金屬層中的元件(即第5圖的第二金屬層504)的電性連接。舉例而言，多個第二貫孔529中的其二提供了在第二金屬層504中的寫入字元線210與 兩者皆在第一金屬層502中的第一寫入埠連接墊410和第二寫入埠連接墊410的各者之間的連接。此外，多個第二貫孔529中的其一提供在第二金屬層504中的讀取字元線218與在第一金屬層502中的讀取埠連接墊414之間的連接。
多個第一貫孔330將第一金屬層502中的第一和第二寫入埠連接墊410和412以及讀取埠連接墊414連接到底層半導體結構，多個第二貫孔408將這些連接墊連接到寫入字元線210和讀取字元線218。因此，字元線連接到下面的半導體結構。
請參照第4B圖，這裡繪示了依據本揭露的變化實施例的用於覆蓋雙埠靜態隨機存取記憶胞200的金屬線的示意圖416。在這個第4A圖的變化實施例中，所有元件實質上與在第3圖中的相同，且差異如下所述。第5圖將與第4B圖結合敘述，且其繪示了依據本揭露的實施例的一示例性金屬層結構的側視圖500，其類似於第4B圖所示的金屬層結構，但不需要是相同的金屬層結構。
在第4B圖的實施例中，讀取字元線218不是形成在第二金屬層504中。而是，寬讀取字元線418形成在第四金屬層(即第5圖的第四金屬層508)中。第四金屬層的金屬線垂直延伸於第一金屬層和第三金屬層的金屬線，並平行延伸於第二金屬層504的金屬線。在部分實施例中，寬讀取字元線418比寫入字元線210寬，具有的寬度至少為寫入字元線210的寬度的1.5倍大。增加寬讀取字元線418的寬度減小了其電阻，這是有益的，因為這些金屬線延伸多個雙埠靜態隨機存取記憶胞 200的長度，並藉由加寬金屬線而抵消了增加金屬線的長度的電阻的增加。如第5圖所示，第四金屬層(即第四金屬層508)鋪設在第三金屬層(即第三金屬層506)上。此外，如第5圖所示，第四金屬線509可以代表第四金屬層508中的金屬線。
由於讀取字元線218不再在第二金屬層504中，多個第二貫孔408的其一將讀取埠連接墊414連接到在第二金屬層504中的中介讀取字元線連接墊420。中介讀取字元線連接墊420又藉由多個第三貫孔422中的其一電性連接到第三金屬層506中的上部讀取字元線連接墊424，第三貫孔422可對應於第5圖的第三貫孔層530中的多個第三貫孔531。上部讀取字元線連接墊424又藉由多個第四貫孔426中的其一電性連接到第四金屬層508中的寬讀取字元線418，第四貫孔426可對應於第5圖的第四貫孔層532中的多個第四貫孔533。
請參照第6圖，其繪示了依據本揭露的實施例的在靜態隨機存取記憶胞陣列(即靜態隨機存取記憶胞202的陣列)和使用跨接結構來橋接介面的外圍邏輯電路(即外圍邏輯區104)之間的介面處的金屬線結構。在部分實施例中，現代微影製程節點可用於製造外圍邏輯區104，導致在設計規則中，需要外圍邏輯區104中的金屬線只以一尺寸與具有均勻間距的方式形成在各元件之間。舉例而言，在高級製程節點中，可以在預圖案化的芯軸上形成間隔件以獲得小的線寬度。芯軸的使用可以將間隔件的形成限制在一尺寸中，且因此使用間隔件而形成的金屬線會被限制一尺寸中。
外圍邏輯區104包含具有一均勻間距604的金屬 線602。在本實施例中的金屬線602在第一金屬層502中。金屬線602包含外圍讀取位元線606。在第三金屬層506中的全域寫入位元線402和反向全域寫入位元線404覆蓋第一金屬層502中的金屬線602。
靜態隨機存取記憶陣列區域102包含寫入位元線212和反向寫入位元線214以及讀取位元線216。在靜態隨機存取記憶陣列區域102和外圍邏輯區104之間的介面608處的靜態隨機存取記憶陣列區域102的位元線與外圍邏輯區104的位元線之間可能存在未對準。舉例而言，讀取位元線216和對應的邏輯區104中的讀取位元線606在兩個平行軌中延伸，但是不對準。
為了彌補在介面608處的不對準，一跨接結構610形成在介面608上的第二金屬層504中，以提供在靜態隨機存取記憶陣列區域102和外圍邏輯區104的未對準位元線之間的電性連接。跨接結構610包括多個跨接器612和614。在本實施例中，各跨接器612和614是一金屬線，其具有大於外圍邏輯區104的間距604的兩倍的一寬度。此寬度在一方向上，其方向垂直於在第一金屬層中的靜態隨機存取記憶陣列區域102和外圍邏輯區104的位元線所延伸之方向，以使得此寬度橫跨第一金屬層的位元線的至少其二。此寬度確保即使外圍邏輯區104的位元線儘可能地不對準於靜態隨機存取記憶陣列區域102的位元線和全域位元線(例如全域寫入位元線402和反向全域寫入位元線404)，跨接結構610仍會與它打算在之間橋接的目標金屬線重疊。
各跨接器612和614也具有比其寬度更長的長度，此長度沿與靜態隨機存取記憶陣列區域102和外圍邏輯區104的位元線的相同方向延伸。這允許跨接器612和614得以在介面608處橋接外圍邏輯區104和靜態隨機存取記憶陣列區102之間的距離。此外，跨接器612和614的長度方向垂直延伸於其它在第二金屬層504中的線，包括阱帶線618和620以及寫入字元線210和讀取字元線218。
第一跨接器612橋接外圍邏輯區104的外圍讀取位元線606與靜態隨機存取記憶陣列區102的讀取位元線216。此情況中的目標位元線，兩者都在第一金屬層502中。一第二貫孔408被形成，以在第一金屬層502中的外圍邏輯區104的外圍讀取位元線606與第二金屬層504中的跨接器612之間橋接。另一第二貫孔408被形成，以在第二金屬層504中的跨接器612與第一金屬層502中的靜態隨機存取記憶陣列區域102的讀取位元線216之間橋接。以這種方式，未對準的讀取位元線606和216跨越介面608而電性連接，而同時遵守僅允許在外圍邏輯區104中的金屬線602形成在一尺寸中，且在金屬線602之間具有均勻間距604的設計規則。
此外，第二金屬層504中的跨接結構610的第二跨接器614可用於形成第一金屬層502中的金屬線(例如寫入位元線212和反向寫入位元線214)與金屬線(例如全域寫入位元線402和反向全域寫入位元線404)的電性連接。第二跨接器614可以到與第一跨接器612類似的寬度，這允許在第一金屬層502和第三金屬層506中的目標金屬線之間的不對準。舉 例而言，這種未對準可能發生是因為全域位元線(例如全域寫入位元線402和反向全域寫入位元線404)比靜態隨機存取記憶陣列區域102的位元線更寬，以便減小全域位元線的電阻，以供其更長的路徑。全域位元線增加的此寬度，其與用於靜態隨機存取記憶陣列區域102中的正和負功率節點(例如電壓節點208)的金屬線與靜態隨機存取記憶陣列區域102的位元線的交叉指形相結合，可以防止全域位元線與靜態隨機存取記憶陣列區域102的位元線共享間距。
在一實施例中，一第二跨接器614橋接在全域寫入元線402和靜態隨機存取記憶陣列區域102的寫入位元線212之間。寫入位元線212在第一金屬層502中，而全域寫入位元線402在第三金屬層506中。第三貫孔422被形成，以在第三金屬層506中的全域寫入元線402與第二金屬層504中的跨接器614之間橋接。第二貫孔408被形成，以在第二金屬層504中的跨接器614與第一金屬層502中的靜態隨機存取記憶陣列區域102的寫入位元線212之間橋接。以類似的方式，另一個第二跨接器614在第三金屬層506中的反向全域寫入位元線404與第一金屬層502中的靜態隨機存取記憶陣列區域102的反向寫入位元線214之間橋接。以這種方式，未對準的寫入位元線212和全域寫入位元線402電性連接，並且未對準的反向寫入位元線214和反向全域寫入位元線404電性連接。
在部分實施例中，在跨接結構610和靜態隨機存取記憶陣列區域102之間可以另外存在阱帶胞616。阱帶胞616提供雙埠靜態隨機存取記憶胞200的N阱區域308和P阱區域 310之間的連接，以根據需要提供主體端電壓。舉例而言，N-阱帶線618可用於將N阱區域308耦合至在陣列之外的正電壓線，例如外圍正電壓線。P-阱帶線620可以耦合至P阱區域310和負電壓線。這允許N阱區域308與雙埠靜態隨機存取記憶胞200的正電壓節點208電性隔離。N-阱帶線618和P-阱帶線620可以形成在第二金屬層504中，且垂直延伸於跨接結構610的跨接器612和614(也形成在第二金屬層504中)，因為跨接結構610的跨接器612和614不需要跨越跨接結構610。
請參照第7A圖，其繪示了跨接器614的側視圖，以清楚地說明依據本揭露的實施例的第6圖中的自第一金屬層502中的一特徵至第三金屬層506中的另一特徵所形成的連接。寫入位元線212或214中的其一被繪示於第一金屬層502中，其位於金屬層堆疊的底部。第二貫孔408將寫入位元線212或214連接至跨接器614，跨接器614是在第二金屬層504中的金屬連接墊。第三貫孔422將跨接器614連接到位於第三金屬層506中的全域寫入位元線402或404的其一。
如上所述，全域寫入位元線402和404，貫孔408和422以及跨接器614可以由銅形成。或者，它們可以由鋁、金或另一種適合的金屬形成。在一實施例中，全域寫入位元線402和404，第二貫孔408和第三貫孔422以及跨接器614可以由雙重金屬鑲嵌(dual-damascene)製程形成。在另一實施例中，它們可以藉由單鑲嵌(single-damascene)製程形成。在部分實施例中，第二貫孔408和跨接器614可以在一個製程中形成。舉例而言，一第一介電層(例如第一貫孔層510)可以被 形成，第二介電層(例如第二金屬層504)可以在第一介電層上被形成，孔可以被圖案化至第一介電層和第二介電層兩者中，一溝槽可以被圖案化至第二介電層中，並且銅可以被沉積到溝槽和孔中以形成第二貫孔408和跨接器614。化學機械研磨(chemical mechanical polishing；CMP)製程可以被執行，以在沉積之後去除過量的銅。同樣地，第三貫孔422和全域寫入位元線402或404可在一化學機械研磨製程之後的沉積製程中形成。
請參照第7B圖，其繪示了跨接器612的側視圖，以清楚地說明依據本揭露的實施例的第6圖中的自第一金屬層502中的一特徵至第一金屬層502中的另一特徵所形成的連接。讀取位元線216被繪示於第一金屬層502的靜態隨機存取記憶陣列區域102中，其位於金屬層堆疊的底部。第二貫孔408將讀取位元線216連接至跨接器612，跨接器614是在第二金屬層504中的金屬連接墊。另一第二貫孔408將跨接器612連接到位於第一金屬層502的外圍邏輯區104中的外圍讀取位元線606。
讀取位元線216、第二貫孔408和跨接器612可以如上文關於跨接器614和第二貫孔408所述而形成。例如，在一實施例中，它們可在一化學機械研磨製程之後，採用一雙重金屬鑲嵌(dual-damascene)製程的沉積步驟中的銅所形成。
第8A圖至第10B圖繪示了根據本揭露的變化實施例採用第6圖的跨接結構610的靜態隨機存取記憶胞陣列，以創建雙埠靜態隨機存取記憶胞200的陣列。
請參照第8A圖，其繪示了根據本揭露的實施例的靜態隨機存取記憶胞陣列800的方塊圖。靜態隨機存取記憶胞陣列800包括多個雙埠靜態隨機存取記憶胞200。在本實施例中，在靜態隨機存取記憶胞陣列800中存在64個雙埠靜態隨機存取記憶胞200，其可以被稱為靜態隨機存取記憶體塊。靜態隨機存取記憶體塊被分組為4個欄802和16個列804。各欄802包括16個雙埠靜態隨機存取記憶胞200，而各列804包括4個雙埠靜態隨機存取記憶胞200。在部分實施例中，雙埠靜態隨機存取記憶胞200可以依據第3圖至第5圖中的其一所述而實現。靜態隨機存取記憶胞陣列800被分為頂子陣列806和底子陣列808。各子陣列具有8個列804和4個欄802，而因此包含32個雙埠靜態隨機存取記憶胞200。
各欄802被寫入位元線212、反向寫入位元線214、全域寫入位元線402和反向全域寫入位元線404所伺服。進一步而言，頂子陣列806被頂讀取位元線810所伺服，而底子陣列808被底讀取位元線812所伺服。頂讀取元件線810和底讀取位元線812彼此電性隔離。在部分實施例中，各欄802是在其自身的各側上的欄的鏡像。在各欄802的末端可以存在跨接結構610，其將欄802的雙埠靜態隨機存取記憶胞200連接到邏輯區104中的外圍邏輯電路。在此所示實施例中，外圍邏輯電路存在靜態隨機存取記憶胞陣列800頂側和底側的兩側上，然而應當理解，在其他實施例中，可以僅在陣列的一側上具有外圍邏輯電路。
在本實施例中，全域寫入位元線402和404僅在跨 接結構610處連接到靜態隨機存取記憶胞陣列800，而局部寫入位元線212和214自跨接結構610連接到一給定的欄802的各雙埠靜態隨機存取記憶胞200。各全域寫入位元線402和404可以輪流在邏輯區104中的外圍邏輯電路上延伸以將信號中繼到欄802的寫入位元線。在此配置中，來自靜態隨機存取記憶胞陣列800外部的信息可以被中繼到欄802中的各雙埠靜態隨機存取記憶胞200。
如上所述，各列804被寫入字元線210和讀取字元線218或418所伺服。在部分實施例中，寫入字元線210和讀取字元線218或418可以延伸到靜態隨機存取記憶胞陣列800之外。在此實施例中，寫入字元線210以及讀取字元線218或418連接到列804中的各雙埠靜態隨機存取記憶胞200。進一步而言，邊緣胞814可以鄰接靜態隨機存取記憶胞陣列800，使得寫入字元線210和讀取字元線218或418在邊緣胞814上延伸。在部分實施例中，邊緣胞814可以提供寫入字元線210和讀取字元線218或418的連接，且此連接可以包括用於字元線的驅動器電路。
在組合中，列804的讀取和寫入位元線可以被提供數據以選取列804的雙埠靜態隨機存取記憶胞200，而欄802的讀取或寫入線可以被開啟以選取一個雙埠靜態隨機存取記憶胞200來讀取或寫入。
請參照第8B圖，其示出了覆蓋靜態隨機存取記憶胞陣列800的金屬線的欄集，為了清楚起見，並未示出底部的靜態隨機存取記憶胞陣列800。金屬線的欄集包括寫入位元線 212、反向寫入位元線214以及頂讀取位元線810和底讀取位元線812。在此視圖中，包括如上面關於第6圖與第7圖所述而連接的第二貫孔408和第三貫孔422的跨接結構610，是更為可見的。
請參照第9A圖，其繪示了根據本揭露的實施例的靜態隨機存取記憶胞陣列900的方塊圖。靜態隨機存取記憶胞陣列900包括多個雙埠靜態隨機存取記憶胞200。如同第8A圖所示，在靜態隨機存取記憶胞陣列900中存在64個雙埠靜態隨機存取記憶胞200，然而它們被分為兩個物性隔離的32胞塊。靜態隨機存取記憶體塊被分組為4個欄802和8個列804。各欄802包括8個雙埠靜態隨機存取記憶胞200，而各列804包括4個雙埠靜態隨機存取記憶胞200。在部分實施例中，雙埠靜態隨機存取記憶胞200可以依據第3圖至第5圖中的其一所述而實現。
除了靜態隨機存取記憶胞陣列900的頂子陣列806藉由邏輯區104中的外圍邏輯電路的方塊與底子陣列808分離之外，靜態隨機存取記憶胞陣列900實質上與靜態隨機存取記憶胞陣列800類似。各子陣列806和808具有8個列804和4個欄802，而因此包含32個雙埠靜態隨機存取記憶胞200。
當邏輯區104將頂子陣列806與底子陣列808分離時，各子陣列806和808具有其自己的寫入位元線、反向寫入位元線和讀取位元線。頂子陣列806具有頂寫入位元線902、頂反向寫入位元線904和頂讀取位元線810。底子陣列808具有底寫入位元線906，底反向寫入位元線908和底讀取位元 線812。全域寫入位元線402和反向全域寫入位元線404皆伺服於子陣列806和808兩者。頂讀取位元線810、頂寫入位元線902和頂反向寫入位元線904電性隔離於底讀取位元線812、底寫入位元線906和底反向寫入位元線908。在部分實施例中，頂寫入位元線902的作用類似於底寫入位元線906，且兩者的作用類似於寫入位元線212。此外，頂反向寫入位元線904的作用類似於底反向寫入位元線908，且兩者的作用類似於反向寫入位元線214。
在部分實施例中，各欄802是在其自身的各側上的欄的鏡像。在各欄802的末端可以存在跨接結構610，其將欄802的雙埠靜態隨機存取記憶胞200連接到邏輯區104中的外圍邏輯電路。在此所示實施例中，外圍邏輯電路存在頂部和底部靜態隨機存取記憶胞子陣列806和808之間，以及頂部和底部靜態隨機存取記憶胞子陣列806和808的外側。然而應當理解，在其他實施例中，可以僅在陣列的一側上具有外圍邏輯電路。
各列804被寫入字元線210和讀取字元線218或418所伺服，而與第8A圖的靜態隨機存取記憶胞陣列800的列804類似。
請參照第9B圖，其示出了覆蓋靜態隨機存取記憶胞陣列900的金屬線的欄集，為了清楚起見，並未示出底部的靜態隨機存取記憶胞陣列900。在部分實施例中，金屬線的集合實質上與在第8B圖中所示的類似，而差異如下所述。金屬線的欄集包括頂寫入位元線902、頂反向寫入位元線904、頂 讀取位元線810、底寫入位元線906、底反向寫入位元線908以及底讀取位元線812。在此視圖中，包括如上面關於第6圖與第7圖所述而連接的第二貫孔408和第三貫孔422的跨接結構610，是更為可見的。
請參照第10A圖，其繪示了根據本揭露的實施例的靜態隨機存取記憶胞陣列1000的方塊圖。靜態隨機存取記憶胞陣列1000包括多個雙埠靜態隨機存取記憶胞200。除了在第8A圖與第9A圖中所示的存在64個雙埠靜態隨機存取記憶胞200外，還有32個雙埠靜態隨機存取記憶胞200存在靜態隨機存取記憶胞陣列1000中，總共96個雙埠靜態隨機存取記憶胞200。然而，它們被分為一個32胞塊與一個64胞塊。32胞塊包括被分組為4個欄802和8個列804的靜態隨機存取記憶胞。64胞塊包括被分組為4個欄802和16個列804的靜態隨機存取記憶胞。各欄802包括24個雙埠靜態隨機存取記憶胞200，而各列804包括4個雙埠靜態隨機存取記憶胞200。在部分實施例中，雙埠靜態隨機存取記憶胞200可以依據第3圖至第5圖中的其一所述而實現。
除了存在第三子陣列1002之外，靜態隨機存取記憶胞陣列1000實質上與靜態隨機存取記憶胞陣列900類似，第三子陣列1002類似於靜態隨機存取記憶胞陣列900的頂子陣列806，並藉由邏輯區104中的外圍邏輯電路的方塊與二子陣列806、808分離。
各子陣列806和808具有8個列804和4個欄802，而因此包含32個雙埠靜態隨機存取記憶胞200。每個子陣列 1002、806與808具有8列804和4欄802，因此包含32個雙埠靜態隨機存取記憶胞。
當邏輯區104將第三子陣列1002與頂子陣列806以及底子陣列808分離時，第三子陣列1002具有其自己的第三子陣列寫入位元線1006、第三子陣列反向寫入位元線1008以及第三子陣列讀取位元線1004。頂子陣列806與底子陣列808共享寫入位元線212和反向寫入位元線214。然而，當底子陣列808具有其自己的底讀取位元線812時，頂子陣列806具有其自己的頂讀取位元線810。全域寫入位元線402和反向全域寫入位元線404皆伺服於子陣列806、808與1002。頂讀取位元線810和底讀取位元線812彼此電性隔離。在部分實施例中，第三子陣列讀取位元線1004的作用可以類似於頂或底讀取位線910或912，第三子陣列寫入位元線1006的作用可以類似於寫入位元線212，以及第三子陣列反向寫入位元線1008的作用可以類似於反向寫入位元線214。
在部分實施例中，各欄802是在其自身的各側上的欄的鏡像。在各欄802連接靜態隨機存取記憶胞塊的邊緣的情況下，可以存在跨接結構610，其將欄802的雙埠靜態隨機存取記憶胞200連接到邏輯區104中的外圍邏輯電路。在此所示實施例中，外圍邏輯電路存在第三和頂部靜態隨機存取記憶胞子陣列1002和806之間，以及第三和底部靜態隨機存取記憶胞子陣列1002和808的外側。然而應當理解，在其他實施例中，可以僅在陣列的一側上具有外圍邏輯電路。
各列804被寫入字元線210和讀取字元線218或 418所伺服，而與第8A圖的靜態隨機存取記憶胞陣列800的列804類似。
請參照第10B圖，其示出了覆蓋靜態隨機存取記憶胞陣列1000的金屬線的欄集，為了清楚起見，並未示出底部的靜態隨機存取記憶胞陣列1000。在部分實施例中，金屬線的集合實質上與在第8B圖中所示的類似，而差異如下所述。金屬線的欄集包括第三子陣列讀取位元線1004、第三子陣列寫入位元線1006、第三子陣列反向寫入位元線1008、頂讀取位元線810以及底讀取位元線812。在此視圖中，包括如上面關於第6圖與第7圖所述而連接的第二貫孔408和第三貫孔422的跨接結構610，是更為可見的。
第11A圖至第13B圖繪示了根據本揭露的變化實施例採用第6圖的跨接結構610的靜態隨機存取記憶胞陣列，以創建具有全域讀取位元線的雙埠靜態隨機存取記憶胞200的陣列。
請參照第11A圖，其繪示了根據本揭露的實施例的靜態隨機存取記憶胞陣列1100的方塊圖。靜態隨機存取記憶胞陣列1100包括多個雙埠靜態隨機存取記憶胞200。如同第8A圖所示，在靜態隨機存取記憶胞陣列1100中存在64個雙埠靜態隨機存取記憶胞200，其可以被稱為靜態隨機存取記憶體塊。靜態隨機存取記憶體塊被分組為4個欄802和16個列804。各欄802包括16個雙埠靜態隨機存取記憶胞200，而各列804包括4個雙埠靜態隨機存取記憶胞200。在部分實施例中，雙埠靜態隨機存取記憶胞200可以依據第3圖至第5圖中的其一 所述而實現。
除了另外存在伺服於各欄802的全域讀取位元線1102之外，靜態隨機存取記憶胞陣列1100實質上與靜態隨機存取記憶胞陣列800類似。各欄802被寫入位元線212、反向寫入位元線214、全域寫入位元線402、反向全域寫入位元線404僅連接到頂子陣列806中的雙埠靜態隨機存取記憶胞200的頂讀取位元線810以及僅連接到底子陣列808中的雙埠靜態隨機存取記憶胞200的底讀取位元線812所伺服。頂讀取位元線810和底讀取位元線812彼此電性隔離。在部分實施例中，各欄802是在其自身的各側上的欄的鏡像。在各欄802的末端可以存在跨接結構610，其將欄802的雙埠靜態隨機存取記憶胞200連接到邏輯區104中的外圍邏輯電路。
在此所示實施例中，外圍邏輯電路存在靜態隨機存取記憶胞陣列1100的各側上，然而應當理解，在其他實施例中，可以僅在陣列的一側上具有外圍邏輯電路。全域讀取位元線1102不直接電性連接到靜態隨機存取記憶胞陣列1100。而是，其連接到外圍邏輯電路中的感測放大器(sense amplifier；SA)的輸入節點，並且感測放大器的輸出節點依次電性連接到頂讀取位元線810或底讀取位元線812，這取決於其處於靜態隨機存取記憶胞胞陣列1100的哪一側。在部分實施例中，感測放大器可以是基於反相器的感測放大器。
各列804被寫入字元線210和讀取字元線218或418所伺服，而與第8A圖的靜態隨機存取記憶胞陣列800的列804類似。
請參照第11B圖，其示出了覆蓋靜態隨機存取記憶胞陣列1100的金屬線的欄集，為了清楚起見，並未示出底部的靜態隨機存取記憶胞陣列1100。在部分實施例中，金屬線的集合實質上與在第8B圖中所示的類似，而差異如下所述。金屬線的欄集包括頂讀取位元線810、底讀取位元線812以及全域讀取位元線1102。在此視圖中，包括如上面關於第6圖與第7圖所述而連接的第二貫孔408和第三貫孔422的跨接結構610，是更為可見的。
請參照第12A圖，其繪示了根據本揭露的實施例的靜態隨機存取記憶胞陣列1200的方塊圖。靜態隨機存取記憶胞陣列1200包括多個雙埠靜態隨機存取記憶胞200。如同第9A圖所示，在靜態隨機存取記憶胞陣列1200中存在64個雙埠靜態隨機存取記憶胞200，其被分為兩個物性隔離的32胞塊。靜態隨機存取記憶體塊被分組為4個欄802和8個列804。各欄802包括8個雙埠靜態隨機存取記憶胞200，而各列804包括4個雙埠靜態隨機存取記憶胞200。在部分實施例中，雙埠靜態隨機存取記憶胞200可以依據第3圖至第5圖中的其一所述而實現。
靜態隨機存取記憶胞陣列1200實質上與靜態隨機存取記憶胞陣列900類似，其頂子陣列806藉由邏輯區104中的外圍邏輯電路的方塊與底子陣列808分離。各子陣列806和808具有8個列804和4個欄802，而因此包含32個雙埠靜態隨機存取記憶胞200。靜態隨機存取記憶胞陣列1200與靜態隨機存取記憶胞陣列900之間的差異如下所述。
當邏輯區104將頂子陣列806與底子陣列808分離時，各子陣列806和808具有其自己的寫入位元線、反向寫入位元線和讀取位元線。頂子陣列806具有頂寫入位元線902、頂反向寫入位元線904和頂讀取位元線810。底子陣列808具有底寫入位元線906、底反向寫入位元線908和底讀取位元線812。頂讀取位元線810、頂寫入位元線902和頂反向寫入位元線904電性隔離於底讀取位元線812、底寫入位元線906和底反向寫入位元線908。在部分實施例中，頂寫入位元線902的作用類似於底寫入位元線906，且兩者的作用類似於寫入位元線212。此外，頂反向寫入位元線904的作用類似於底反向寫入位元線908，且兩者的作用類似於反向寫入位元線214。
全域寫入位元線402和反向全域寫入位元線404皆伺服於子陣列806、808。此外，如同第11A圖所示，全域讀取位元線1102也伺服於子陣列806、808兩者。在部分實施例中，各欄802是在其自身的各側上的欄的鏡像。在各欄802的末端可以存在跨接結構610，其將欄802的雙埠靜態隨機存取記憶胞200連接到邏輯區104中的外圍邏輯電路。
在此所示實施例中，外圍邏輯電路存在頂部和底部靜態隨機存取記憶胞子陣列806和808之間，然而應當理解的是，在其他實施例中，可以僅在陣列的一側或是頂部和底部靜態隨機存取記憶胞子陣列806和808的外側上具有外圍邏輯電路。全域讀取位元線1102不直接電性連接到靜態隨機存取記憶胞陣列1100。而是，其連接到外圍邏輯電路中的感測放大器的輸入節點，並且感測放大器的輸出節點依次電性連接到頂讀 取位元線810或底讀取位元線812。
各列804被寫入字元線210和讀取字元線218或418所伺服，而與第8A圖的靜態隨機存取記憶胞陣列800的列804類似。
請參照第12B圖，其示出了覆蓋靜態隨機存取記憶胞陣列1200的金屬線的欄集，為了清楚起見，並未示出底部的靜態隨機存取記憶胞陣列1200。在部分實施例中，金屬線的集合實質上與在第9B圖中所示的類似，而差異如下所述。金屬線的欄集包括頂讀取位元線810、底讀取位元線812以及全域讀取位元線1102。在此視圖中，包括如上面關於第6圖與第7圖所述而連接的第二貫孔408和第三貫孔422的跨接結構610，是更為可見的。
請參照第13A圖，其繪示了根據本揭露的實施例的靜態隨機存取記憶胞陣列1300的方塊圖。靜態隨機存取記憶胞陣列1300包括多個雙埠靜態隨機存取記憶胞200。與第10A圖的靜態隨機存取記憶胞陣列1000類似，靜態隨機存取記憶胞陣列1300中存在96個雙埠靜態隨機存取記憶胞200。然而，它們被分為一個32胞塊與一個64胞塊。32胞塊包括被分組為4個欄802和8個列804的靜態隨機存取記憶胞。64胞塊包括被分組為4個欄802和16個列804的靜態隨機存取記憶胞。各欄802包括24個雙埠靜態隨機存取記憶胞200，而各列804包括4個雙埠靜態隨機存取記憶胞200。在部分實施例中，雙埠靜態隨機存取記憶胞200可以依據第3圖至第5圖中的其一所述而實現。
靜態隨機存取記憶胞陣列1300實質上與靜態隨機存取記憶胞陣列1000類似，其包括一藉由邏輯區104中的外圍邏輯電路的方塊與二子陣列806、808分離的第三子陣列1002。每個子陣列1002、806與808具有8列804和4欄802，因此包含32個雙埠靜態隨機存取記憶胞。
當邏輯區104將第三子陣列1002與頂子陣列806以及底子陣列808分離時，第三子陣列1002具有其自己的第三子陣列寫入位元線1006、第三子陣列反向寫入位元線1008以及第三子陣列讀取位元線1004。頂子陣列806與底子陣列808共享寫入位元線212和反向寫入位元線214。然而，當底子陣列808具有其自己的底讀取位元線812時，頂子陣列806具有其自己的頂讀取位元線810。全域寫入位元線402和反向全域寫入位元線404皆伺服於子陣列806、808與1002。此外，全域讀取位元線1102也伺服於子陣列806、808與1002。頂讀取位元線810和底讀取位元線812彼此電性隔離。在部分實施例中，第三子陣列讀取位元線1004的作用可以類似於頂或底讀取位線910或912，第三子陣列寫入位元線1006的作用可以類似於寫入位元線212，以及第三子陣列反向寫入位元線1008的作用可以類似於反向寫入位元線214。
在部分實施例中，各欄802是在其自身的各側上的欄的鏡像。在各欄802連接靜態隨機存取記憶胞塊的邊緣的情況下，可以存在跨接結構610，其將欄802的雙埠靜態隨機存取記憶胞200連接到邏輯區104中的外圍邏輯電路。在此所示實施例中，外圍邏輯電路存在第三和頂部靜態隨機存取記憶 胞子陣列1002和806之間，以及第三和底部靜態隨機存取記憶胞子陣列1002和808的外側。然而應當理解，在其他實施例中，可以僅在陣列的一側上具有外圍邏輯電路。
各列804被寫入字元線210和讀取字元線218或418所伺服，而與第8A圖的靜態隨機存取記憶胞陣列800的列804類似。
請參照第13B圖，其示出了覆蓋靜態隨機存取記憶胞陣列1300的金屬線的欄集，為了清楚起見，並未示出底部的靜態隨機存取記憶胞陣列1300。在部分實施例中，金屬線的集合實質上與在第10B圖中所示的類似，而差異如下所述。金屬線的欄集包括第三子陣列讀取位元線1004、第三子陣列寫入位元線1006、第三子陣列反向寫入位元線1008、頂讀取位元線810以及底讀取位元線812以及全域讀取位元線1102。在此視圖中，包括如上面關於第6圖與第7圖所述而連接的第二貫孔408和第三貫孔422的跨接結構610，是更為可見的。
本揭露的一實施方式包括一靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括多個雙埠靜態隨機存取記憶胞、多個邊緣胞、多個阱帶胞以及多個跨接結構。各雙埠靜態隨機存取記憶胞包括一寫入埠部、一讀取埠部、一第一群金屬線、一第二群金屬線以及一第三群金屬線。寫入埠部包括兩個交叉耦合的反相器和兩個通閘電晶體。讀取埠部包括兩個級聯裝置。第一群金屬線包括一寫入位元線、一反向寫入位元線、一讀取位元線、一返回電壓線、一電源電壓線、一寫入字元線連接墊與一讀取字元線連接墊，其全部位於位於一第一金 屬層中。第二群金屬線，包括位於一第二金屬層中的一寫入字元線。第三群金屬線包括位於一第三金屬層中的一全域寫入位元線與一反向全域寫入位元線。各跨接結構包括位於第二金屬層中且電性連接至寫入位元線和全域寫入位元線的一第一金屬連接墊、位於第二金屬層中且電性連接至反向寫入位元線和反向全域寫入位元線的一第二金屬連接墊、以及位於第二金屬層中且電性連接至讀取位元線與外圍邏輯電路的一位於第一金屬層中的外圍金屬線的一第三金屬連接墊。多個跨接結構延伸跨越靜態隨機存取記憶體陣列的邊緣。
本揭露的另一實施方式包括一靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括多個雙埠靜態隨機存取記憶體陣列。各雙埠靜態隨機存取記憶體陣列包括一第一子陣列與一第二子陣列。第一子陣列與第二子陣列各包括多個雙埠靜態隨機存取記憶胞、多個邊緣胞、多個阱帶胞以及多個跨接結構。各雙埠靜態隨機存取記憶胞包括一寫入埠部、一讀取埠部、一第一群金屬線、一第二群金屬線以及一第三群金屬線。寫入埠部包括兩個交叉耦合的反相器和兩個通閘電晶體。讀取埠部包括兩個級聯裝置。第一群金屬線包括一寫入位元線、一反向寫入位元線、一讀取位元線、一返回電壓線、一電源電壓線、一寫入字元線連接墊與一讀取字元線連接墊，其全部位於位於一第一金屬層中。第二群金屬線，包括位於一第二金屬層中的一寫入字元線。第三群金屬線包括位於一第三金屬層中的一全域寫入位元線與一反向全域寫入位元線。寫入位元線、反向寫入位元線、全域寫入位元線與反向全域寫入位元線各包括一跨越第一子陣列與第二子陣列的佈線長度。第一子陣列的讀 取位元線與第二子陣列的讀取位元線被物性隔離。各跨接結構包括位於第二金屬層中且電性連接至寫入位元線和全域寫入位元線的一第一金屬連接墊、位於第二金屬層中且電性連接至反向寫入位元線和反向全域寫入位元線的一第二金屬連接墊、以及位於第二金屬層中且電性連接至讀取位元線與外圍邏輯電路的一位於第一金屬層中的外圍金屬線的一第三金屬連接墊。多個跨接結構延伸跨越靜態隨機存取記憶體陣列的邊緣。
本揭露的又一實施方式包括一靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括多個雙埠靜態隨機存取記憶體陣列。各雙埠靜態隨機存取記憶體陣列包括一第一子陣列與一第二子陣列。第一子陣列與第二子陣列各包括多個雙埠靜態隨機存取記憶胞、多個邊緣胞、多個阱帶胞以及多個跨接結構。各雙埠靜態隨機存取記憶胞包括一寫入埠部、一讀取埠部、一第一群金屬線、一第二群金屬線以及一第三群金屬線。寫入埠部包括兩個交叉耦合的反相器和兩個通閘電晶體。讀取埠部包括兩個級聯裝置。第一群金屬線包括一寫入位元線、一反向寫入位元線、一讀取位元線、一返回電壓線、一電源電壓線、一寫入字元線連接墊與一讀取字元線連接墊，其全部位於位於一第一金屬層中。第二群金屬線，包括位於一第二金屬層中的一寫入字元線。第三群金屬線包括位於一第三金屬層中的一全域寫入位元線與一反向全域寫入位元線。寫入位元線、反向寫入位元線、全域寫入位元線與反向全域寫入位元線各包括一跨越第一子陣列與第二子陣列的佈線長度。第一子陣列的讀 取位元線與第二子陣列的讀取位元線被物性隔離。各跨接結構包括位於第二金屬層中且電性連接至寫入位元線和全域寫入位元線的一第一金屬連接墊、位於第二金屬層中且電性連接至反向寫入位元線和反向全域寫入位元線的一第二金屬連接墊、以及位於第二金屬層中且電性連接至讀取位元線與外圍邏輯電路的一位於第一金屬層中的外圍金屬線的一第三金屬連接墊。多個跨接結構延伸跨越靜態隨機存取記憶體陣列的邊緣。
本揭露的一實施方式包括一種靜態隨機存取記憶體裝置。靜態隨機存取記憶體裝置包括一外圍邏輯電路、多個雙埠靜態隨機存取記憶胞、一第一群金屬線、一第二群金屬線、一第三群金屬線以及多個跨接結構。各雙埠靜態隨機存取記憶胞包括一寫入埠部以及一讀取埠部。寫入埠部包括一第一群電晶體。讀取埠部包括一第二群電晶體。第一群金屬線包括一寫入位元線、一反向寫入位元線、一讀取位元線、一寫入字元線連接墊與一讀取字元線連接墊，其中第一群金屬線位於一第一金屬層中。第二群金屬線包括一寫入字元線，其中第二群金屬線位於一第二金屬層中。第三群金屬線包括一全域寫入位元線與一反向全域寫入位元線，其中第三群金屬線位於一第三金屬層中。各跨接結構包括一第一金屬連接墊、一第二金屬連接墊以及一第三金屬連接墊。第一金屬連接墊位於第二金屬層中，且電性連接至寫入位元線和全域寫入位元線。第二金屬連接墊位於第二金屬層中，且電性連接至反向寫入位元線和反向全域寫入位元線。第三金屬連接墊位於第二金屬層中，且電性 連接至讀取位元線與外圍邏輯電路的一外圍金屬線，外圍金屬線位於第一金屬層中。
在一實施例中，上述的外圍邏輯電路包括具有一第一間距的並列金屬線以及第一、第二與第三金屬連接墊之各者皆具有一大於第一間距之兩倍的寬度。
在一實施例中，上述的多個雙埠靜態隨機存取記憶胞被排列成多欄和多列，從而形成一雙埠靜態隨機存取記憶體陣列，寫入位元線、反向寫入位元線、讀取位元線、全域寫入位元線與反向全域寫入位元線是佈局在一方向上，其與多欄的一方向平行，多欄之各者包括至少一跨接結構。
在一實施例中，上述的多個跨接結構包括第一跨接結構，其延伸跨越雙埠靜態隨機存取記憶體陣列的第一邊緣，以及第二跨接結構，其延伸跨越雙埠靜態隨機存取記憶體陣列的第二邊緣。
在一實施例中，上述的多個跨接結構包括第一跨接結構，其延伸跨越雙埠靜態隨機存取記憶體陣列的第一邊緣。
在一實施例中，上述的寫入位元線、反向寫入位元線、全域寫入位元線、反向全域寫入位元線與讀取位元線是被佈線在一第一佈線方向上，寫入字元線是被佈線在一第二佈線方向上，以及全域寫入位元線的寬度至少為寫入位元線的寬度的1.2倍。
在一實施例中，上述的第一群電晶體包括一第一和一第二上拉電晶體以及一第一和一第二下拉電晶體，其被配 置作為一對交叉耦合的反相器，第二群電晶體包括一第三下拉電晶體，第一群金屬線更包括一第一返回電壓線，一第二返回電壓線與一電源電壓線，第一返回電壓線電性連接到第一下拉電晶體的源極端子，第二返回電壓線電性連接到第二和第三下拉電晶體的源極端子，電源電壓線電性連接到第一和第二上拉電晶體的源極端子。
在一實施例中，上述的第二群電晶體包括一第三通閘電晶體以及位在第二金屬層中的第二群金屬線更包括一連接到第三通閘電晶體的一閘極端子的一讀取字元線。
在一實施例中，上述的第二群電晶體包括一第三通閘電晶體以及各雙埠靜態隨機存取記憶胞更包括一連接到第三通閘電晶體的一閘極端子的一讀取字元線，讀取字元線位於一第四金屬層中，且被佈線在一與寫入字元線的相同方向，讀取字元線的寬度至少為寫入字元線的寬度的1.5倍。
本揭露的另一實施方式包括一種靜態隨機存取記憶體裝置。靜態隨機存取記憶體裝置包括一外圍邏輯電路、一第一子陣列與一第二子陣列、一第一群金屬線、一第二群金屬線、一第三群金屬線以及多個跨接結構。第一子陣列與第二子陣列各包括多個雙埠靜態隨機存取記憶胞，各雙埠靜態隨機存取記憶胞包括一包括一第一群電晶體的寫入埠部以及一包括一第二群電晶體的讀取埠部。一第一群金屬線包括一寫入位元線、一反向寫入位元線、一讀取位元線、一寫入字元線連接墊與一讀取字元線連接墊，其中第一群金屬線位於一第一金屬層中。一第二群金屬線包括一寫入字元線，其中第二群金屬線位 於一第二金屬層中。一第三群金屬線包括一全域寫入位元線與一反向全域寫入位元線，其中第三群金屬線位於一第三金屬層中。寫入位元線、反向寫入位元線、全域寫入位元線與反向全域寫入位元線各包括一跨越第一子陣列與第二子陣列的佈線長度，且其中第一子陣列的讀取位元線與第二子陣列的讀取位元線被物性隔離。各跨接結構包括一第一金屬連接墊、一第二金屬連接墊以及一第三金屬連接墊。第一金屬連接墊位於第二金屬層中，且電性連接至寫入位元線和全域寫入位元線。第二金屬連接墊位於第二金屬層中，且電性連接至反向寫入位元線和反向全域寫入位元線。第三金屬連接墊位於第二金屬層中，且電性連接至讀取位元線與外圍邏輯電路的一外圍金屬線，外圍金屬線位於第一金屬層中。
在一實施例中，上述的靜態隨機存取記憶體裝置更包括一全域讀取位元線，位於第三金屬層中。
在一實施例中，上述的讀取位元線和外圍金屬線彼此平行延伸且不重疊。
在一實施例中，上述的多個雙埠靜態隨機存取記憶胞被排列成多欄和多列，從而形成一雙埠靜態隨機存取記憶體陣列，寫入位元線、反向寫入位元線、讀取位元線、全域寫入位元線與反向全域寫入位元線是佈局在一方向上，其與多欄的一方向平行，多欄之各者包括至少一跨接結構。
在一實施例中，上述的寫入位元線、反向寫入位元線、全域寫入位元線、反向全域寫入位元線與讀取位元線是被佈線在一第一佈線方向上，寫入字元線是被佈線在一第二佈 線方向上，以及全域寫入位元線的寬度至少為寫入位元線的寬度的1.2倍。在一實施例中，上述的第一群電晶體包括一第一和一第二上拉電晶體以及一第一和一第二下拉電晶體，其被配置作為一對交叉耦合的反相器，第二群電晶體包括一第三下拉電晶體，第一群金屬線更包括一第一返回電壓線，一第二返回電壓線與一電源電壓線，第一返回電壓線電性連接到第一下拉電晶體的源極端子，第二返回電壓線電性連接到第二和第三下拉電晶體的源極端子，電源電壓線電性連接到第一和第二上拉電晶體的源極端子。
在一實施例中，上述的第二群電晶體包括一第三通閘電晶體以及位在第二金屬層中的第二群金屬線更包括一連接到第三通閘電晶體的一閘極端子的一讀取字元線。
在一實施例中，上述的第二群電晶體包括一第三通閘電晶體以及各雙埠靜態隨機存取記憶胞更包括一連接到第三通閘電晶體的一閘極端子的一讀取字元線，讀取字元線位於一第四金屬層中，且被佈線在一與寫入字元線的相同方向，讀取字元線的寬度至少為寫入字元線的寬度的1.5倍。
本揭露的又一實施方式包括一種靜態隨機存取記憶體裝置。靜態隨機存取記憶體裝置包括一外圍邏輯電路、一第一子陣列與一第二子陣列以及多個跨接結構。第一子陣列與第二子陣列各包括多個雙埠靜態隨機存取記憶胞、一第一群金屬線、一第二群金屬線以及一第三群金屬線。各雙埠靜態隨機存取記憶胞包括一包括一第一群電晶體的寫入埠部以及一包括一第二群電晶體的讀取埠部。一第一群金屬線包括一寫入位 元線、一反向寫入位元線、一讀取位元線、一寫入字元線連接墊與一讀取字元線連接墊，其中第一群金屬線位於一第一金屬層中。一第二群金屬線包括一寫入字元線，其中第二群金屬線位於一第二金屬層中。一第三群金屬線包括一全域寫入位元線、一反向全域寫入位元線與一全域讀取位元線，其中第三群金屬線位於一第三金屬層中。寫入位元線、反向寫入位元線、全域寫入位元線、反向全域寫入位元線與全域讀取位元線各包括一跨越第一子陣列與第二子陣列的佈線長度，且其中第一子陣列的讀取位元線與第二子陣列的讀取位元線被物性隔離。各跨接結構包括一第一金屬連接墊、一第二金屬連接墊以及一第三金屬連接墊。第一金屬連接墊位於第二金屬層中，且電性連接至寫入位元線和全域寫入位元線。第二金屬連接墊位於第二金屬層中，且電性連接至反向寫入位元線和反向全域寫入位元線。第三金屬連接墊位於第二金屬層中，且電性連接至讀取位元線與外圍邏輯電路的一外圍金屬線，外圍金屬線位於第一金屬層中。
在一實施例中，上述的各跨接結構的第一、第二與第三金屬連接墊具有在一平行於第一群金屬線的第一方向上的一長度以及在一平行於第二群金屬線的第二方向上的一寬度，其中長度大於寬度。
在一實施例中，上述的第二群電晶體包括一第三通閘電晶體以及各雙埠靜態隨機存取記憶胞更包括一連接到第三通閘電晶體的一閘極端子的一讀取字元線，讀取字元線位於一第四金屬層中，且被佈線在一與寫入字元線的相同方向， 讀取字元線的寬度至少為寫入字元線的寬度的1.5倍。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭露的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭露作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭露的精神及範疇，以及在不脫離本揭露的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。

Claims (1)

  1. 一種靜態隨機存取記憶體裝置，包括：一外圍邏輯電路；多個雙埠靜態隨機存取記憶胞，所述各雙埠靜態隨機存取記憶胞包括：一寫入埠部，包括一第一群電晶體；以及一讀取埠部，包括一第二群電晶體；一第一群金屬線，包括一寫入位元線、一反向寫入位元線、一讀取位元線、一寫入字元線連接墊與一讀取字元線連接墊，其中所述第一群金屬線位於一第一金屬層中；一第二群金屬線，包括一寫入字元線，其中所述第二群金屬線位於一第二金屬層中；一第三群金屬線，包括一全域寫入位元線與一反向全域寫入位元線，其中所述第三群金屬線位於一第三金屬層中；以及多個跨接結構，所述各跨接結構包括：一第一金屬連接墊，位於所述第二金屬層中，且電性連接至所述寫入位元線和所述全域寫入位元線；一第二金屬連接墊，位於所述第二金屬層中，且電性連接至所述反向寫入位元線和所述反向全域寫入位元線；以及一第三金屬連接墊，位於所述第二金屬層中，且電性連接至所述讀取位元線與所述外圍邏輯電路的一外圍金屬線，所述外圍金屬線位於所述第一金屬層中。
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