CN107785371B - 静态随机存取记忆体装置 - Google Patents

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Abstract

根据部分实施例提供一静态随机存取记忆体装置。静态随机存取记忆体装置包括一外围逻辑电路、多个双端口静态随机存取记忆胞、一位于一第一金属层中的第一群金属线、一位于一第二金属层中的第二群金属线、一位于一第三金属层中的第三群金属线以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部以及一读取端口部。各跨接结构包括位于第二金属层中，并且电性连接至第一和第三金属层的金属线的第一、第二和第三金属连接垫。

Description

静态随机存取记忆体装置
技术领域
本揭露是关于一种记忆体，且特别是有关于一种静态随机存取记忆体结构。
背景技术
在深次微米集成电路(IC)的技术中，一埋入的静态随机存取记忆体(SRAM)装置已成为一流行的储存单元，其应用于高速传输产品、影像处理产品及系统晶片(system-on-chip；SOC)产品中。举例而言，一双端口(dual port；DP)静态随机存取记忆体允许并列操作，如在一周期中，一读一写或是二读，因此，相较于单端口静态随机存取记忆体而言，双端口静态随机存取记忆体具有较高的频宽。为了降低晶片尺寸并增加封装密度，在埋入式记忆体以及系统晶片产品中，低负载以及高速的记忆胞结构是重要的课题。
随着集成电路制造中使用的微影方法不断改进以允许在金属和半导体特征中产生越来越小的特征尺寸，特征之间的间距(即中心到中心或边到边的距离)也不断地减少。在例如10纳米或以下的先进制程节点中，会采用受限的布局设计规则，用以扩展现有微影蚀刻工具的能力，例如193纳米浸没微影。这些限制包括金属线之间的单向布线和固定(即，均匀)间距。这些用于金属线的单向布线规则与固定间距的布线规则相结合可能产生金属线不能在晶片不受相同布线规则约束的相邻区域之间适当对准的情况，例如，在静态随机存取记忆胞区域和外围逻辑区域之间，因此防碍了两个晶片区域之间的电性连接。在这些领域中的改进是被期待的。
发明内容
本揭露的一实施例包括一种静态随机存取记忆体装置。静态随机存取记忆体装置包括一外围逻辑电路、多个双端口静态随机存取记忆胞、一第一群金属线、一第二群金属线、一第三群金属线以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部以及一读取端口部。写入端口部包括一第一群晶体管。读取端口部包括一第二群晶体管。第一群金属线包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中第一群金属线位于一第一金属层中。第二群金属线包括一写入字符线，其中第二群金属线位于一第二金属层中。第三群金属线包括一全域写入位线与一反向全域写入位线，其中第三群金属线位于一第三金属层中。各跨接结构包括一第一金属连接垫、一第二金属连接垫以及一第三金属连接垫。第一金属连接垫位于第二金属层中，且电性连接至写入位线和全域写入位线。第二金属连接垫位于第二金属层中，且电性连接至反向写入位线和反向全域写入位线。第三金属连接垫位于第二金属层中，且电性连接至读取位线与外围逻辑电路的一外围金属线，外围金属线位于第一金属层中。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个态样。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。
图1绘示了依据本揭露的实施例的一集成电路，其包括静态随机存取记忆体阵列和外围逻辑电路；
图2绘示了依据本揭露的实施例的在静态随机存取记忆体晶片上的静态随机存取记忆体阵列的一个双端口静态随机存取记忆胞的电路图；
图3绘示了依据本揭露的实施例的图1的双端口静态随机存取记忆胞的上视图；
图4A与图4B绘示了依据本揭露的实施例的用于覆盖图2的双端口静态随机存取记忆胞的金属线的示意图；
图5绘示了依据本揭露的实施例的一示例性金属层结构的侧视图；
图6绘示了依据本揭露的实施例的在静态随机存取记忆胞阵列和使用跨接结构来桥接接口的外围逻辑电路之间的接口处的金属线结构；
图7A与图7B绘示了来自图6的跨接器的侧视图；
图8A、图9A、图10A、图11A、图12A与图13A绘示了根据本揭露的变化实施例的静态随机存取记忆胞阵列的方块图；
图8B、图9B、图10B、图11B、图12B与图13B绘示了未绘示出静态随机存取记忆体阵列的底层特征的图8A、图9A、图10A、图11A、图12A与图13A的读取和写入线。
具体实施方式
以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本揭露。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本揭露可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。并且，为使说明简化及明确，不同特征亦将任意地以不同尺度绘制。
此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。举例而言，如果在附图中的装置被翻转，则被描述为“下方(beneath)”或“以下(below)”的其它元件或特征将会被转向为“上方(above)”的其它元件或特征。因此，示例性术语“以下(below)”可以包含上方和下方的方位。此装置可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。
本揭露的各种实施例一般涉及了半导体装置及其形成方法。更具体而言，本揭露是关于用以受限于设计规则的半导体装置制程的金属线层中的新颖和改进跨接结构。在本揭露的实施例中，跨接器由导电金属形成，且与相邻贯孔层中的金属贯孔结合在一个或多个其它金属层或装置层中的元件之间提供电性连接。举例而言，在第一金属层中的两条金属线可以不对准，跨接器可以被放置在第二金属层中，并且可以形成金属通孔以将跨接器电性连接到每条金属线，从而允许它们在虽不对准的情况下电性连接。新的跨接器可以用于集成电路的多层互连形成以及相关领域的具通常知识者所知的其它领域。此新颖跨接器的各个方面将在下述的集成电路100的多层互连形成的脉络中被讨论。
集成电路100是用以提供说明的目的，并不会对本揭露的实施例做出关于任何装置的数量、任何区域的数量或者任何结构或区域的配置的必要限制。此外，集成电路100可以包括静态随机存取记忆体(static random access memory；SRAM)及/或逻辑电路，被动元件如电阻器、电容器和电感器，以及主动元件如p型场效晶体管(PFETs)、n型场效晶体管(NFETs)、金氧半导体场效晶体管(metal-oxide semiconductor field effecttransistor；MOSFET)、互补金氧半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极型晶体管、高电压晶体管、高频晶体管、其它记忆元件及其组合。
图1绘示了依据本揭露的实施例的集成电路100的方块图。集成电路100包括至少一个晶体管基的静态随机存取记忆体(static random access memory；SRAM)阵列区域102和至少一个外围逻辑区104。在部分实施例中，静态随机存取记忆阵列区域102可藉外围逻辑区104在多侧上为界。集成电路100可具有未在此叙述的多个部件形成于其中。集成电路100可以包括多层，并且每层可以包含金属特征、半导体特征等。举例而言，半导体晶体管特征可以形成在半导体层中，并且形成在半导体层上方的各层的金属线可以用于电性连接半导体特征以形成电路。在部分实施例中，集成电路100可以是静态随机存取记忆体。
静态随机存取记忆阵列区域102包括至少一个含有晶体管基的静态随机存取记忆体电路的半导体层，其参照图2描述于下文。静态随机存取记忆体阵列区域102包含至少三金属层，其各者皆包括提供静态随机存取记忆体电路的元件之间电性连接的金属线，且其便于与逻辑区104的逻辑电路互连。静态随机存取记忆阵列区域102的金属层可以包括各种不同尺寸和间距的金属线。举例而言，电源导电线可以比非电源导电金属线宽。因为静态随机存取记忆阵列区域102的金属层可以具有各种尺寸的特征，所以特征的布局可能有些不规则，并且可能不存在一横越静态随机存取记忆阵列区域102的金属层的均匀间距。
逻辑区104包括至少一个含有晶体管基的静态随机存取记忆体电路的半导体层与至少三金属层，此三金属层各者皆包括提供逻辑电路的元件之间电性连接的金属线，且其便于与静态随机存取记忆体阵列区域102的静态随机存取记忆体电路互连。在部分实施例中，可以使用改良的微影制程节点来制造逻辑区104，且因此用于逻辑区104的设计规则可以指定横越整个逻辑区104上的金属层的金属线是均匀的。此外，改良制程节点所需的设计规则可以指定逻辑区104的金属线是均匀的尺寸。作为这些在逻辑区104中的金属线的间距和均匀尺寸的设计规则限制的结果，在逻辑区104的金属线和静态随机存取记忆阵列区域102的金属线之间的两个区域的接口之处可能存在未对准，如下文将进行进一步的描述。
请参照图2，其绘示了依据本揭露的实施例的集成电路100的在静态随机存取记忆体阵列区域102中的静态随机存取记忆体阵列的一个双端口静态随机存取记忆胞的电路图。在本实施例中，双端口静态随机存取记忆胞200具有8个晶体管。双端口静态随机存取记忆胞200具有写入端口部202和读取端口部204。写入端口部202在数据闩206中包含双端口静态随机存取记忆胞200的数据储存部，其可储存一位信息。电力通过正电压节点208(即电源电压线)、第一负电压节点220(即第一返回电压线)和第二负电压节点222(即第二返回电压线)被提供到写入端口部202。只要电力被提供至数据闩206，数据闩206将达到逻辑低(即逻辑“0”)或逻辑高(即逻辑“1”)的稳态。写入端口部202还包括一对写入位线，写入位线212和反向写入位线214，其有助于覆写如下将进一步描述的稳态。这些写入位线212和214可以被称为局部写入位线。读取端口部204包括读取位线216，其有助于读取数据闩206如下将进一步描述的状态。读取位线216可以称为局部读取位线。电力通过正电压节点208和第三负电压节点224被提供给读取端口部204。
在本实施例中，写入端口部202包括写入端口的上拉晶体管W_PU-1和W_PU-2，写入端口的下拉晶体管W_PD-1和W_PD-2以及写入端口的通闸晶体管W_PG-1和W_PG-2。上拉晶体管W_PU-1和下拉晶体管W_PD-1的漏极互连，上拉晶体管W_PU-2和下拉晶体管W_PD-2的漏极互连。上拉晶体管W_PU-1和W_PU-2、下拉晶体管W_PD-1和W_PD-2交叉耦合以形成数据闩206(即一对交叉耦合的反相器)。数据闩206的储存节点Node_1通过写入端口的通闸晶体管W_PG-1耦合到写入位线212(即图2所示的W_BL)，而储存节点Node_2通过写入端口的通闸晶体管W_PG-2耦合到反向写入位线214(即图2所示的W_BLB)，其中储存节点Node_1和Node_2是通常处于相反逻辑电平(例如，逻辑高或逻辑低)的互补节点。写入端口的通闸晶体管W_PG-1和W_PG-2的栅极连接到写入字符线210(即图2所示的W_WL)。
在本实施例中，读取端口部204包括读取端口的下拉晶体管R_PD-1和读取端口的通闸晶体管R_PG-1。读取端口的通闸晶体管R_PG-1的栅极连接到读取字符线218(即图2所示的R_WL)，其与写入字符线210在电性上和物性上分离。当执行写入操作时，读取端口的通闸晶体管R_PG-1关闭，写入端口的通闸晶体管W_PG-1和W_PG-2开启。数据因此通过写入位线212和反向写入位线214而被写入双端口静态随机存取记忆胞200。反之，当执行读取操作时，写入端口的通闸晶体管W_PG-1和W_PG-2关闭，读取端口的通闸晶体管R_PG-1开启。数据因此被读取到读取位线216中。
请参照图3，其绘示了依据本揭露的实施例的图1的双端口静态随机存取记忆胞200的上视图300。图5将与图3结合叙述，且其绘示了依据本揭露的实施例的一示例性金属层结构的侧视图500。上视图300绘示了基板层(即图5的基板层520)、接触层(即图5的接触层512)、贯孔层(即图5的第一贯孔层510)以及在基板层上方的金属层，亦称为第一金属层(即图5的第一金属层502)的布局。
基板层(即基板层520)是包括硅的半导体基板。可变地，基板包括锗、锗化硅或其它合适的半导体材料。半导体基板可以包括其它适当的特征和结构。在一实施例中，半导体基板采用在用以隔离的支持块晶圆的绝缘层上形成的半导体材料层。此技术和结构被称为硅基绝缘体(silicon-on-insulator；SOI)。硅基绝缘体结构可以通过不同的技术形成，包括通过注入氧的分离(separation by implanted oxygen；SIMOX)、键合和回蚀(etchingback；BESOI)以及区域熔合和再结晶(recrystallization；ZMR)。
双端口静态随机存取记忆胞200形成在半导体基板的单位胞区域302中。在一实施例中，单位胞区域302定义为在第一方向上跨距至第一尺寸304，且在与第一方向垂直的第二方向上跨距至第二尺寸306的一矩形形状。第一尺寸304比第二尺寸306长。第一和第二尺寸(304和306)分别被称为较长间距和较短间距。双端口静态随机存取记忆胞200包括设置在胞的中心部分中的N阱区域308。双端口静态随机存取记忆胞200还包括设置在N阱308两侧的P阱区域310。在一实施例中，N阱区域308和P阱区域310延伸到单元胞之外的多个胞边界。例如，N阱区域308和P阱区域310在第二方向上延伸到4个或更多个胞上。
各种主动区域被定义在基板中，且通过绝缘特征彼此绝缘。绝缘特征利用适当的技术在半导体基板中形成。在一实施例中，通过浅沟槽绝缘(STI)技术形成绝缘特征。在另一实施例中，绝缘特征可变化地通过硅的局部氧化(LOCOS)技术形成。在又一实施例中，浅沟槽绝缘特征的形成包括在基板中蚀刻沟槽，且通过一种或多种绝缘体材料(例如氧化硅、氮化硅或氮氧化硅)填充沟槽。填充的沟槽可以具有多层结构，例如具有填充沟槽的氮化硅的热氧化物衬垫层。当形成绝缘特征时，主动区域被定义在半导体基板中。
双端口静态随机存取记忆胞200利用鳍状主动区域(鳍状主动特征)来形成鳍式晶体管，例如鳍式场效晶体管。鳍状主动区域形成在半导体基板上并且定义在双端口静态随机存取记忆胞200内。鳍状主动区域通过合适的技术形成，并且可以在形成浅沟槽绝缘特征和鳍片的过程中形成主动区域。在一实施例中，鳍状主动区域通过包括蚀刻半导体以形成沟槽和部分地填充沟槽以形成彼此交叉指形的浅沟槽绝缘特征和鳍状主动区域的制程来形成。在本实施例的帮助中，磊晶半导体层被在鳍状主动区域上选择性地形成。在另一实施例中，鳍状主动区域通过包括以下步骤的制程形成：在半导体基板上沉积介电材料层、蚀刻介电材料层以在其中形成开口，以及在具有这些开口的半导体基板上选择性地磊晶成长半导体材料(例如硅)，以形成鳍状主动区域和绝缘特征。在又一实施例中，各种鳍式场效晶体管可以包括用以增强的迁移率和装置性能的应力特征。举例而言，p型鳍式场效晶体管包括在硅基板上的磊晶锗化硅。
在一实施例中，双端口静态随机存取记忆胞200包括形成在P阱区域310中的第一鳍状主动区域312；第二鳍状主动区域314和第三鳍状主动区域316。双端口静态随机存取记忆胞200还包括形成在N阱区域308中的第四鳍状主动区域318和第五鳍状主动区域320。第一鳍状主动区域312至第五鳍状主动区域320沿着第二尺寸306配置。第一至第五鳍状主动区域或其子集可以被延伸至多个胞上，例如第二方向上的4个或更多个胞。
在一实施例中，每个鳍状主动区域包括被配置以形成各种鳍式场效晶体管的一个或多个鳍状主动特征。在另一实施例中，P阱区域310中的至少部分的第一鳍状主动区域312至第三鳍状主动区域316包括多个鳍状主动特征。在各鳍状主动特征中，可以形成下拉晶体管(PD)，通闸晶体管(PG)或其组合。每个下拉晶体管和通闸晶体管可以包括一个或多个鳍式场效晶体管。具体而言，每个鳍状主动特征包括一个下拉晶体管、一个通闸晶体管或一个下拉晶体管/通闸晶体管(一个下拉晶体管和一个通闸晶体管)。在本实施例中，第一鳍状主动区域312包括排列的三个鳍状主动特征，其分别称为312a、312b和312c，且被定向在第二尺寸306中。鳍状主动特征312b插入在鳍状主动特征312a和312c之间。通闸晶体管R_PG-1(如图2所示)和下拉晶体管R_PD-1(如图2所示)形成在鳍状主动特征312a、312b和312c上。这两个装置形成双端口静态随机存取记忆胞200的读取端口部204。
双端口静态随机存取记忆胞200的写入端口部202包括第二至第五主动区314至320。第二主动区314包括排列的两个鳍状主动特征，分别称为314a和314b。下拉晶体管W_PD-2和通闸晶体管W_PG-2形成在鳍状主动特征314a和314b上。类似地，对于双端口静态随机存取记忆胞200的平衡结构，第三鳍状主动区域316包括两个鳍状主动特征排列，分别称为316a和316b。下拉晶体管W_PD-1和通闸晶体管W_PG-1形成在鳍状主动特征316a和316b上。
各种栅极特征被形成在双端口静态随机存取记忆胞200内，用以各种n型鳍式场效晶体管和p型鳍式场效晶体管。一栅极特征包括一栅极介电层(例如氧化硅)和设置在栅极介电层上的一栅极电极(例如掺杂多晶硅)。在另一实施例中，栅极特征可选地或额外地包括用于电路性能和制造整合的其它适当材料。举例而言，所述介电层包括高介电系数介电材料层。栅极电极包括金属，例如铝、铜、钨或其它合适的导电材料。各种栅极被定向在第一尺寸304中，且配置有各种主动区域以形成上拉晶体管、下拉晶体管和通闸晶体管。
在本实施例中，长闸322设置在第一鳍状主动特征312a、312b和312c，第二鳍状主要特征314a和314b上，并且进一步延伸到第四鳍状主动区域318的鳍状主动特征，并分别形成下拉晶体管R_PD-1、下拉晶体管W_PD-2和上拉晶体管W_PU-2。类似地，另一长闸324设置在鳍状主动特征316a和316b之上，并且进一步延伸到第五鳍状主动区域320的鳍状主动特征，并分别形成下拉晶体管W_PD-1和上拉晶体管W_PU-1。短闸326设置在鳍状主动特征314a和314b上，并被配置以形成通闸晶体管W_PG-1。类似地，另一短闸328设置在鳍状主动特征316a和316b上，并且被配置以形成通闸晶体管W_PG-1。第三短闸329设置在鳍状主动特征312a、312b和312c上，并且被配置以形成通闸晶体管R_PG-1。
在如图3所示的配置的另一实施例中，P阱区域310中的第二鳍状主动区域314和第三鳍状主动区域316以及相关联的下拉晶体管和通闸晶体管，以对称的互连布线方式而对称地设置在N阱区域308的两侧。
在一实施例中，下拉晶体管W_PD-2的漏极通过共享公共掺杂区域，一被定义在第二鳍状主动区域314中且位于下拉晶体管W_PD-2和通闸晶体管W_PG-2之间的区域，而电性连接到通闸晶体管W_PG-2的源极。类似地，下拉晶体管R_PD-1的漏极通过共享公共掺杂区域，一被定义在第一鳍状主动区域312中且位于下拉晶体管R_PD-1和通闸晶体管R_PG-1之间的区域，而电性连接到通闸晶体管R_PG-1的源极。
在另一实施例中，下拉晶体管W_PD-2的漏极通过形成在第二鳍状主动区域314内的公共掺杂区上的硅化物特征(未示出)而电性连接到通闸晶体管W_PG-2的源极。硅化物特征由本领域中已知的制程，例如自对准硅化物(salicide)，并且可以与其它接触的硅化物在相同的制程程序中一起形成。
在又一实施例中，下拉晶体管W_PD-2的漏极通过一被设计为下拉晶体管W_PD-2的漏极和通闸晶体管W_PG-2的源极的两者接点的接触特征而电性连接到通闸晶体管W_PG-2的源极。接点的几何形状将在后面进一步描述。类似地，下拉晶体管W_PD-1的漏极和通闸晶体管W_PG-1的源极以类似于下拉晶体管W_PD-2的漏极和通闸晶体管W_PG-2的源极之间的连接的方式电性连接，例如通过硅化物特征。
双端口静态随机存取记忆胞200还包括在栅极、漏极节点、电压节点和各种接合垫(例如硅化物特征)上的多个第一贯孔330。第一贯孔被定位和配置以用于布线，包括在接触层(即图5的接触层512)中至第一金属层(即图5的第一金属层502)的电性连接接点，其与掺杂区或栅极(即在图5的基板层520中)电性接触。额外地或可变地，第一贯孔被设计为具有作为局部互连功能的各种几何形状。举例而言，贯孔可以是图5的多个第一贯孔511，其形成在第一贯孔层510中，第一贯孔层510将接触层512中的元件电性连接到第一金属层502。
在一实施例中，双端口静态随机存取记忆胞200中的一个或多个贯孔以正方形形状设计，例如多个第一贯孔330-1至330-11。在一个例子中，第一贯孔330-1至330-11被布线至第一金属层中的相应金属线。
在各种实施例中，第一贯孔330-1被布线到读取字符线218；第一贯孔330-2被布线到读取位线216；第一贯孔330-3被布线到第三负电压节点224；第一贯孔330-4被布线到写入字符线210；第一贯孔330-5被布线到第二负电压节点222；第一贯孔330-6被布线到反向写入位线214；第一贯孔330-7和330-8被布线到正电压节点208；第一贯孔330-9被布线到写入位线212；第一贯孔330-10被布线到第一负电压节点220；并且第一贯孔330-11被布线到写入字符线210。
在另一实施例中，一个或多个接触特征332被设计为在第一尺寸304中定向的矩形形状，以作为装置之间的漏极和源极特征的接触作用。举例而言，接触特征332-1被设计为电性连接下拉晶体管W_PD-1和上拉晶体管W_PU-1的漏极；并且接触特征332-2被设计为电性连接下拉晶体管W_PD-2和上拉晶体管W_PU-2的漏极。举例而言，多个接触特征332可以是图5中所示的长接点514、栅极接点516或对接接点518。长接点514可以直接从第一金属层502连接到基板层520，基板层520可以包含浅沟槽绝缘特征522以及各种配置中的源极、漏极、阱和基板特征524。
长接点514可将第一贯孔层510连接到基板层520中的晶体管的源极或漏极特征。栅极接点516可连接到栅极526。虽然栅极526延伸到接触层512中，其可以是在基板层520中形成的晶体管特征的一部分。以这种方式，第一金属层502中的元件可以电性连接到基板层520中的元件(例如，图2的底层半导体结构)。
在另一实施例中，一个或多个接触特征334被设计为在第二尺寸306中定向的矩形形状，以作为漏极/源极特征至一栅极的接触作用。举例而言，接触特征334-1被设计为电性连接栅极322和上拉晶体管W_PU-1的漏极；并且接触特征334-2被设计为电性连接栅极324和上拉晶体管W_PU-2的漏极。
请参照图4A，这里绘示了依据本揭露的实施例的用于覆盖双端口静态随机存取记忆胞200的金属线的示意图400。图5将与图4A结合叙述，且其绘示了依据本揭露的实施例的一示例性金属层结构的侧视图500，其类似于图4A所示的金属层结构，但不需要是相同的金属层结构。在本实施例中，金属线形成三层：第一金属层(即图5的第一金属层502)、第二金属层(即图5的第二金属层504)与第三金属层(即图5的第三金属层506)。
用于正电压节点208、写入位线212、反向写入位线214、读取位线216、第一负电压节点220、第二负电压节点222、第三负电压节点224、第一写入端口连接垫410、第二写入端口接触垫412与读取端口连接垫414的金属线彼此平行延伸，并且被包含在第一金属层中。如图5所示，第一金属线503可以代表第一金属层502中的金属线。在部分实施例中，金属线由铜形成。可变地，金属线由铝、金或其他合适的金属形成。
由于负电压节点220、222和224以及正电压节点208在写入位线212、反向写入位线214和读取位线216之间为相互交叉指形，所以可能无法在写入位线212、反向写入位线214和读取位线216之间获得均匀的间距。因此，在使用图3的布线的集成电路100的静态随机存取记忆体阵列区域102和外围逻辑区104之间的接口处，写入位线212、反向写入位线214和读取位线216与外围逻辑区104的对应位线，其受制于统一间距的设计规则，其间可能存在不一致。
用于写入字符线210和读取字符线218的金属线彼此平行延伸，并且被包含在第二金属层内。第二金属层的金属线也垂直延伸于第一金属层的金属线。在部分实施例中，如图5所示，第二金属层(即第二金属层504)被铺设在第一金属层(即第一金属层502)上。此外，如图5所示，第二金属线505可以代表第二金属层504中的金属线。
用于全域写入位线402和反向全域写入位线404的金属线彼此平行延伸并被包含在第三金属层内，其功能将在下文中参照图8A进一步描述。第三金属层的金属线也垂直延伸于第二金属层的金属线，并平行延伸于第一金属层的金属线。全域写入位线402和反向全域写入位线404比写入位线212宽，具有的宽度至少为写入位线212的宽度的1.2倍大。增加全域写入位线402和反向全域写入位线404的宽度减小了这些金属线的电阻，这是有益的，因为这些金属线延伸多个双端口静态随机存取记忆胞200的长度，并通过加宽金属线而抵消了增加金属线的长度的电阻的增加。如图5所示，第三金属层(即第三金属层506)被铺设在第二金属层(即第二金属层504)上。此外，如图5所示，第三金属线507可以代表第三金属层506中的金属线。
示意图400覆盖如图3所示的半导体结构，如图3所示，其实现图2的双端口静态随机存取记忆胞200。多个第一贯孔330，其可对应于图5的第一贯孔层510中的多个第一贯孔511，提供半导体结构与第一金属层502之间的电性连接。举例而言，多个第一贯孔330可以提供第一金属层502和包括多个接点406的接触层512(如图5所示)中的元件之间的电性连接。
多个第二贯孔408，其可以对应于图5的第二贯孔层528中的多个第二贯孔529，提供第一金属层502中的元件(即图5的第一金属层502)与第二金属层中的元件(即图5的第二金属层504)的电性连接。举例而言，多个第二贯孔529中的其二提供了在第二金属层504中的写入字符线210与两者皆在第一金属层502中的第一写入端口连接垫410和第二写入端口连接垫410的各者之间的连接。此外，多个第二贯孔529中的其一提供在第二金属层504中的读取字符线218与在第一金属层502中的读取端口连接垫414之间的连接。
多个第一贯孔330将第一金属层502中的第一和第二写入端口连接垫410和412以及读取端口连接垫414连接到底层半导体结构，多个第二贯孔408将这些连接垫连接到写入字符线210和读取字符线218。因此，字符线连接到下面的半导体结构。
请参照图4B，这里绘示了依据本揭露的变化实施例的用于覆盖双端口静态随机存取记忆胞200的金属线的示意图416。在这个图4A的变化实施例中，所有元件实质上与在图3中的相同，且差异如下所述。图5将与图4B结合叙述，且其绘示了依据本揭露的实施例的一示例性金属层结构的侧视图500，其类似于图4B所示的金属层结构，但不需要是相同的金属层结构。
在图4B的实施例中，读取字符线218不是形成在第二金属层504中。而是，宽读取字符线418形成在第四金属层(即图5的第四金属层508)中。第四金属层的金属线垂直延伸于第一金属层和第三金属层的金属线，并平行延伸于第二金属层504的金属线。在部分实施例中，宽读取字符线418比写入字符线210宽，具有的宽度至少为写入字符线210的宽度的1.5倍大。增加宽读取字符线418的宽度减小了其电阻，这是有益的，因为这些金属线延伸多个双端口静态随机存取记忆胞200的长度，并通过加宽金属线而抵消了增加金属线的长度的电阻的增加。如图5所示，第四金属层(即第四金属层508)铺设在第三金属层(即第三金属层506)上。此外，如图5所示，第四金属线509可以代表第四金属层508中的金属线。
由于读取字符线218不再在第二金属层504中，多个第二贯孔408的其一将读取端口连接垫414连接到在第二金属层504中的中介读取字符线连接垫420。中介读取字符线连接垫420又通过多个第三贯孔422中的其一电性连接到第三金属层506中的上部读取字符线连接垫424，第三贯孔422可对应于图5的第三贯孔层530中的多个第三贯孔531。上部读取字符线连接垫424又通过多个第四贯孔426中的其一电性连接到第四金属层508中的宽读取字符线418，第四贯孔426可对应于图5的第四贯孔层532中的多个第四贯孔533。
请参照图6，其绘示了依据本揭露的实施例的在静态随机存取记忆胞阵列(即静态随机存取记忆胞202的阵列)和使用跨接结构来桥接接口的外围逻辑电路(即外围逻辑区104)之间的接口处的金属线结构。在部分实施例中，现代微影制程节点可用于制造外围逻辑区104，导致在设计规则中，需要外围逻辑区104中的金属线只以一尺寸与具有均匀间距的方式形成在各元件之间。举例而言，在高级制程节点中，可以在预图案化的芯轴上形成间隔件以获得小的线宽度。芯轴的使用可以将间隔件的形成限制在一尺寸中，且因此使用间隔件而形成的金属线会被限制一尺寸中。
外围逻辑区104包含具有一均匀间距604的金属线602。在本实施例中的金属线602在第一金属层502中。金属线602包含外围读取位线606。在第三金属层506中的全域写入位线402和反向全域写入位线404覆盖第一金属层502中的金属线602。
静态随机存取记忆阵列区域102包含写入位线212和反向写入位线214以及读取位线216。在静态随机存取记忆阵列区域102和外围逻辑区104之间的接口608处的静态随机存取记忆阵列区域102的位线与外围逻辑区104的位线之间可能存在未对准。举例而言，读取位线216和对应的逻辑区104中的读取位线606在两个平行轨中延伸，但是不对准。
为了弥补在接口608处的不对准，一跨接结构610形成在接口608上的第二金属层504中，以提供在静态随机存取记忆阵列区域102和外围逻辑区104的未对准位线之间的电性连接。跨接结构610包括多个跨接器612和614。在本实施例中，各跨接器612和614是一金属线，其具有大于外围逻辑区104的间距604的两倍的一宽度。此宽度在一方向上，其方向垂直于在第一金属层中的静态随机存取记忆阵列区域102和外围逻辑区104的位线所延伸之方向，以使得此宽度横跨第一金属层的位线的至少其二。此宽度确保即使外围逻辑区104的位线尽可能地不对准于静态随机存取记忆阵列区域102的位线和全域位线(例如全域写入位线402和反向全域写入位线404)，跨接结构610仍会与它打算在之间桥接的目标金属线重叠。
各跨接器612和614也具有比其宽度更长的长度，此长度沿与静态随机存取记忆阵列区域102和外围逻辑区104的位线的相同方向延伸。这允许跨接器612和614得以在接口608处桥接外围逻辑区104和静态随机存取记忆阵列区102之间的距离。此外，跨接器612和614的长度方向垂直延伸于其它在第二金属层504中的线，包括阱带线618和620以及写入字符线210和读取字符线218。
第一跨接器612桥接外围逻辑区104的外围读取位线606与静态随机存取记忆阵列区102的读取位线216。此情况中的目标位线，两者都在第一金属层502中。一第二贯孔408被形成，以在第一金属层502中的外围逻辑区104的外围读取位线606与第二金属层504中的跨接器612之间桥接。另一第二贯孔408被形成，以在第二金属层504中的跨接器612与第一金属层502中的静态随机存取记忆阵列区域102的读取位线216之间桥接。以这种方式，未对准的读取位线606和216跨越接口608而电性连接，而同时遵守仅允许在外围逻辑区104中的金属线602形成在一尺寸中，且在金属线602之间具有均匀间距604的设计规则。
此外，第二金属层504中的跨接结构610的第二跨接器614可用于形成第一金属层502中的金属线(例如写入位线212和反向写入位线214)与金属线(例如全域写入位线402和反向全域写入位线404)的电性连接。第二跨接器614可以到与第一跨接器612类似的宽度，这允许在第一金属层502和第三金属层506中的目标金属线之间的不对准。举例而言，这种未对准可能发生是因为全域位线(例如全域写入位线402和反向全域写入位线404)比静态随机存取记忆阵列区域102的位线更宽，以便减小全域位线的电阻，以供其更长的路径。全域位线增加的此宽度，其与用于静态随机存取记忆阵列区域102中的正和负功率节点(例如电压节点208)的金属线与静态随机存取记忆阵列区域102的位线的交叉指形相结合，可以防止全域位线与静态随机存取记忆阵列区域102的位线共享间距。
在一实施例中，一第二跨接器614桥接在全域写入元线402和静态随机存取记忆阵列区域102的写入位线212之间。写入位线212在第一金属层502中，而全域写入位线402在第三金属层506中。第三贯孔422被形成，以在第三金属层506中的全域写入元线402与第二金属层504中的跨接器614之间桥接。第二贯孔408被形成，以在第二金属层504中的跨接器614与第一金属层502中的静态随机存取记忆阵列区域102的写入位线212之间桥接。以类似的方式，另一个第二跨接器614在第三金属层506中的反向全域写入位线404与第一金属层502中的静态随机存取记忆阵列区域102的反向写入位线214之间桥接。以这种方式，未对准的写入位线212和全域写入位线402电性连接，并且未对准的反向写入位线214和反向全域写入位线404电性连接。
在部分实施例中，在跨接结构610和静态随机存取记忆阵列区域102之间可以另外存在阱带胞616。阱带胞616提供双端口静态随机存取记忆胞200的N阱区域308和P阱区域310之间的连接，以根据需要提供主体端电压。举例而言，N-阱带线618可用于将N阱区域308耦合至在阵列之外的正电压线，例如外围正电压线。P-阱带线620可以耦合至P阱区域310和负电压线。这允许N阱区域308与双端口静态随机存取记忆胞200的正电压节点208电性隔离。N-阱带线618和P-阱带线620可以形成在第二金属层504中，且垂直延伸于跨接结构610的跨接器612和614(也形成在第二金属层504中)，因为跨接结构610的跨接器612和614不需要跨越跨接结构610。
请参照图7A，其绘示了跨接器614的侧视图，以清楚地说明依据本揭露的实施例的图6中的自第一金属层502中的一特征至第三金属层506中的另一特征所形成的连接。写入位线212或214中的其一被绘示于第一金属层502中，其位于金属层堆叠的底部。第二贯孔408将写入位线212或214连接至跨接器614，跨接器614是在第二金属层504中的金属连接垫。第三贯孔422将跨接器614连接到位于第三金属层506中的全域写入位线402或404的其一。
如上所述，全域写入位线402和404，贯孔408和422以及跨接器614可以由铜形成。或者，它们可以由铝、金或另一种适合的金属形成。在一实施例中，全域写入位线402和404，第二贯孔408和第三贯孔422以及跨接器614可以由双重金属镶嵌(dual-damascene)制程形成。在另一实施例中，它们可以通过单镶嵌(single-damascene)制程形成。在部分实施例中，第二贯孔408和跨接器614可以在一个制程中形成。举例而言，一第一介电层(例如第一贯孔层510)可以被形成，第二介电层(例如第二金属层504)可以在第一介电层上被形成，孔可以被图案化至第一介电层和第二介电层两者中，一沟槽可以被图案化至第二介电层中，并且铜可以被沉积到沟槽和孔中以形成第二贯孔408和跨接器614。化学机械研磨(chemical mechanical polishing；CMP)制程可以被执行，以在沉积之后去除过量的铜。同样地，第三贯孔422和全域写入位线402或404可在一化学机械研磨制程之后的沉积制程中形成。
请参照图7B，其绘示了跨接器612的侧视图，以清楚地说明依据本揭露的实施例的图6中的自第一金属层502中的一特征至第一金属层502中的另一特征所形成的连接。读取位线216被绘示于第一金属层502的静态随机存取记忆阵列区域102中，其位于金属层堆叠的底部。第二贯孔408将读取位线216连接至跨接器612，跨接器614是在第二金属层504中的金属连接垫。另一第二贯孔408将跨接器612连接到位于第一金属层502的外围逻辑区104中的外围读取位线606。
读取位线216、第二贯孔408和跨接器612可以如上文关于跨接器614和第二贯孔408所述而形成。例如，在一实施例中，它们可在一化学机械研磨制程之后，采用一双重金属镶嵌(dual-damascene)制程的沉积步骤中的铜所形成。
图8A至图10B绘示了根据本揭露的变化实施例采用图6的跨接结构610的静态随机存取记忆胞阵列，以创建双端口静态随机存取记忆胞200的阵列。
请参照图8A，其绘示了根据本揭露的实施例的静态随机存取记忆胞阵列800的方块图。静态随机存取记忆胞阵列800包括多个双端口静态随机存取记忆胞200。在本实施例中，在静态随机存取记忆胞阵列800中存在64个双端口静态随机存取记忆胞200，其可以被称为静态随机存取记忆体块。静态随机存取记忆体块被分组为4个栏802和16个行804。各栏802包括16个双端口静态随机存取记忆胞200，而各行804包括4个双端口静态随机存取记忆胞200。在部分实施例中，双端口静态随机存取记忆胞200可以依据图3至图5中的其一所述而实现。静态随机存取记忆胞阵列800被分为顶子阵列806和底子阵列808。各子阵列具有8个行804和4个栏802，而因此包含32个双端口静态随机存取记忆胞200。
各栏802被写入位线212、反向写入位线214、全域写入位线402和反向全域写入位线404所伺服。进一步而言，顶子阵列806被顶读取位线810所伺服，而底子阵列808被底读取位线812所伺服。顶读取元件线810和底读取位线812彼此电性隔离。在部分实施例中，各栏802是在其自身的各侧上的栏的镜像。在各栏802的末端可以存在跨接结构610，其将栏802的双端口静态随机存取记忆胞200连接到逻辑区104中的外围逻辑电路。在此所示实施例中，外围逻辑电路存在静态随机存取记忆胞阵列800顶侧和底侧的两侧上，然而应当理解，在其他实施例中，可以仅在阵列的一侧上具有外围逻辑电路。
在本实施例中，全域写入位线402和404仅在跨接结构610处连接到静态随机存取记忆胞阵列800，而局部写入位线212和214自跨接结构610连接到一给定的栏802的各双端口静态随机存取记忆胞200。各全域写入位线402和404可以轮流在逻辑区104中的外围逻辑电路上延伸以将信号中继到栏802的写入位线。在此配置中，来自静态随机存取记忆胞阵列800外部的信息可以被中继到栏802中的各双端口静态随机存取记忆胞200。
如上所述，各行804被写入字符线210和读取字符线218或418所伺服。在部分实施例中，写入字符线210和读取字符线218或418可以延伸到静态随机存取记忆胞阵列800之外。在此实施例中，写入字符线210以及读取字符线218或418连接到行804中的各双端口静态随机存取记忆胞200。进一步而言，边缘胞814可以邻接静态随机存取记忆胞阵列800，使得写入字符线210和读取字符线218或418在边缘胞814上延伸。在部分实施例中，边缘胞814可以提供写入字符线210和读取字符线218或418的连接，且此连接可以包括用于字符线的驱动器电路。
在组合中，行804的读取和写入位线可以被提供数据以选取行804的双端口静态随机存取记忆胞200，而栏802的读取或写入线可以被开启以选取一个双端口静态随机存取记忆胞200来读取或写入。
请参照图8B，其示出了覆盖静态随机存取记忆胞阵列800的金属线的栏集，为了清楚起见，并未示出底部的静态随机存取记忆胞阵列800。金属线的栏集包括写入位线212、反向写入位线214以及顶读取位线810和底读取位线812。在此视图中，包括如上面关于图6与第7图所述而连接的第二贯孔408和第三贯孔422的跨接结构610，是更为可见的。
请参照图9A，其绘示了根据本揭露的实施例的静态随机存取记忆胞阵列900的方块图。静态随机存取记忆胞阵列900包括多个双端口静态随机存取记忆胞200。如同图8A所示，在静态随机存取记忆胞阵列900中存在64个双端口静态随机存取记忆胞200，然而它们被分为两个物性隔离的32胞块。静态随机存取记忆体块被分组为4个栏802和8个行804。各栏802包括8个双端口静态随机存取记忆胞200，而各行804包括4个双端口静态随机存取记忆胞200。在部分实施例中，双端口静态随机存取记忆胞200可以依据图3至图5中的其一所述而实现。
除了静态随机存取记忆胞阵列900的顶子阵列806通过逻辑区104中的外围逻辑电路的方块与底子阵列808分离之外，静态随机存取记忆胞阵列900实质上与静态随机存取记忆胞阵列800类似。各子阵列806和808具有8个行804和4个栏802，而因此包含32个双端口静态随机存取记忆胞200。
当逻辑区104将顶子阵列806与底子阵列808分离时，各子阵列806和808具有其自己的写入位线、反向写入位线和读取位线。顶子阵列806具有顶写入位线902、顶反向写入位线904和顶读取位线810。底子阵列808具有底写入位线906，底反向写入位线908和底读取位线812。全域写入位线402和反向全域写入位线404皆伺服于子阵列806和808两者。顶读取位线810、顶写入位线902和顶反向写入位线904电性隔离于底读取位线812、底写入位线906和底反向写入位线908。在部分实施例中，顶写入位线902的作用类似于底写入位线906，且两者的作用类似于写入位线212。此外，顶反向写入位线904的作用类似于底反向写入位线908，且两者的作用类似于反向写入位线214。
在部分实施例中，各栏802是在其自身的各侧上的栏的镜像。在各栏802的末端可以存在跨接结构610，其将栏802的双端口静态随机存取记忆胞200连接到逻辑区104中的外围逻辑电路。在此所示实施例中，外围逻辑电路存在顶部和底部静态随机存取记忆胞子阵列806和808之间，以及顶部和底部静态随机存取记忆胞子阵列806和808的外侧。然而应当理解，在其他实施例中，可以仅在阵列的一侧上具有外围逻辑电路。
各行804被写入字符线210和读取字符线218或418所伺服，而与图8A的静态随机存取记忆胞阵列800的行804类似。
请参照图9B，其示出了覆盖静态随机存取记忆胞阵列900的金属线的栏集，为了清楚起见，并未示出底部的静态随机存取记忆胞阵列900。在部分实施例中，金属线的集合实质上与在图8B中所示的类似，而差异如下所述。金属线的栏集包括顶写入位线902、顶反向写入位线904、顶读取位线810、底写入位线906、底反向写入位线908以及底读取位线812。在此视图中，包括如上面关于图6与第7图所述而连接的第二贯孔408和第三贯孔422的跨接结构610，是更为可见的。
请参照图10A，其绘示了根据本揭露的实施例的静态随机存取记忆胞阵列1000的方块图。静态随机存取记忆胞阵列1000包括多个双端口静态随机存取记忆胞200。除了在图8A与图9A中所示的存在64个双端口静态随机存取记忆胞200外，还有32个双端口静态随机存取记忆胞200存在静态随机存取记忆胞阵列1000中，总共96个双端口静态随机存取记忆胞200。然而，它们被分为一个32胞块与一个64胞块。32胞块包括被分组为4个栏802和8个行804的静态随机存取记忆胞。64胞块包括被分组为4个栏802和16个行804的静态随机存取记忆胞。各栏802包括24个双端口静态随机存取记忆胞200，而各行804包括4个双端口静态随机存取记忆胞200。在部分实施例中，双端口静态随机存取记忆胞200可以依据图3至图5中的其一所述而实现。
除了存在第三子阵列1002之外，静态随机存取记忆胞阵列1000实质上与静态随机存取记忆胞阵列900类似，第三子阵列1002类似于静态随机存取记忆胞阵列900的顶子阵列806，并通过逻辑区104中的外围逻辑电路的方块与二子阵列806、808分离。
各子阵列806和808具有8个行804和4个栏802，而因此包含32个双端口静态随机存取记忆胞200。每个子阵列1002、806与808具有8行804和4栏802，因此包含32个双端口静态随机存取记忆胞。
当逻辑区104将第三子阵列1002与顶子阵列806以及底子阵列808分离时，第三子阵列1002具有其自己的第三子阵列写入位线1006、第三子阵列反向写入位线1008以及第三子阵列读取位线1004。顶子阵列806与底子阵列808共享写入位线212和反向写入位线214。然而，当底子阵列808具有其自己的底读取位线812时，顶子阵列806具有其自己的顶读取位线810。全域写入位线402和反向全域写入位线404皆伺服于子阵列806、808与1002。顶读取位线810和底读取位线812彼此电性隔离。在部分实施例中，第三子阵列读取位线1004的作用可以类似于顶或底读取位线910或912，第三子阵列写入位线1006的作用可以类似于写入位线212，以及第三子阵列反向写入位线1008的作用可以类似于反向写入位线214。
在部分实施例中，各栏802是在其自身的各侧上的栏的镜像。在各栏802连接静态随机存取记忆胞块的边缘的情况下，可以存在跨接结构610，其将栏802的双端口静态随机存取记忆胞200连接到逻辑区104中的外围逻辑电路。在此所示实施例中，外围逻辑电路存在第三和顶部静态随机存取记忆胞子阵列1002和806之间，以及第三和底部静态随机存取记忆胞子阵列1002和808的外侧。然而应当理解，在其他实施例中，可以仅在阵列的一侧上具有外围逻辑电路。
各行804被写入字符线210和读取字符线218或418所伺服，而与图8A的静态随机存取记忆胞阵列800的行804类似。
请参照图10B，其示出了覆盖静态随机存取记忆胞阵列1000的金属线的栏集，为了清楚起见，并未示出底部的静态随机存取记忆胞阵列1000。在部分实施例中，金属线的集合实质上与在图8B中所示的类似，而差异如下所述。金属线的栏集包括第三子阵列读取位线1004、第三子阵列写入位线1006、第三子阵列反向写入位线1008、顶读取位线810以及底读取位线812。在此视图中，包括如上面关于图6与图7A和图7B所述而连接的第二贯孔408和第三贯孔422的跨接结构610，是更为可见的。
图11A至图13B绘示了根据本揭露的变化实施例采用图6的跨接结构610的静态随机存取记忆胞阵列，以创建具有全域读取位线的双端口静态随机存取记忆胞200的阵列。
请参照图11A，其绘示了根据本揭露的实施例的静态随机存取记忆胞阵列1100的方块图。静态随机存取记忆胞阵列1100包括多个双端口静态随机存取记忆胞200。如同图8A所示，在静态随机存取记忆胞阵列1100中存在64个双端口静态随机存取记忆胞200，其可以被称为静态随机存取记忆体块。静态随机存取记忆体块被分组为4个栏802和16个行804。各栏802包括16个双端口静态随机存取记忆胞200，而各行804包括4个双端口静态随机存取记忆胞200。在部分实施例中，双端口静态随机存取记忆胞200可以依据图3至图5中的其一所述而实现。
除了另外存在伺服于各栏802的全域读取位线1102之外，静态随机存取记忆胞阵列1100实质上与静态随机存取记忆胞阵列800类似。各栏802被写入位线212、反向写入位线214、全域写入位线402、反向全域写入位线404仅连接到顶子阵列806中的双端口静态随机存取记忆胞200的顶读取位线810以及仅连接到底子阵列808中的双端口静态随机存取记忆胞200的底读取位线812所伺服。顶读取位线810和底读取位线812彼此电性隔离。在部分实施例中，各栏802是在其自身的各侧上的栏的镜像。在各栏802的末端可以存在跨接结构610，其将栏802的双端口静态随机存取记忆胞200连接到逻辑区104中的外围逻辑电路。
在此所示实施例中，外围逻辑电路存在静态随机存取记忆胞阵列1100的各侧上，然而应当理解，在其他实施例中，可以仅在阵列的一侧上具有外围逻辑电路。全域读取位线1102不直接电性连接到静态随机存取记忆胞阵列1100。而是，其连接到外围逻辑电路中的感测放大器(sense amplifier；SA)的输入节点，并且感测放大器的输出节点依次电性连接到顶读取位线810或底读取位线812，这取决于其处于静态随机存取记忆胞阵列1100的哪一侧。在部分实施例中，感测放大器可以是基于反相器的感测放大器。
各行804被写入字符线210和读取字符线218或418所伺服，而与图8A的静态随机存取记忆胞阵列800的行804类似。
请参照图11B，其示出了覆盖静态随机存取记忆胞阵列1100的金属线的栏集，为了清楚起见，并未示出底部的静态随机存取记忆胞阵列1100。在部分实施例中，金属线的集合实质上与在图8B中所示的类似，而差异如下所述。金属线的栏集包括顶读取位线810、底读取位线812以及全域读取位线1102。在此视图中，包括如上面关于图6与第7图所述而连接的第二贯孔408和第三贯孔422的跨接结构610，是更为可见的。
请参照图12A，其绘示了根据本揭露的实施例的静态随机存取记忆胞阵列1200的方块图。静态随机存取记忆胞阵列1200包括多个双端口静态随机存取记忆胞200。如同图9A所示，在静态随机存取记忆胞阵列1200中存在64个双端口静态随机存取记忆胞200，其被分为两个物性隔离的32胞块。静态随机存取记忆体块被分组为4个栏802和8个行804。各栏802包括8个双端口静态随机存取记忆胞200，而各行804包括4个双端口静态随机存取记忆胞200。在部分实施例中，双端口静态随机存取记忆胞200可以依据图3至图5中的其一所述而实现。
静态随机存取记忆胞阵列1200实质上与静态随机存取记忆胞阵列900类似，其顶子阵列806通过逻辑区104中的外围逻辑电路的方块与底子阵列808分离。各子阵列806和808具有8个行804和4个栏802，而因此包含32个双端口静态随机存取记忆胞200。静态随机存取记忆胞阵列1200与静态随机存取记忆胞阵列900之间的差异如下所述。
当逻辑区104将顶子阵列806与底子阵列808分离时，各子阵列806和808具有其自己的写入位线、反向写入位线和读取位线。顶子阵列806具有顶写入位线902、顶反向写入位线904和顶读取位线810。底子阵列808具有底写入位线906、底反向写入位线908和底读取位线812。顶读取位线810、顶写入位线902和顶反向写入位线904电性隔离于底读取位线812、底写入位线906和底反向写入位线908。在部分实施例中，顶写入位线902的作用类似于底写入位线906，且两者的作用类似于写入位线212。此外，顶反向写入位线904的作用类似于底反向写入位线908，且两者的作用类似于反向写入位线214。
全域写入位线402和反向全域写入位线404皆伺服于子阵列806、808。此外，如同图11A所示，全域读取位线1102也伺服于子阵列806、808两者。在部分实施例中，各栏802是在其自身的各侧上的栏的镜像。在各栏802的末端可以存在跨接结构610，其将栏802的双端口静态随机存取记忆胞200连接到逻辑区104中的外围逻辑电路。
在此所示实施例中，外围逻辑电路存在顶部和底部静态随机存取记忆胞子阵列806和808之间，然而应当理解的是，在其他实施例中，可以仅在阵列的一侧或是顶部和底部静态随机存取记忆胞子阵列806和808的外侧上具有外围逻辑电路。全域读取位线1102不直接电性连接到静态随机存取记忆胞阵列1100。而是，其连接到外围逻辑电路中的感测放大器的输入节点，并且感测放大器的输出节点依次电性连接到顶读取位线810或底读取位线812。
各行804被写入字符线210和读取字符线218或418所伺服，而与图8A的静态随机存取记忆胞阵列800的行804类似。
请参照图12B，其示出了覆盖静态随机存取记忆胞阵列1200的金属线的栏集，为了清楚起见，并未示出底部的静态随机存取记忆胞阵列1200。在部分实施例中，金属线的集合实质上与在图9B中所示的类似，而差异如下所述。金属线的栏集包括顶读取位线810、底读取位线812以及全域读取位线1102。在此视图中，包括如上面关于图6与图7A和图7B所述而连接的第二贯孔408和第三贯孔422的跨接结构610，是更为可见的。
请参照图13A，其绘示了根据本揭露的实施例的静态随机存取记忆胞阵列1300的方块图。静态随机存取记忆胞阵列1300包括多个双端口静态随机存取记忆胞200。与图10A的静态随机存取记忆胞阵列1000类似，静态随机存取记忆胞阵列1300中存在96个双端口静态随机存取记忆胞200。然而，它们被分为一个32胞块与一个64胞块。32胞块包括被分组为4个栏802和8个行804的静态随机存取记忆胞。64胞块包括被分组为4个栏802和16个行804的静态随机存取记忆胞。各栏802包括24个双端口静态随机存取记忆胞200，而各行804包括4个双端口静态随机存取记忆胞200。在部分实施例中，双端口静态随机存取记忆胞200可以依据图3至图5中的其一所述而实现。
静态随机存取记忆胞阵列1300实质上与静态随机存取记忆胞阵列1000类似，其包括一通过逻辑区104中的外围逻辑电路的方块与二子阵列806、808分离的第三子阵列1002。每个子阵列1002、806与808具有8行804和4栏802，因此包含32个双端口静态随机存取记忆胞。
当逻辑区104将第三子阵列1002与顶子阵列806以及底子阵列808分离时，第三子阵列1002具有其自己的第三子阵列写入位线1006、第三子阵列反向写入位线1008以及第三子阵列读取位线1004。顶子阵列806与底子阵列808共享写入位线212和反向写入位线214。然而，当底子阵列808具有其自己的底读取位线812时，顶子阵列806具有其自己的顶读取位线810。全域写入位线402和反向全域写入位线404皆伺服于子阵列806、808与1002。此外，全域读取位线1102也伺服于子阵列806、808与1002。顶读取位线810和底读取位线812彼此电性隔离。在部分实施例中，第三子阵列读取位线1004的作用可以类似于顶或底读取位线910或912，第三子阵列写入位线1006的作用可以类似于写入位线212，以及第三子阵列反向写入位线1008的作用可以类似于反向写入位线214。
在部分实施例中，各栏802是在其自身的各侧上的栏的镜像。在各栏802连接静态随机存取记忆胞块的边缘的情况下，可以存在跨接结构610，其将栏802的双端口静态随机存取记忆胞200连接到逻辑区104中的外围逻辑电路。在此所示实施例中，外围逻辑电路存在第三和顶部静态随机存取记忆胞子阵列1002和806之间，以及第三和底部静态随机存取记忆胞子阵列1002和808的外侧。然而应当理解，在其他实施例中，可以仅在阵列的一侧上具有外围逻辑电路。
各行804被写入字符线210和读取字符线218或418所伺服，而与图8A的静态随机存取记忆胞阵列800的行804类似。
请参照图13B，其示出了覆盖静态随机存取记忆胞阵列1300的金属线的栏集，为了清楚起见，并未示出底部的静态随机存取记忆胞阵列1300。在部分实施例中，金属线的集合实质上与在图10B中所示的类似，而差异如下所述。金属线的栏集包括第三子阵列读取位线1004、第三子阵列写入位线1006、第三子阵列反向写入位线1008、顶读取位线810以及底读取位线812以及全域读取位线1102。在此视图中，包括如上面关于图6与图7A和图7B所述而连接的第二贯孔408和第三贯孔422的跨接结构610，是更为可见的。
本揭露的一实施方式包括一静态随机存取记忆体结构。静态随机存取记忆体结构包括多个双端口静态随机存取记忆胞、多个边缘胞、多个阱带胞以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部、一读取端口部、一第一群金属线、一第二群金属线以及一第三群金属线。写入端口部包括两个交叉耦合的反相器和两个通闸晶体管。读取端口部包括两个级联装置。第一群金属线包括一写入位线、一反向写入位线、一读取位线、一返回电压线、一电源电压线、一写入字符线连接垫与一读取字符线连接垫，其全部位于位于一第一金属层中。第二群金属线，包括位于一第二金属层中的一写入字符线。第三群金属线包括位于一第三金属层中的一全域写入位线与一反向全域写入位线。各跨接结构包括位于第二金属层中且电性连接至写入位线和全域写入位线的一第一金属连接垫、位于第二金属层中且电性连接至反向写入位线和反向全域写入位线的一第二金属连接垫、以及位于第二金属层中且电性连接至读取位线与外围逻辑电路的一位于第一金属层中的外围金属线的一第三金属连接垫。多个跨接结构延伸跨越静态随机存取记忆体阵列的边缘。
本揭露的另一实施方式包括一静态随机存取记忆体结构。静态随机存取记忆体结构包括多个双端口静态随机存取记忆体阵列。各双端口静态随机存取记忆体阵列包括一第一子阵列与一第二子阵列。第一子阵列与第二子阵列各包括多个双端口静态随机存取记忆胞、多个边缘胞、多个阱带胞以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部、一读取端口部、一第一群金属线、一第二群金属线以及一第三群金属线。写入端口部包括两个交叉耦合的反相器和两个通闸晶体管。读取端口部包括两个级联装置。第一群金属线包括一写入位线、一反向写入位线、一读取位线、一返回电压线、一电源电压线、一写入字符线连接垫与一读取字符线连接垫，其全部位于一第一金属层中。第二群金属线，包括位于一第二金属层中的一写入字符线。第三群金属线包括位于一第三金属层中的一全域写入位线与一反向全域写入位线。写入位线、反向写入位线、全域写入位线与反向全域写入位线各包括一跨越第一子阵列与第二子阵列的布线长度。第一子阵列的读取位线与第二子阵列的读取位线被物性隔离。各跨接结构包括位于第二金属层中且电性连接至写入位线和全域写入位线的一第一金属连接垫、位于第二金属层中且电性连接至反向写入位线和反向全域写入位线的一第二金属连接垫、以及位于第二金属层中且电性连接至读取位线与外围逻辑电路的一位于第一金属层中的外围金属线的一第三金属连接垫。多个跨接结构延伸跨越静态随机存取记忆体阵列的边缘。
本揭露的又一实施方式包括一静态随机存取记忆体结构。静态随机存取记忆体结构包括多个双端口静态随机存取记忆体阵列。各双端口静态随机存取记忆体阵列包括一第一子阵列与一第二子阵列。第一子阵列与第二子阵列各包括多个双端口静态随机存取记忆胞、多个边缘胞、多个阱带胞以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部、一读取端口部、一第一群金属线、一第二群金属线以及一第三群金属线。写入端口部包括两个交叉耦合的反相器和两个通闸晶体管。读取端口部包括两个级联装置。第一群金属线包括一写入位线、一反向写入位线、一读取位线、一返回电压线、一电源电压线、一写入字符线连接垫与一读取字符线连接垫，其全部位于一第一金属层中。第二群金属线，包括位于一第二金属层中的一写入字符线。第三群金属线包括位于一第三金属层中的一全域写入位线与一反向全域写入位线。写入位线、反向写入位线、全域写入位线与反向全域写入位线各包括一跨越第一子阵列与第二子阵列的布线长度。第一子阵列的读取位线与第二子阵列的读取位线被物性隔离。各跨接结构包括位于第二金属层中且电性连接至写入位线和全域写入位线的一第一金属连接垫、位于第二金属层中且电性连接至反向写入位线和反向全域写入位线的一第二金属连接垫、以及位于第二金属层中且电性连接至读取位线与外围逻辑电路的一位于第一金属层中的外围金属线的一第三金属连接垫。多个跨接结构延伸跨越静态随机存取记忆体阵列的边缘。
本揭露的一实施方式包括一种静态随机存取记忆体装置。静态随机存取记忆体装置包括一外围逻辑电路、多个双端口静态随机存取记忆胞、一第一群金属线、一第二群金属线、一第三群金属线以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部以及一读取端口部。写入端口部包括一第一群晶体管。读取端口部包括一第二群晶体管。第一群金属线包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中第一群金属线位于一第一金属层中。第二群金属线包括一写入字符线，其中第二群金属线位于一第二金属层中。第三群金属线包括一全域写入位线与一反向全域写入位线，其中第三群金属线位于一第三金属层中。各跨接结构包括一第一金属连接垫、一第二金属连接垫以及一第三金属连接垫。第一金属连接垫位于第二金属层中，且电性连接至写入位线和全域写入位线。第二金属连接垫位于第二金属层中，且电性连接至反向写入位线和反向全域写入位线。第三金属连接垫位于第二金属层中，且电性连接至读取位线与外围逻辑电路的一外围金属线，外围金属线位于第一金属层中。
在一实施例中，上述的外围逻辑电路包括具有一第一间距的并列金属线以及第一、第二与第三金属连接垫的各者皆具有一大于第一间距的两倍的宽度。
在一实施例中，上述的多个双端口静态随机存取记忆胞被排列成多栏和多行，从而形成一双端口静态随机存取记忆体阵列，写入位线、反向写入位线、读取位线、全域写入位线与反向全域写入位线是布局在一方向上，其与多栏的一方向平行，多栏的各者包括至少一跨接结构。
在一实施例中，上述的多个跨接结构包括第一跨接结构，其延伸跨越双端口静态随机存取记忆体阵列的第一边缘，以及第二跨接结构，其延伸跨越双端口静态随机存取记忆体阵列的第二边缘。
在一实施例中，上述的多个跨接结构包括第一跨接结构，其延伸跨越双端口静态随机存取记忆体阵列的第一边缘。
在一实施例中，上述的写入位线、反向写入位线、全域写入位线、反向全域写入位线与读取位线是被布线在一第一布线方向上，写入字符线是被布线在一第二布线方向上，以及全域写入位线的宽度至少为写入位线的宽度的1.2倍。
在一实施例中，上述的第一群晶体管包括一第一和一第二上拉晶体管以及一第一和一第二下拉晶体管，其被配置作为一对交叉耦合的反相器，第二群晶体管包括一第三下拉晶体管，第一群金属线还包括一第一返回电压线，一第二返回电压线与一电源电压线，第一返回电压线电性连接到第一下拉晶体管的源极端子，第二返回电压线电性连接到第二和第三下拉晶体管的源极端子，电源电压线电性连接到第一和第二上拉晶体管的源极端子。
在一实施例中，上述的第二群晶体管包括一第三通闸晶体管以及位于第二金属层中的第二群金属线还包括一连接到第三通闸晶体管的一栅极端子的一读取字符线。
在一实施例中，上述的第二群晶体管包括一第三通闸晶体管以及各双端口静态随机存取记忆胞还包括一连接到第三通闸晶体管的一栅极端子的一读取字符线，读取字符线位于一第四金属层中，且被布线在一与写入字符线的相同方向，读取字符线的宽度至少为写入字符线的宽度的1.5倍。
本揭露的另一实施方式包括一种静态随机存取记忆体装置。静态随机存取记忆体装置包括一外围逻辑电路、一第一子阵列与一第二子阵列、一第一群金属线、一第二群金属线、一第三群金属线以及多个跨接结构。第一子阵列与第二子阵列各包括多个双端口静态随机存取记忆胞，各双端口静态随机存取记忆胞包括一包括一第一群晶体管的写入端口部以及一包括一第二群晶体管的读取端口部。一第一群金属线包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中第一群金属线位于一第一金属层中。一第二群金属线包括一写入字符线，其中第二群金属线位于一第二金属层中。一第三群金属线包括一全域写入位线与一反向全域写入位线，其中第三群金属线位于一第三金属层中。写入位线、反向写入位线、全域写入位线与反向全域写入位线各包括一跨越第一子阵列与第二子阵列的布线长度，且其中第一子阵列的读取位线与第二子阵列的读取位线被物性隔离。各跨接结构包括一第一金属连接垫、一第二金属连接垫以及一第三金属连接垫。第一金属连接垫位于第二金属层中，且电性连接至写入位线和全域写入位线。第二金属连接垫位于第二金属层中，且电性连接至反向写入位线和反向全域写入位线。第三金属连接垫位于第二金属层中，且电性连接至读取位线与外围逻辑电路的一外围金属线，外围金属线位于第一金属层中。
在一实施例中，上述的静态随机存取记忆体装置还包括一全域读取位线，位于第三金属层中。
在一实施例中，上述的读取位线和外围金属线彼此平行延伸且不重叠。
在一实施例中，上述的多个双端口静态随机存取记忆胞被排列成多栏和多行，从而形成一双端口静态随机存取记忆体阵列，写入位线、反向写入位线、读取位线、全域写入位线与反向全域写入位线是布局在一方向上，其与多栏的一方向平行，多栏的各者包括至少一跨接结构。
在一实施例中，上述的写入位线、反向写入位线、全域写入位线、反向全域写入位线与读取位线是被布线在一第一布线方向上，写入字符线是被布线在一第二布线方向上，以及全域写入位线的宽度至少为写入位线的宽度的1.2倍。在一实施例中，上述的第一群晶体管包括一第一和一第二上拉晶体管以及一第一和一第二下拉晶体管，其被配置作为一对交叉耦合的反相器，第二群晶体管包括一第三下拉晶体管，第一群金属线还包括一第一返回电压线，一第二返回电压线与一电源电压线，第一返回电压线电性连接到第一下拉晶体管的源极端子，第二返回电压线电性连接到第二和第三下拉晶体管的源极端子，电源电压线电性连接到第一和第二上拉晶体管的源极端子。
在一实施例中，上述的第二群晶体管包括一第三通闸晶体管以及位于第二金属层中的第二群金属线还包括一连接到第三通闸晶体管的一栅极端子的一读取字符线。
在一实施例中，上述的第二群晶体管包括一第三通闸晶体管以及各双端口静态随机存取记忆胞还包括一连接到第三通闸晶体管的一栅极端子的一读取字符线，读取字符线位于一第四金属层中，且被布线在一与写入字符线的相同方向，读取字符线的宽度至少为写入字符线的宽度的1.5倍。
本揭露的又一实施方式包括一种静态随机存取记忆体装置。静态随机存取记忆体装置包括一外围逻辑电路、一第一子阵列与一第二子阵列以及多个跨接结构。第一子阵列与第二子阵列各包括多个双端口静态随机存取记忆胞、一第一群金属线、一第二群金属线以及一第三群金属线。各双端口静态随机存取记忆胞包括一包括一第一群晶体管的写入端口部以及一包括一第二群晶体管的读取端口部。一第一群金属线包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中第一群金属线位于一第一金属层中。一第二群金属线包括一写入字符线，其中第二群金属线位于一第二金属层中。一第三群金属线包括一全域写入位线、一反向全域写入位线与一全域读取位线，其中第三群金属线位于一第三金属层中。写入位线、反向写入位线、全域写入位线、反向全域写入位线与全域读取位线各包括一跨越第一子阵列与第二子阵列的布线长度，且其中第一子阵列的读取位线与第二子阵列的读取位线被物性隔离。各跨接结构包括一第一金属连接垫、一第二金属连接垫以及一第三金属连接垫。第一金属连接垫位于第二金属层中，且电性连接至写入位线和全域写入位线。第二金属连接垫位于第二金属层中，且电性连接至反向写入位线和反向全域写入位线。第三金属连接垫位于第二金属层中，且电性连接至读取位线与外围逻辑电路的一外围金属线，外围金属线位于第一金属层中。
在一实施例中，上述的各跨接结构的第一、第二与第三金属连接垫具有在一平行于第一群金属线的第一方向上的一长度以及在一平行于第二群金属线的第二方向上的一宽度，其中长度大于宽度。
在一实施例中，上述的第二群晶体管包括一第三通闸晶体管以及各双端口静态随机存取记忆胞还包括一连接到第三通闸晶体管的一栅极端子的一读取字符线，读取字符线位于一第四金属层中，且被布线在一与写入字符线的相同方向，读取字符线的宽度至少为写入字符线的宽度的1.5倍。
上文概述了若干实施例的特征，以便本领域熟悉此项技艺者可更好地理解本揭露的态样。本领域熟悉此项技艺者应当了解到他们可容易地使用本揭露作为基础来设计或者修改其他制程及结构，以实行相同目的及/或实现相同优势的。本领域熟悉此项技艺者亦应当了解到，此类等效构造不脱离本揭露的精神及范畴，以及在不脱离本揭露的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。

Claims (40)

1.一种静态随机存取记忆体装置，其特征在于，包括：
一外围逻辑电路；
多个双端口静态随机存取记忆胞，各所述双端口静态随机存取记忆胞包括：一写入端口部，包括一第一群晶体管；以及一读取端口部，包括一第二群晶体管；
一第一群金属线，包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中所述第一群金属线位于一第一金属层中；
一第二群金属线，包括一写入字符线，其中所述第二群金属线位于一第二金属层中；
一第三群金属线，包括一全域写入位线与一反向全域写入位线，其中所述第三群金属线位于一第三金属层中；以及
多个跨接结构，各所述跨接结构包括：一第一金属连接垫，位于所述第二金属层中，且电性连接至所述写入位线和所述全域写入位线；一第二金属连接垫，位于所述第二金属层中，且电性连接至所述反向写入位线和所述反向全域写入位线；以及一第三金属连接垫，位于所述第二金属层中，且电性连接至所述读取位线与所述外围逻辑电路的一外围金属线，所述外围金属线位于所述第一金属层中。
2.如权利要求1所述的静态随机存取记忆体装置，其中所述外围逻辑电路包括具有一第一间距的并列金属线，且所述第一、第二与第三金属连接垫的各者皆具有一大于第一间距的两倍的宽度。
3.如权利要求1所述的静态随机存取记忆体装置，其中所述多个双端口静态随机存取记忆胞被排列成多栏和多行，从而形成一双端口静态随机存取记忆体阵列，所述写入位线、所述反向写入位线、所述读取位线、所述全域写入位线与所述反向全域写入位线是布局在一方向上，所述方向与所述栏的方向平行，所述栏的各者包括至少一跨接结构。
4.如权利要求3所述的静态随机存取记忆体装置，其中所述跨接结构包括第一跨接结构以及第二跨接结构，所述第一跨接结构延伸跨越所述双端口静态随机存取记忆体阵列的第一边缘，所述第二跨接结构延伸跨越与所述第一边缘相对的第二边缘。
5.如权利要求3所述的静态随机存取记忆体装置，其中所述跨接结构包括第一跨接结构，所述第一跨接结构延伸跨越所述双端口静态随机存取记忆体阵列的第一边缘。
6.如权利要求1所述的静态随机存取记忆体装置，其中所述写入位线、所述反向写入位线、所述全域写入位线、所述反向全域写入位线与所述读取位线是被布线在一第一布线方向上，所述写入字符线是被布线在垂直于所述第一布线方向一第二布线方向上，且所述全域写入位线的宽度至少为所述写入位线的宽度的1.2倍。
7.如权利要求1所述的静态随机存取记忆体装置，其中所述第一群晶体管包括一第一和第二上拉晶体管以及一第一和第二下拉晶体管，所述第一和第二上拉晶体管以及所述第一和第二下拉晶体管被配置作为一对交叉耦合的反相器，所述第二群晶体管包括一第三下拉晶体管，所述第一群金属线还包括一第一返回电压线，一第二返回电压线与一电源电压线，所述第一返回电压线电性连接到所述第一下拉晶体管的源极端子，所述第二返回电压线电性连接到所述第二和第三下拉晶体管的源极端子，所述电源电压线电性连接到所述第一和第二上拉晶体管的源极端子。
8.如权利要求1所述的静态随机存取记忆体装置，其中所述第二群晶体管包括一第三通闸晶体管，且位于所述第二金属层中的所述第二群金属线还包括连接到所述第三通闸晶体管的一栅极端子的一读取字符线。
9.如权利要求1所述的静态随机存取记忆体装置，其中所述第二群晶体管包括一第三通闸晶体管以及所述双端口静态随机存取记忆胞的各者还包括连接到所述第三通闸晶体管的一栅极端子的一读取字符线，所述读取字符线位于一第四金属层中，且被布线在与所述写入字符线相同的方向，所述读取字符线的宽度至少为所述写入字符线的宽度的1.5倍。
10.一种静态随机存取记忆体装置，其特征在于，包括：
一外围逻辑电路；
一第一子阵列与一第二子阵列，所述第一子阵列与所述第二子阵列各包括多个双端口静态随机存取记忆胞、一第一群金属线、一第二群金属线以及一第三群金属线，各所述双端口静态随机存取记忆胞包括有包括一第一群晶体管的一写入端口部以及包括有一第二群晶体管的一读取端口部，所述第一群金属线包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中所述第一群金属线位于一第一金属层中，所述第二群金属线包括一写入字符线，其中所述第二群金属线位于一第二金属层中，所述第三群金属线包括一全域写入位线与一反向全域写入位线，其中所述第三群金属线位于一第三金属层中，所述写入位线、所述反向写入位线、所述全域写入位线与所述反向全域写入位线各包括跨越所述第一子阵列与所述第二子阵列的一布线长度，且其中所述第一子阵列的所述读取位线与所述第二子阵列的所述读取位线被物性隔离；以及
多个跨接结构，各所述跨接结构包括一第一金属连接垫、一第二金属连接垫以及一第三金属连接垫，所述第一金属连接垫位于所述第二金属层中，且电性连接至所述写入位线和所述全域写入位线，所述第二金属连接垫位于所述第二金属层中，且电性连接至所述反向写入位线和所述反向全域写入位线，所述第三金属连接垫位于所述第二金属层中，且电性连接至所述读取位线与所述外围逻辑电路的一外围金属线，所述外围金属线位于所述第一金属层中。
11.如权利要求10所述的静态随机存取记忆体装置，还包括一全域读取位线，位于第三金属层中。
12.如权利要求10所述的静态随机存取记忆体装置，其中所述读取位线和所述外围金属线彼此平行延伸且不重叠。
13.如权利要求10所述的静态随机存取记忆体装置，其中所述双端口静态随机存取记忆胞被排列成多栏和多行，从而形成一双端口静态随机存取记忆体阵列，所述写入位线、所述反向写入位线、所述读取位线、所述全域写入位线与所述反向全域写入位线是布局在一方向上，所述方向与所述栏的一方向平行，所述栏的各者包括至少一跨接结构。
14.如权利要求10所述的静态随机存取记忆体装置，其中所述写入位线、所述反向写入位线、所述全域写入位线、所述反向全域写入位线与所述读取位线是被布线在一第一布线方向上，所述写入字符线是被布线在垂直于所述第一布线方向的一第二布线方向上，所述全域写入位线的宽度至少为写入位线的宽度的1.2倍。
15.如权利要求10所述的静态随机存取记忆体装置，其中所述第一群晶体管包括一第一和第二上拉晶体管以及一第一和第二下拉晶体管，所述第一和第二上拉晶体管以及所述第一和第二下拉晶体管被配置作为一对交叉耦合的反相器，所述第二群晶体管包括一第三下拉晶体管，所述第一群金属线还包括一第一返回电压线，一第二返回电压线与一电源电压线，所述第一返回电压线电性连接到所述第一下拉晶体管的源极端子，所述第二返回电压线电性连接到所述第二和第三下拉晶体管的源极端子，所述电源电压线电性连接到所述第一和第二上拉晶体管的源极端子。
16.如权利要求10所述的静态随机存取记忆体装置，其中所述第二群晶体管包括一第三通闸晶体管以及位于所述第二金属层中的所述第二群金属线还包括连接到所述第三通闸晶体管的一栅极端子的一读取字符线。
17.如权利要求10所述的静态随机存取记忆体装置，其中所述第二群晶体管包括一第三通闸晶体管以及所述双端口静态随机存取记忆胞的各者还包括连接到所述第三通闸晶体管的一栅极端子的一读取字符线，所述读取字符线位于一第四金属层中，且被布线在与所述写入字符线相同的方向，所述读取字符线的宽度至少为所述写入字符线的宽度的1.5倍。
18.一种静态随机存取记忆体装置，其特征在于，包括：
一外围逻辑电路；
一第一子阵列与一第二子阵列，所述第一子阵列与所述第二子阵列各包括多个双端口静态随机存取记忆胞、一第一群金属线、一第二群金属线以及一第三群金属线，各所述双端口静态随机存取记忆胞包括有包括一第一群晶体管的一写入端口部以及包括有一第二群晶体管的一读取端口部，所述第一群金属线包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中所述第一群金属线位于一第一金属层中，所述第二群金属线包括一写入字符线，其中所述第二群金属线位于一第二金属层中，所述第三群金属线包括一全域写入位线、一反向全域写入位线与一全域读取位线，其中所述第三群金属线位于一第三金属层中，所述写入位线、所述反向写入位线、所述全域写入位线、所述反向全域写入位线与所述全域读取位线各包括跨越所述第一子阵列与所述第二子阵列的一布线长度，且其中所述第一子阵列的所述读取位线与所述第二子阵列的所述读取位线被物性隔离；以及
多个跨接结构，各所述跨接结构包括一第一金属连接垫、一第二金属连接垫以及一第三金属连接垫，所述第一金属连接垫位于所述第二金属层中，且电性连接至所述写入位线和所述全域写入位线，所述第二金属连接垫位于所述第二金属层中，且电性连接至所述反向写入位线和所述反向全域写入位线，所述第三金属连接垫位于所述第二金属层中，且电性连接至所述读取位线与所述外围逻辑电路的一外围金属线，所述外围金属线位于所述第一金属层中。
19.如权利要求18所述的静态随机存取记忆体装置，其中各所述跨接结构的所述第一、第二与第三金属连接垫具有在平行于所述第一群金属线的第一方向上的一长度以及在平行于所述第二群金属线的第二方向上的一宽度，其中所述长度大于所述宽度。
20.如权利要求18所述的静态随机存取记忆体装置，其中所述第二群晶体管包括一第三通闸晶体管以及所述双端口静态随机存取记忆胞的各者还包括连接到所述第三通闸晶体管的一栅极端子的一读取字符线，所述读取字符线位于一第四金属层中，且被布线在与所述写入字符线相同的方向，所述读取字符线的宽度至少为所述写入字符线的宽度的1.5倍。
21.一种静态随机存取记忆体装置，其特征在于，包括：
一外围逻辑区域，包括设置于一第一金属层中的一第一群金属线；
一记忆体区域，包括设置于所述第一金属层中的一第二群金属线以及设置于一第三金属层中的一第三群金属线；以及
一跨接结构，包括一第一连接垫、一第二连接垫与一第三连接垫，所述第一连接垫设置于一第二金属层中且电性连接至所述第二群金属线中的一第一线与所述第三群金属线中的一第二线，所述第二连接垫设置于所述第二金属层中且电性连接至所述第二群金属线中的一第三线与所述第三群金属线中的一第四线，所述第三连接垫设置于所述第二金属层中且电性连接至所述第二群金属线中的一第五线与所述第一群金属线中的一第六线。
22.如权利要求21所述之静态随机存取记忆体装置，还包括设置于所述记忆体区域中的一静态随机存取记忆胞，其中所述第一线为所述静态随机存取记忆胞的一写入位线，所述第三线为所述静态随机存取记忆胞的一反向写入位线，所述第五线为所述静态随机存取记忆胞的一读取位线。
23.如权利要求22所述之静态随机存取记忆体装置，其中所述第二线为一全域写入位线，所述第四线为一反向全域写入位线，所述第六线为一外围读取线。
24.如权利要求23所述之静态随机存取记忆体装置，其中所述全域写入位线与所述反向全域写入位线由所述记忆体区域延伸至所述外围逻辑区域。
25.如权利要求21所述之静态随机存取记忆体装置，其中所述第一、第二与第三连接垫分别延伸跨越所述外围逻辑区域的所述第一群金属线以及延伸跨越所述记忆体区域的所述第二群金属线。
26.如权利要求21所述之静态随机存取记忆体装置，其中所述第一群金属线具有一第一间距，所述第二群金属线具有一第二间距，所述第二间距不同于所述第一间距。
27.如权利要求26所述之静态随机存取记忆体装置，其中所述第一、第二与第三连接垫的宽度各大于所述第一间距的两倍。
28.如权利要求21所述之静态随机存取记忆体装置，其中所述跨接结构为一第一跨接结构，所述第一跨接结构延伸跨越所述记忆体区域的第一边缘，所述静态随机存取记忆体装置更包括一第二跨接结构，所述第二跨接结构延伸跨越所述记忆体区域与所述第一边缘相对的第二边缘。
29.一种静态随机存取记忆体装置，其特征在于，包括：
一外围逻辑区域，包括设置于一第一层中的一第一群金属线，其中所述第一群金属线沿一第一方向延伸且在垂直于所述第一方向的一第二方向上具有一第一间距；
一记忆体区域，包括设置于所述第一层中的一第二群金属线，其中所述第二群金属线沿所述第一方向延伸且在所述第二方向上具有一第二间距，所述第二间距不同于所述第一间距；以及
一跨接结构，电性连接所述第一群金属线中的一第一线与所述第二群金属线中的一第二线，其中所述跨接结构包括一连接垫、一第一贯孔与一第二贯孔，所述连接垫设置于一第二层中且跨越所述第一线与所述第二线，所述第一贯孔电性连接所述第一线至所述连接垫，所述第二贯孔电性连接所述第二线至所述连接垫。
30.如权利要求29所述之静态随机存取记忆体装置，还包括一记忆胞位于所述记忆体区域中，其中所述第二线为所述记忆胞的一读取位线。
31.如权利要求29所述之静态随机存取记忆体装置，其中所述连接垫为一第一连接垫，所述静态随机存取记忆体装置还包括一第三群金属线、所述跨接结构还包括一第二连接垫与一第三连接垫，所述第三群金属线设置于一第三层中且沿所述第一方向延伸，所述第二连接垫电性连接所述第二群金属线中的一第三线与所述第三群金属线中的一第四线，所述第三连接垫电性连接至所述第二群金属线中的一第五线与所述第三群金属线中的一第六线。
32.如权利要求31所述之静态随机存取记忆体装置，还包括设置于所述记忆体区域的一记忆胞，其中所述第一线为一外围读取线，所述第二线为所述记忆胞的一读取位线，所述第三线为所述记忆胞的一写入位线，所述第四线为所述记忆胞的一全域写入位线，所述第五线为所述记忆胞的一反向写入位线，所述第六线为所述记忆胞的一反向全域写入位线。
33.如权利要求32所述之静态随机存取记忆体装置，其中所述全域写入位线与所述反向全域写入位线延伸跨越一记忆体阵列的一列，所述记忆体阵列包括所述记忆胞。
34.如权利要求29所述之静态随机存取记忆体装置，其中所述连接垫的宽度大于两倍的所述第一间距。
35.如权利要求29所述之静态随机存取记忆体装置，其中所述跨接结构为一第一跨接结构，所述第一跨接结构延伸跨越所述记忆体区域的第一边缘，所述静态随机存取记忆体装置更包括一第二跨接结构，所述第二跨接结构延伸跨越所述记忆体区域与所述第一边缘相对的第二边缘。
36.一种静态随机存取记忆体装置，其特征在于，包括：
一外围逻辑区域，包括设置于一第一金属层中的第一群金属线，其中所述第一群金属线沿一第一方向延伸且具有一第一间距；
一记忆体区域，包括一第一子阵列与一第二子阵列，其中所述第一子阵列包括设置于所述第一金属层中的一第二群金属线，其中所述第二群金属线沿所述第一方向延伸且具有一第二间距，所述第二间距不同于所述第一间距；
一第三群金属线，设置于一第三金属层中，所述第三群金属线在所述第一子阵列与所述第二子阵列之间延伸；以及
一跨接结构，包括一第一连接垫、一第二连接垫与一第三连接垫，所述第一连接垫设置于一第二金属层中且电性连接至所述第二群金属线中的一第一线与所述第三群金属线中的一第二线，所述第二连接垫设置于所述第二金属层中且电性连接至所述第二群金属线中的一第三线与所述第三群金属线中的一第四线，所述第三连接垫设置于所述第二金属层中且电性连接至所述第二群金属线中的一第五线与所述第一群金属线中的一第六线。
37.如权利要求36所述之静态随机存取记忆体装置，其中所述第一线为一写入位线，所述第三线为一反向写入位线，所述第五线为一读取位线。
38.如权利要求37所述之静态随机存取记忆体装置，其中所述第二线为一全域写入位线，所述第四线为一反向全域写入位线，所述第六线为一外围读取线。
39.如权利要求36所述之静态随机存取记忆体装置，其中所述第一、第二、第三连接垫分别延伸跨越所述外围逻辑区域中的所述第一群金属线以及跨越记忆体区域中的所述第二群金属线。
40.如权利要求36所述之静态随机存取记忆体装置，其中所述第一、第二、第三连接垫个别的宽度大于两倍的所述第一间距。
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