KR101679586B1 - 실리콘관통전극 기반의 반도체 패키지 - Google Patents

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cavity region
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electrode
base substrate
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송기무
윤근중
강정식
김용국
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Abstract

반도체 패키지가 제공된다. 상기 반도체 패키지는, 디바이스 패턴이 형성된 디바이스 기판, 상기 디바이스 기판 상부에 배치되고, 제1 캐비티(cavity) 영역을 포함하는 캡 기판, 상기 디바이스 기판 하부에 배치되고, 상기 제1 캐비티 영역에 대응하는 위치에 형성된 제2 캐비티 영역과, 상기 디바이스 패턴에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 상기 디바이스 패턴으로 전송하는 적어도 하나의 제1 실리콘관통전극을 포함하는 베이스 기판, 및 상기 베이스 기판 하부에 배치되고, 상기 제1 실리콘관통전극과 전기적으로 연결되어 상기 디바이스 패턴에 대한 전기 신호를 처리하는 회로 기판을 포함한다.

Description

실리콘관통전극 기반의 반도체 패키지{Through Silicon Via based Semiconductor Package}
본 발명은 실리콘관통전극 기반의 반도체 패키지에 관한 것이다.
최근 들어, 스마트폰, 스마트 패드 등과 같은 휴대형 전자기기의 시장이 성장하면서 경박단소 제품에 대응할 수 있는 반도체 패키지의 수요가 점진적으로 증가하고 있다.
경박단소 제품에 대응하기 위한 반도체 패키지의 하나로서 실리콘관통 전극(TSV; Through Silicon Via) 기반의 적층형 패키지(패키지 온 패키지; PoP)가 활용되고 있는데, 이러한 실리콘관통전극 기반의 적층형 패키지(TSV based PoP)에서는 실리콘관통전극 기반의 반도체 다이가 각각 부착된 하부 기판과 상부 기판 사이에 확장형 기판(예컨대, 인터포저)이 삽입되고 있다.
여기에서, 인터포저는 상부 기판에 부착된 칩의 안쪽 공간에도 I/O 단자가 형성될 수 있도록 하부 기판에 형성된 다수의 하부 I/O를 재배치해 주는 역할을 제공할 수 있다. 즉, 적층형 패키지에서는 하부 기판과 상부 기판 사이에 인터포저를 삽입함으로써, 칩의 안쪽 공간에도 I/O 단자를 형성할 수 있기 때문에 I/O 단자를 위한 공간 효율을 높일 수 있다.
본 발명이 해결하고자 하는 과제는, 실리콘관통전극에 의한 배선 접속 (interconnection) 방법을 적용하여 멤스(MEMS) 기반의 디바이스 패턴 내부와 베이스 기판의 외부간 신호 전달을 가능하게 하면서, 상기 베이스 기판과 별도 제작된 신호처리 집적회로(IC) 기판을 기판간 또는 웨이퍼간 본딩하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 실리콘관통전극에 의한 배선 접속(interconnection) 방법을 적용하여 멤스(MEMS) 기반의 디바이스 패턴 내부 와 베이스 기판의 외부간 신호 전달을 가능하게 하면서, 상기 디바이스 패턴에 물리적 영향을 주지 않도록 디바이스 기판의 주변 영역과 캡 기판의 주변 영역에 각각 실리콘관통전극을 형성하고, 별도 제작된 신호처리 집적회로(IC) 기판과 상기 캡 기판을 기판간 또는 웨이퍼간 본딩하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 실시예는, 디바이스 패턴이 형성된 디바이스 기판, 상기 디바이스 기판 상부에 배치되고, 제1 캐비티(cavity) 영역을 포함하는 캡 기판, 상기 디바이스 기판 하부에 배치되고, 상기 제1 캐비티 영역에 대응하는 위치에 형성된 제2 캐비티 영역과, 상기 디바이스 패턴에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 상기 디바이스 패턴으로 전송하는 적어도 하나의 제1 실리콘관통전극을 포함하는 베이스 기판, 및 상기 베이스 기판 하부에 배치되고, 상기 제1 실리콘관통전극과 전기적으로 연결되어 상기 디바이스 패턴에 대한 전기 신호를 처리하는 회로 기판을 포함한다.
상기 제1 캐비티 영역은 상기 캡 기판의 표면에 대해 단차를 갖도록 형성되고, 상기 제2 캐비티 영역은 상기 베이스 기판의 표면에 대해 단차를 갖도록 형성될 수 있다.
상기 캡 기판과 상기 디바이스 기판 사이에 배치되고, 상기 캡 기판과 상기 디바이스 기판을 본딩하는 금속 패드 또는 전기적 절연층을 더 포함할 수 있다.
상기 베이스 기판과 상기 회로 기판 사이에 배치되고, 상기 베이스 기판과 상기 회로 기판을 전기적으로 연결하는 제1 솔더 볼을 더 포함할 수 있다.
상기 금속 패드 또는 상기 전기적 절연층을 형성하는 물질의 녹는점은 상기 제1 솔더 볼을 형성하는 물질의 녹는점보다 높을 수 있다.
상기 회로 기판 하부에 배치된 제2 솔더 볼을 더 포함하고, 상기 제1 솔더 볼을 형성하는 물질의 녹는점은 상기 제2 솔더 볼을 형성하는 물질의 녹는점보다 높을 수 있다.
상기 디바이스 기판과 상기 베이스 기판은 웨이퍼 간 본딩(wafer to wafer bonding) 방식에 의하여 전기적으로 연결될 수 있다.
상기 제1 캐비티 영역은 적어도 하나의 캐비티 영역을 포함하고, 상기 적어도 하나의 캐비티 영역은 각각, 상기 캡 기판과 상기 디바이스 기판에 의해 형성되는 제1 밀폐벽(hermetic sealing wall)에 의해 구분될 수 있다.
상기 제2 캐비티 영역에는 적어도 하나의 바닥 수직 전극(vertical electrode)이 형성될 수 있다.
상기 제2 캐비티 영역은 적어도 하나의 캐비티 영역을 포함하고, 상기 적어도 하나의 캐비티 영역은 각각, 상기 디바이스 기판과 상기 베이스 기판에 의해 형성되는 제2 밀폐벽(hermetic sealing wall)에 의해 구분될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 다른 실시예는, 디바이스 패턴이 형성된 디바이스 기판, 상기 디바이스 기판 상부에 배치되고, 제1 캐비티 영역이 형성된 캡 기판, 상기 디바이스 기판 하부에 배치되고, 제2 캐비티 영역과 제1 실리콘관통전극이 형성된 베이스 기판, 및 상기 베이스 기판 하부에 배치되고, 제2 실리콘관통전극이 형성된 회로 기판을 포함한다.
상기 제1 캐비티 영역은 적어도 하나의 캐비티 영역을 포함하고, 상기 적어도 하나의 캐비티 영역은 각각, 상기 캡 기판과 상기 디바이스 기판에 의해 형성되는 제1 밀폐벽(hermetic sealing wall)에 의해 구분될 수 있다.
상기 제2 캐비티 영역은 적어도 하나의 캐비티 영역을 포함하고, 상기 적어도 하나의 캐비티 영역은 각각, 상기 디바이스 기판과 상기 베이스 기판에 의해 형성되는 제2 밀폐벽(hermetic sealing wall)에 의해 구분될 수 있다.
상기 제2 실리콘관통전극은 상기 제2 밀폐벽 하부에 대응하는 위치에 형성될 수 있다.
상기 제2 실리콘관통전극은 복수 개의 실리콘관통전극을 포함하고, 상기 복수 개의 실리콘관통전극은 상기 회로 기판의 중심을 기준으로 점대칭(point symmetry) 구조로 배치될 수 있다.
상기 제2 캐비티 영역에는 상기 디바이스 패턴의 전기적 신호를 감지(sensing)하는 제1 바닥 수직 전극(vertical electrode) 또는 제1 측면 전극(lateral electrode)이 형성될 수 있다.
상기 제1 실리콘관통전극은 상기 제1 바닥 수직 전극 또는 상기 제1 측면 전극과 전기적으로 연결될 수 있다.
상기 제2 캐비티 영역에는 상기 디바이스 패턴으로 전기적 신호를 전송하여 가진(driving)하는 제2 바닥 수직 전극(vertical electrode) 또는 제2 측면 전극(lateral electrode)이 형성될 수 있다.
상기 제1 실리콘관통전극은 상기 제2 바닥 수직 전극 또는 상기 제2 측면 전극과 전기적으로 연결될 수 있다.
상기 제1 실리콘관통전극과 상기 제2 실리콘관통전극은 전기적으로 연결될 수 있다.
상기 제1 캐비티 영역은 상기 캡 기판의 표면에 대해 단차를 갖도록 형성되고, 상기 제2 캐비티 영역은 상기 베이스 기판의 표면에 대해 단차를 갖도록 형성될 수 있다.
상기 제1 캐비티 영역은, 상기 캡 기판과 상기 디바이스 기판이 웨이퍼 간 본딩(wafer to wafer bonding)　방식으로 본딩되어 형성된 밀폐 공간일 수 있다.
상기 제2 캐비티 영역은 상기 디바이스 기판과 상기 베이스 기판이 웨이퍼 간 본딩 방식으로 본딩되어 형성된 밀폐 공간이고, 상기 제2 캐비티 영역의 내부와 외부는 상기 제1 실리콘관통전극을 이용하여 전기적으로 연결될 수 있다.
상기 베이스 기판과 상기 회로 기판은 웨이퍼 간 본딩(wafer to wafer bonding) 방식에 의하여 전기적으로 연결되며, 상기 제2 실리콘관통전극을 통하여 외부의 전기 신호를 상기 디바이스 패턴으로 전송하거나 상기 디바이스 패턴으로부터 발생된 전기 신호를 외부로 출력할 수 있다.
상기 회로 기판은 상기 디바이스 패턴에 대한 전기 신호를 처리하는 집적 회로(Read Out IC)를 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지에 의하면, 베이스 기판에 실리콘관통전극을 형성하여 상기 베이스 기판과 상기 집적회로 기판을 웨이퍼간 본딩(wafer to wafer bonding) 방법으로 직접 연결하는 것이 가능하여, 디바이스 패턴 내부와 집적회로 기판의 외부간 전기 신호 전달 경로를 최소화할 수 있으므로, 외부 유입 노이즈에 대한 신호대잡음비(SNR: Signal to Noise Ratio)를 향상시킬 수 있을 뿐만 아니라, 전기 신호 전달 경로의 전기적 접촉 신뢰성을 향상시킬 수 있다.
또한 반도체 패키지 전체의 사이즈를 감소시킬 수 있고, 반도체 패키지의 내구성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 평면도이다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 디바이스 기판(100), 캡 기판(200), 베이스 기판(300)을 포함한다.
디바이스 기판(100)에는 멤스(MEMS; Micro Electro Mechanical Systems) 기반의 디바이스 패턴(dp)이 형성될 수 있다. 멤스란, 미세전자기계시스템, 미세전자제어기술 등으로 통칭되며, 반도체 공정기술을 기반으로 성립되는 마이크론(㎛) 또는 ㎜크기의 초소형 정밀기계 제작기술을 의미한다. 예를 들어, 디바이스 패턴(dp)은 멤스 기반의 x-y축 자이로스코프 또느 z축 자이로스코프일 수 있다. 디바이스 기판(100)은 약 0.01Ωcm 정도의 저저항 실리콘웨이퍼일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
디바이스 기판(100) 상에는 패시베이션막(103, 104)이 형성될 수 있다. 패시베이션막(103, 104)을 형성하기 위한 증착 공정으로서, CVD (chemical vapor deposition), ALD (atomic layer deposition), PVD (physical vapor deposition), PECVD (plasma-enhanced CVD), LPCVD (low pressure CVD), P-CVD (pulsed CVD), 또는 이들의 조합을 이용할 수 있다.
본 발명의 몇몇 실시예에서, CVD 또는 ALD 공정을 이용하여 Ru 및 N을 포함하는 금속 질화막으로 이루어지는 패시베이션막(103, 104)을 형성하기 위하여, 디바이스 기판(100) 상에 퇴적 가스를 공급할 수 있다. 상기 퇴적 가스는 Ru 전구체 및 질소 소스를 포함할 수 있다. 상기 퇴적 가스와 함께, 캐리어 가스 (예를 들면, 불활성 가스), 환원 가스, 또는 이들의 조합이 함께 공급될 수 있다.
예시적인 Ru 전구체는 Ru3(CO)12, Ru(DMPD)(EtCp) ((2,4-dimethylpentadienyl)(ethylcyclopentadienyl)ruthenium), Ru(DMPD)2 (bis(2,4-dimethylpentadienyl)ruthenium), Ru(DMPD)(MeCp) (4-dimethylpentadienyl)(methylcyclopentadienyl)ruthenium), 및 Ru(EtCp)2) (bis(ethylcyclopentadienyl)ruthenium)을 포함하나, 이에 제한되는 것은 아니다.
상기 질소 소스는 질소(N2) 가스, 일산화질소(NO) 가스, 일산화이질소(N2O) 가스, 이산화일질소(NO2) 가스, 암모니아(NH3) 가스, N-함유 라디칼 (예를 들면, N*, NH*, NH2*), 아민, 및 이들의 조합으로부터 선택될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 상기 질소 소스로서 N2를 사용하는 경우, 루테늄 질화물로 이루어지는 패시베이션막(103, 104)이 얻어질 수 있다. 다른 실시예에서, 상기 질소 소스로서 NO2를 사용하는 경우, 루테늄 산질화물로 이루어지는 패시베이션막(103, 104)이 얻어질 수 있다.
패시베이션막(103, 104) 상에는 솔더 패드(105, 106)가 형성될 수 있다. 솔더 패드(105, 106)는 전해도금법을 이용하여 금층(Au layer)으로 형성할 수 있으나, 이에 제한되는 것은 아니다. 솔더 패드(105, 106) 상에는 솔더 컨택(205, 206)이 형성되어 상부의 캡 기판(200)과 하부의 디바이스 기판(100)을 전기적으로 연결할 수 있다. 구체적으로, 캡 기판(200) 상에 금속 패드(203, 204)가 형성되고, 금속 패드(203, 204)가 솔더 컨택(205, 206)과 접촉하여 상부의 캡 기판(200)과 하부의 디바이스 기판(100)을 전기적으로 연결할 수 있다. 금속 패드(203, 204)는 예를 들어, 시드 층(seed layer) 상에 전기도금(electroplating)을 수행하여 형성될 수 있다.
캡 기판(200)은 디바이스 기판(100) 상부에 배치되고, 캡 기판(200)에는 제1 캐비티 영역(C1)이 형성될 수 있다. 캡 기판(200)은 디바이스 기판(100)과 웨이퍼 간 본딩(wafer to wafer bonding) 방식에 의하여 기계적으로 연결될 수 있다. 제1 캐비티 영역(C1)은 캡 기판(200)과 디바이스 기판(100)이 웨이퍼 간 본딩 방식으로 본딩되어 형성된 밀폐 공간이다.
제1 캐비티 영역(C1)은 캡 기판(200)의 표면에 대해 단차를 갖도록 형성될 수 있다. 즉, 캡 기판(200)의 표면으로부터 일부를 식각하여 빈 공간을 형성할 수 있고, 이러한 빈 공간이 제1 캐비티 영역(C1)이 될 수 있다. 제1 캐비티 영역(C1)은 디바이스 기판(100)에서 디바이스 패턴(dp)이 형성된 영역에 대응하도록 형성되어, 디바이스 패턴(dp)이 상하좌우로 진동하는 경우에 디바이스 패턴(dp)이 진동 가능한 공간을 제공하는 역할을 한다. 예를 들어, 디바이스 패턴(dp)은 x-y축 자이로스코프 또는 z축 자이로스코프일 수 있으며, 이러한 디바이스 패턴(dp)은 사용자의 움직임에 따라 상하좌우로 진동될 수 있다.
제1 캐비티 영역(C1)은 적어도 하나를 포함하도록 형성될 수 있다. 왜냐하면, 디바이스 기판(100)에 형성된 디바이스 패턴(dp)은 복잡한 형상을 가질 수 있고, 이러한 디바이스 패턴(dp)이 진동하는 영역은 복수 개 존재할 수 있으므로, 디바이스 패턴(dp)이 진동하는 위치에 각각 대응하도록 적어도 하나의 제1 캐비티 영역(C1)이 형성될 수 있다.
또한, 제1 캐비티 영역(C1)이 복수 개 형성되는 경우에, 이러한 캐비티 영역들 각각은 캡 기판(200)과 디바이스 기판(100)에 의해 형성되는 제1 밀폐벽(200s)에 의해 구분될 수 있다.
베이스 기판(300)은 디바이스 기판(100) 하부에 배치되고, 베이스 기판(300)에는 제2 캐비티 영역(C2)이 형성되고, 제1 실리콘관통전극(303, 304, 305)이 형성될 수 있다. 제1 실리콘관통전극(303, 304, 305)은 디바이스 패턴(dp)에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 디바이스 패턴(dp)으로 전송하는 역할을 할 수 있다. 또한, 제1 실리콘관통전극(303, 304, 305) 상에 연결 패드(311, 313, 315)가 형성되고, 연결 패드(311, 313, 315)는 각각 배선 라인(312, 314, 316)과 전기적으로 연결될 수 있다. 배선 라인(312) 상에는 솔더볼(S3) 또는 금속 전극 패드(S3)가 형성되고, 배선 라인(314) 상에는 솔더볼(S4) 또는 금속 전극 패드(S4)가 형성되고, 배선 라인(316) 상에는 솔더볼(S5) 또는 금속 전극 패드(S5)가 각각 형성되어 외부와 전기적으로 연결될 수 있다.
연결 패드(311, 313, 315)와 배선 라인(312, 314, 316)은 패시베이션막(320)에 의해 덮일 수 있다. 패시베이션막(320)은 절연성 물질로 이루어지며, 연결 패드(311, 313, 315)와 배선 라인(312, 314, 316)이 외부로 직접 노출되지 않도록 하여 전기적 절연을 할 수 있다.
베이스 기판(300)은 디바이스 기판(100)과 웨이퍼 간 본딩 방식에 의하여 전기적으로 연결될 수 있다. 제2 캐비티 영역(C2)은 베이스 기판(300)과 디바이스 기판(100)이 본딩 방식으로 본딩되어 형성된 밀폐 공간이다.
제2 캐비티 영역(C2)은 베이스 기판(300)의 표면에 대해 단차를 갖도록 형성될 수 있다. 즉, 베이스 기판(300)의 표면으로부터 일부를 식각하여 빈 공간을 형성할 수 있고, 이러한 빈 공간이 제2 캐비티 영역(C2)이 될 수 있다. 제2 캐비티 영역(C2)은 디바이스 기판(100)에서 디바이스 패턴(dp)이 형성된 영역에 대응하는 위치에 형성되어, 디바이스 패턴(dp)이 상하좌우로 진동하는 경우에 디바이스 패턴(dp)이 진동 가능한 공간을 제공하는 역할을 한다.
제2 캐비티 영역(C2)은 적어도 하나를 포함하도록 형성될 수 있다. 왜냐하면, 디바이스 기판(100)에 형성된 디바이스 패턴(dp)은 복잡한 형상을 가질 수 있고, 이러한 디바이스 패턴(dp)이 진동하는 영역은 적어도 하나 이상 존재할 수 있으므로, 디바이스 패턴(dp)이 진동하는 위치에 각각 대응하도록 제2 캐비티 영역(C2)이 형성될 수 있다.
또한, 제2 캐비티 영역(C2)이 적어도 하나 이상 형성되는 경우에, 이러한 캐비티 영역들 각각은 베이스 기판(300)과 디바이스 기판(100)에 의해 형성되는 제2 밀폐벽(300s)에 의해 구분될 수 있다.
제1 실리콘관통전극(303, 304)은 디바이스 기판(100)의 앵커(110, 111)와 접촉할 수 있다. 앵커(110, 111)는 전극을 지지하는 역할을 하거나, 구조물을 지지하는 역할을 할 수 있다. 구체적으로, 앵커(110, 111)는 고정 측면 전극(fixed lateral electrode)으로 동작할 수 있다.
또한, 제1 실리콘관통전극(305)은 바닥 수직 전극(vertical electrode)으로 동작할 수 있다. 제1 실리콘관통전극(305)으로 전기 신호가 인가되어 상부의 디바이스 패턴(dp)을 가진(driving)할 수 있다. 마찬가지로, 앵커(110, 111)를 통해서도 전기 신호가 인가되어 디바이스 패턴(dp)을 가진(driving)할 수 있다. 또는, 제1 실리콘관통전극(305)을 이용하여 디바이스 패턴(dp)의 전기 신호를 감지(sensing)할 수 있으며, 앵커(110, 111)를 통해 디바이스 패턴(dp)의 전기 신호를 감지(sensing)할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. 설명의 편의상, 본 발명의 실시예에 따른 반도체 패키지를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(2)는 반도체 패키지(1)보다 회로 기판(400)을 더 포함한다.
회로 기판(400)은 베이스 기판(300)의 하부에 배치되고, 회로 기판(400) 에 집적 회로(420)가 형성되어, 베이스 기판(300)에 형성된 제1 실리콘관통 전극(303, 304, 305)과 전기적으로 연결되어 디바이스 패턴(dp)에 대한 전기 신호를 처리할 수 있다.
구체적으로, 제1 실리콘관통전극(303, 304, 305) 상에 형성된 솔더볼(S3, S4, S5)이 연결 범프(401, 402, 403) 및 연결 패드(413, 414)를 통해 집적 회로(420)와 전기적으로 연결될 수 있다.
또한, 회로 기판(400) 내에 형성된 제2 실리콘관통전극(411, 412)을 더 포함한다.
제2 실리콘관통전극(411, 412)은 베이스 기판(300)의 제2 밀폐벽(300s) 이 형성된 위치에 대응하는 위치에, 제2 밀폐벽(300s)의 하부에 형성될 수 있다. 제2 실리콘관통전극(411, 412)을 통해 회로 기판(400) 외부와 전기적으로 연결되어 외부 신호를 입력받거나, 외부로 신호를 출력할 수 있다.
또한, 반도체 패키지(2)는 회로 기판(400) 내에 적어도 하나 이상의 실리콘관통전극을 포함하도록 형성될 수 있다. 적어도 하나 이상의 실리콘관통전극은 회로 기판(400)의 중심을 기준으로 점대칭(point symmetry) 구조로 배치될 수 있다. 적어도 하나 이상의　실리콘관통전극이 점대칭 구조로 배치되면, 회로 기판(400)에 대해 외부에서 가해지는 물리적인 압력을 골고루 분산할 수 있다.
반도체 패키지(2)에서 금속 패드(203, 204)와 솔더 컨택(205, 206)은 제1 물질을 포함할 수 있다. 즉, 금속 패드(203, 204)와 솔더 컨택(205, 206)은 서로 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 금속 패드(203, 204)는 솔더 컨택(205, 206)과 접촉하여 디바이스 기판(100)과 캡 기판(200)을 본딩할 수 있다.
여기에서, 제1 물질은, 예를 들어, 실리콘(Si)을 포함할 수 있다. 실리콘(Si)의 녹는점은 1410℃이다.
솔더 볼(S3, S4, S5)과 연결 범프(401, 402, 403)는 제2 물질을 포함할 수 있다. 즉, 솔더 볼(S3, S4, S5)과 연결 범프(401, 402, 403)는 서로 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 솔더 볼(S3, S4, S5)과 연결 범프(401, 402, 403)는 접촉하여 베이스 기판(300)과 회로 기판(400)을 본딩할 수 있다.
여기에서, 제2 물질은, 예를 들어, 구리(Cu)를 포함할 수 있다. 구리(Cu)의 녹는점은 1084℃이다.
즉, 제1 물질은 제2 물질보다 녹는점이 높은 물질일 수 있다. 예시적으로, 제1 물질은, 실리콘(Si), 니켈(Ni), 코발트(Co), 철(Fe) 등일 수 있다. 니켈(Ni)의 녹는점은 1453℃이고, 코발트(Co)의 녹는점은 1495℃이고, 철(Fe)의 녹는점은 1535℃이다.
또한, 예시적으로, 제2 물질은, 구리(Cu), 망간(Mn) 등일 수 있다. 망간(Mn)의 녹는점은 1246℃이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 설명의 편의상, 본 발명의 실시예에 따른 반도체 패키지를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 패키지(3)는 반도체 패키지(2)와 비교하여, 베이스 기판(300)은 배선 라인(312, 314, 316) 및 솔더볼(S3, S4, S5) 대신 제1 전극 패드(311, 313, 315)와 절연층(320)을 포함하며, 회로 기판(400)은 제2 실리콘관통전극(411, 412) 및 솔더볼(401, 402) 대신 제2 전극 패드(415, 416, 417)를 포함한다.
제2 전극 패드(415, 416, 417)는 제1 전극 패드(311, 313, 315)에 각각 접촉할 수 있으며, 도시된 것과 달리, 본 발명의 본딩 방식은 다양하게 변형되어 실시될 수 있다. 즉, 베이스 기판(300)과 회로 기판(400)이 전기적으로 접속될 수 있다면, 도시된 것과 다른 형태로 변형되어 실시될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 설명의 편의상, 본 발명의 실시예에 따른 반도체 패키지를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 4를 참조하면, 반도체 패키지(4)는 반도체 패키지(2)의 구성에 솔더 볼(S5, S6)이 추가적으로 형성될 수 있다. 솔더 볼(S5, S6)은 회로 기판(400)의 하부에 형성될 수 있다.
여기에서, 금속 패드(203, 204)와 솔더 컨택(205, 206)은 제1 물질을 포함할 수 있다. 즉, 금속 패드(203, 204)와 솔더 컨택(205, 206)은 서로 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 금속 패드(203, 204)는 솔더 컨택(205, 206)과 접촉하여 디바이스 기판(100)과 캡 기판(200)을 본딩할 수 있다.
제1 물질은, 예를 들어, 실리콘(Si)을 포함할 수 있다. 실리콘(Si)의 녹는점은 1410℃이다.
솔더 볼(S3, S4, S5)과 연결 범프(401, 402, 403)는 제2 물질을 포함할 수 있다. 즉, 솔더 볼(S3, S4, S5)과 연결 범프(401, 402, 403)는 서로 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 솔더 볼(S3, S4, S5)과 연결 범프(401, 402, 403)는 접촉하여 베이스 기판(300)과 회로 기판(400)을 본딩할 수 있다.
제2 물질은, 예를 들어, 구리(Cu)를 포함할 수 있다. 구리(Cu)의 녹는점은 1084℃이다.
즉, 제1 물질은 제2 물질보다 녹는점이 높은 물질일 수 있다. 예시적으로, 제1 물질은, 실리콘(Si), 니켈(Ni), 코발트(Co), 철(Fe) 등일 수 있다. 니켈(Ni)의 녹는점은 1453℃이고, 코발트(Co)의 녹는점은 1495℃이고, 철(Fe)의 녹는점은 1535℃이다.
또한, 예시적으로, 제2 물질은, 구리(Cu), 망간(Mn) 등일 수 있다. 망간(Mn)의 녹는점은 1246℃이다.
솔더 볼(S6, S7)은 제3 물질을 포함할 수 있다. 솔더 볼(S6, S7)은 외부의 다른 기판(예를 들어, PCB 기판) 상에 실장되기 위해 이용될 수 있다.
제3 물질은, 예를 들어, 금(Au)을 포함할 수 있다. 금(Au)의 녹는점은 1064℃이다. 즉, 제1 물질은 제2 물질보다 녹는점이 높은 물질일 수 있고, 제2 물질은 제3 물질보다 녹는점이 높은 물질일 수 있다.
예시적으로, 제3 물질은, 금(Au), 은(Ag) 등일 수 있다. 은(Ag)의 녹는점은 961℃이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 평면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 패키지를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 패키지(5)는 디바이스 기판(100) 내에 형성된 복수 개의 실리콘관통전극(101a, 101b, 102a, 102b)을 포함하며, 복수 개의 실리콘관통전극(101a, 101b, 102a, 102b)은 디바이스 기판(100)의 중심을 기준으로 점대칭(point symmetry) 구조로 배치될 수 있다. 복수 개의 실리콘관통전극(101a, 101b, 102a, 102b)이 점대칭 구조로 배치되면, 외부에서 가해지는 물리적인 압력을 골고루 분산할 수 있어 디바이스 기판(100) 내의 디바이스 패턴(dp)을 안전하게 보호할 수 있다.
또한, 복수 개의 실리콘관통전극(101a, 101b, 102a, 102b)이 점대칭 구조로 배치하여, 반도체 패키지(5)의 내구성을 향상시킬 수 있다.
도 5 에는 복수 개의 앵커(112~115)가 함께 도시되어 있다. 앵커(112~115) 측벽에는 프레임의 지지 스프링이 부착될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 패키지(1)의 제조 방법에 대하여 설명한다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 6을 참조하면, 우선, 벌크 베이스 기판(30)의 상부에 리세스를 형성하고, 리세스를 채워 제1 실리콘관통전극(303, 304, 305)을 형성한다. 그리고, 제2 캐비티 영역(C2)을 형성하도록 패터닝한다. 도 6에서, B영역은 후속의 CMP 공정에서 제거될 영역이며, A영역이 남아 베이스 기판(300)을 형성한다. 벌크 베이스 기판(30)은 예를 들어, 실리콘(Si)을 포함할 수 있다.
예를 들어, 리세스된 깊이(h1)는 2㎛이고, 제2 캐비티 영역(C2)이 형성된 깊이(h2)는 20㎛일 수 있으나, 이에 제한되는 것은 아니다.
도 7을 참조하면, 벌크 베이스 기판(30) 상부에 디바이스 기판(100)을 접착시킨다. 벌크 베이스 기판(30)과 디바이스 기판(100)은 웨이퍼 간(wafer to wafer) 본딩 방식에 의하여 전기적으로 연결될 수 있다. 디바이스 기판(100)의 높이는 예를 들어, 30㎛ 일 수 있으나, 이에 제한되는 것은 아니다.
도 8을 참조하면, 디바이스 기판(100) 상에 패시베이션층(103a)을 형성하고, 패시베이션층(103a) 상에 솔더 패드(105, 106)를 형성한다. 패시베이션층(103a)과 솔더 패드(105, 106)를 패터닝하여 비아를 형성하고, 비아를 채워 솔더 컨택(205, 206)을 형성한다.
도 9를 참조하면, 패시베이션층(103a)을 패터닝하고, 이를 마스크로 하여 디바이스 기판(100)을 패터닝하여 디바이스 패턴(dp)을 형성한다.
이 때, 리소그래피 공정, 드라이 에칭 공정, 스트립 공정, 클린 공정 등을 이용하여 디바이스 패턴(dp)을 형성할 수 있다.
도 10을 참조하면, 캡 기판(200)을 준비하고, 캡 기판(200) 상에 HSM(Hard Stop Material)(107, 108)을 형성한다.
예를 들어, 캡 기판(200)의 높이는 300㎛ 일 수 있으나, 이에 제한되는 것은 아니다.
도 11을 참조하면, 캡 기판(200) 상에 시드 층(seed layer)을 형성하고, 시드 층 상에 전기도금(electroplating)을 수행하여 금속 패드(203, 204)를 형성한다.
도 12를 참조하면, 캡 기판(200) 내에 마스크를 이용한 패터닝 공정에 의해 제1 캐비티 영역(C1)을 형성한다. 제1 캐비티 영역(C1)은 디바이스 기판(100)의 중심 영역에 대응하는 위치에 형성할 수 있다.
제1 캐비티 영역(C1)의 깊이(h3)는 20㎛ 내지 30㎛ 일 수 있으나, 이에 제한되는 것은 아니다.
도 13을 참조하면, 도 12의 캡 기판(200)과 도 9의 디바이스 기판(100)을 서로 웨이퍼간 본딩 방식으로 본딩한다. 이 때, 본딩 과정에서 전처리(pre-treatment) 공정을 수행한 후, 공융혼합물(Eutectic) 본딩 공정을 수행할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 도 13에서의 본딩 공정을 수행한 후, CMP 공정에 의해 벌크 베이스 기판(30)의 B영역(도 6 참조)을 제거하여 도 1에서와 같은 베이스 기판(300)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 디바이스 기판
103, 104: 패시베이션막
105, 106: 솔더 패드
110, 111: 앵커
200: 캡 기판
203, 204: 금속 패드
205, 206: 솔더 컨택
300: 베이스 기판
303, 304, 305: 제1 실리콘관통전극
312, 314, 316: 배선 라인
311, 313, 315: 제1 전극 패드
320: 절연층
300S: 밀폐벽
400: 회로 기판
401, 402, 403: 연결 범프
411, 412: 제2 실리콘관통전극
413, 414: 연결 패드
415, 416, 417: 제2 전극 패드
420: 집적 회로

Claims (25)

  1. 디바이스 패턴이 형성된 디바이스 기판;
    상기 디바이스 기판 상부에 배치되고, 제1 캐비티(cavity) 영역을 포함하는 캡 기판;
    상기 디바이스 기판 하부에 배치되고, 상기 제1 캐비티 영역에 대응하는 위치에 형성된 제2 캐비티 영역과, 상기 디바이스 패턴에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 상기 디바이스 패턴으로 전송하는 적어도 하나의 제1 실리콘관통전극을 포함하는 베이스 기판; 및
    상기 베이스 기판 하부에 배치되고, 상기 제1 실리콘관통전극과 전기적으로 연결되어 상기 디바이스 패턴에 대한 전기 신호를 처리하는 회로 기판을 포함하고,
    상기 제2 캐비티 영역은 상기 제1 실리콘관통전극이 상기 디바이스 기판 하부에 직접 접촉하여 형성된 공간인 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 캐비티 영역은 상기 캡 기판의 표면에 대해 단차를 갖도록 형성되고, 상기 제2 캐비티 영역은 상기 베이스 기판의 표면에 대해 단차를 갖도록 형성된 반도체 패키지.
  3. 제 1항에 있어서,
    상기 캡 기판과 상기 디바이스 기판 사이에 배치되고, 상기 캡 기판과 상기 디바이스 기판을 본딩하는 금속 패드를 더 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 베이스 기판과 상기 회로 기판 사이에 배치되고, 상기 베이스 기판과 상기 회로 기판을 전기적으로 연결하는 제1 솔더 볼을 더 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 금속 패드를 형성하는 물질의 녹는점은 상기 제1 솔더 볼을 형성하는 물질의 녹는점보다 높은 반도체 패키지.
  6. 제 5항에 있어서,
    상기 회로 기판 하부에 배치된 제2 솔더 볼을 더 포함하고,
    상기 제1 솔더 볼을 형성하는 물질의 녹는점은 상기 제2 솔더 볼을 형성하는 물질의 녹는점보다 높은 반도체 패키지.
  7. 제 1항에 있어서,
    상기 디바이스 기판과 상기 베이스 기판은 웨이퍼 간 본딩(wafer to wafer bonding) 방식에 의하여 전기적으로 연결된 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 캐비티 영역은 적어도 하나의 캐비티 영역을 포함하고, 상기 적어도 하나의 캐비티 영역은 각각, 상기 캡 기판과 상기 디바이스 기판에 의해 형성되는 제1 밀폐벽(hermetic sealing wall)에 의해 구분되는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 제2 캐비티 영역에는 적어도 하나의 바닥 수직 전극(vertical electrode)이 형성된 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제2 캐비티 영역은 적어도 하나의 캐비티 영역을 포함하고, 상기 적어도 하나의 캐비티 영역은 각각, 상기 디바이스 기판과 상기 베이스 기판에 의해 형성되는 제2 밀폐벽(hermetic sealing wall)에 의해 구분되는 반도체 패키지.
  11. 디바이스 패턴이 형성된 디바이스 기판;
    상기 디바이스 기판 상부에 배치되고, 제1 캐비티 영역이 형성된 캡 기판;
    상기 디바이스 기판 하부에 배치되고, 제2 캐비티 영역과 제1 실리콘관통전극이 형성된 베이스 기판; 및
    상기 베이스 기판 하부에 배치되고, 제2 실리콘관통전극이 형성된 회로 기판을 포함하고,
    상기 제1 캐비티 영역은 상기 캡 기판과 상기 디바이스 기판에 의해 형성되는 제1 밀폐벽(hermetic sealing wall)에 의해 구분되고,
    상기 제2 캐비티 영역은 상기 디바이스 기판과 상기 베이스 기판에 의해 형성되는 제2 밀폐벽(hermetic sealing wall)에 의해 구분되고,
    상기 제1 실리콘관통전극은 상기 디바이스 기판과 직접 접촉하도록 형성된 반도체 패키지.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 11항 에 있어서,
    상기 제2 실리콘관통전극은 복수 개의 실리콘관통전극을 포함하고, 상기 복수 개의 실리콘관통전극은 상기 회로 기판의 중심을 기준으로 점대칭(point symmetry) 구조로 배치된 반도체 패키지.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 11항에 있어서,
    상기 제1 실리콘관통전극과 상기 제2 실리콘관통전극은 전기적으로 연결된 반도체 패키지.
  21. 제 11항에 있어서,
    상기 제1 캐비티 영역은 상기 캡 기판의 표면에 대해 단차를 갖도록 형성되고, 상기 제2 캐비티 영역은 상기 베이스 기판의 표면에 대해 단차를 갖도록 형성된 반도체 패키지.
  22. 제 11항에 있어서,
    상기 제1 캐비티 영역은, 상기 캡 기판과 상기 디바이스 기판이 웨이퍼 간 본딩(wafer to wafer bonding)　방식으로 본딩되어 형성된 밀폐 공간인 반도체 패키지.
  23. 제 22항에 있어서,
    상기 제2 캐비티 영역은 상기 디바이스 기판과 상기 베이스 기판이 웨이퍼 간 본딩 방식으로 본딩되어 형성된 밀폐 공간이고,
    상기 제2 캐비티 영역의 내부와 외부는 상기 제1 실리콘관통전극을 이용하여 전기적으로 연결되는 반도체 패키지.
  24. 제 23항에 있어서,
    상기 베이스 기판과 상기 회로 기판은 웨이퍼 간 본딩(wafer to wafer bonding) 방식에 의하여 전기적으로 연결되며, 상기 제2 실리콘관통전극을 통하여 상기 디바이스 패턴으로부터 발생된 전기 신호를 외부로 출력하는 반도체 패키지.
  25. 제 11항에 있어서,
    상기 회로 기판은 상기 디바이스 패턴에 대한 전기 신호를 처리하는 집적 회로(Read Out IC)를 포함하는 반도체 패키지.
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