JP6675506B2 - 半導体装置 - Google Patents

Description

この発明は半導体装置に関し、たとえば、フィン（fin）型の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を用いた半導体装置に好適に用いられるものである。

クロックに同期して動作する半導体集積回路のタイミング設計では、データ信号のセットアップ時間およびホールド時間を所定範囲内に収めることが重要である。このため、従来の半導体集積回路では、データ信号線に複数のデータバッファを直列に設けることによって、タイミング時間を調整している（たとえば、特開平７−６６２９３号公報（特許文献１）参照）。

特開平７−６６２９３号公報

半導体集積回路の微細化が進展するにつれて、クロック信号線の遅延量が増加するために特にデータホールド時間の増大が問題となっている。特に、フィン型のＦＥＴ（フィンＦＥＴ：finFETと称する）を用いた半導体集積回路ではデータホールド時間の増大が顕著である。この問題に対して、従来のように複数のデータバッファを直列に設けることによってデータ信号の遅延量を調整しようとすると、多数のデータバッファが必要となるために、回路面積が増大してしまう。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態による半導体装置は、フィンＦＥＴで構成されたデータバッファおよびフリップフロップを備える。データバッファのデータ出力ノードからフリップフロップのデータ入力ノードに至るデータ信号の経路には、フィンＦＥＴのゲート電極と同層のゲート配線が遅延線として設けられる。

上記の実施形態によれば、回路面積を過度に増大させることなく、データホールド時間を抑制することができる。

第１の実施形態による半導体装置の概略構成を示すブロック図である。 図１のメモリ回路の構成を示すブロック図である。 セットアップ時間とホールド時間について説明するためのタイミング図である。 フィンＦＥＴの構成を模式的に示す斜視図である。 図２のデータバッファ、遅延線、およびフリップフロップのデータ入力部の具体的構造を示す平面図である。 図５の切断線ＶＩ−ＶＩに沿う断面図である。 図５の切断線ＶＩＩ−ＶＩＩに沿う断面図である。 図５のデータバッファ３１，３３および遅延線３２の等価回路図である。 データセットアップ時間とデータホールド時間のシミュレーション結果を表形式で示す図である。 データホールド時間とＰＶＴ条件との関係を模式的に示す図である。 第２の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。 第３の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。 第４の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。

以下、各実施形態について図面を参照して詳しく説明する。以下では、半導体装置の一例としてコンピュータチップを挙げ、その中のメモリ装置の入出力回路について具体的に説明する。しかしながら、以下の技術は、メモリ装置に限られるものではなく、一般に、クロック信号に同期して動作する半導体回路に広く適用することができる。

なお、以下の各実施形態の図面において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。図解を容易にするために、半導体装置の構造を示す平面図、断面図、および斜視図における寸法は半導体装置の実際の寸法には比例していない。

＜第１の実施形態＞
［半導体装置の全体構成］
図１は、第１の実施形態による半導体装置の概略構成を示すブロック図である。図１では、半導体装置１の例としてマイクロコンピュータチップを例に挙げている。図１を参照して、半導体装置１は、ＣＰＵ（Central Processing Unit）２と、メモリ回路３と、インターフェース（Ｉ／Ｏ：Input and Output）回路４と、図示しないその他の周辺回路と、これらの構成要素間を接続するための内部バス５とを含む。

ＣＰＵ２は、プログラムに従って動作することによって半導体装置１全体の制御を行う。メモリ回路３は、ＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）などの主記憶装置として機能する。図１では、代表的に１つのメモリ回路３のみ示されているが、実際にはＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリなどの複数種類のメモリ回路を含む。インターフェース回路４は、半導体装置の外部と接続のために用いられる。各構成要素は、内部バス５を介して相互に、データ信号Ｄ、アドレス信号ＡＤＲ、制御信号ＣＳなどのやりとりを行う。

［メモリ回路の構成］
図２は、図１のメモリ回路の構成を示すブロック図である。図２を参照して、メモリ回路３は、メモリセルアレイ１０と、入出力回路１１と、ワード線ドライバ１２と、制御回路１３とを含む。メモリ回路３を構成する各トランジスタはフィンＦＥＴで構成されている。

メモリセルアレイ１０は、行方向（Ｙ方向）および列方向（Ｘ方向）に沿って行列状に配置された複数のメモリセル（不図示）を含む。各メモリセルは、１ビットの情報を記憶する。メモリセルアレイには、各行に対応してワード線（不図示）が設けられ、各列に対応してビット線ＢＬ［０］〜ＢＬ［１２７］が設けられる。なお、ビット線の本数は一例であって、この数字に限られるものでない。

入出力回路１１は、図１の内部バス５とメモリセルアレイ１０との間で、書込みデータの入力および読出しデータの出力を行うためのインターフェースである。図２では、書込みデータを入力するための回路部分のみが示されている。具体的に、入出力回路１１は、図１の内部バス５から１２８ビットのデータ信号Ｄ［０］〜Ｄ［１２７］を受けて、対応するビット線ＢＬ［０］〜ＢＬ［１２７］にそれぞれ出力する。

図２に示すように、入出力回路１１は、各データ信号Ｄに対応して、データバッファ３１，３３と、遅延線３２と、Ｄ型フリップフロップ３４とを含む。メモリ回路３に入力された各ビットごとのデータ信号Ｄは、データバッファ３１，遅延線３２、データバッファ３３を介してフリップフロップ３４のデータ入力ノードに入力される。データバッファ３３は、遅延線３２の通過後のデータ信号を整形するために設けられているが、必ずしも必要なものではない。データバッファ３１，３３および遅延線３２のより詳細な構造については、図５〜図７で説明する。後述するように、本実施形態ではフィンＦＥＴに特徴的な構造を利用して遅延線３２を構成している。

なお、図２のＤ型フリップフロップ３４に代えてＤ型ラッチ回路を用いてもよい。Ｄ型フリップフロップ３４は、クロック信号のエッジ（たとえば、立ち上がりエッジ）に応答してその直前の入力信号を保持するものである。一方、Ｄ型ラッチ回路は、たとえば、クロック信号がハイレベル（Ｈレベル）のときに信号を素通りさせ、クロック信号がローレベル（Ｌレベル）に切替わる直前の入力信号を保持するものである（ＨレベルとＬレベルとは逆でもよい）。フリップフロップ３４とラッチ回路とは、クロック信号ＣＬＫに同期してデータ信号Ｄを保持するための論理回路であるという点で共通している。

ワード線ドライバ１２は、読出しまたは書込み対象となる行のワード線（不図示）を活性化する。これによって、読出しまたは書込み対象となる行の各メモリセルが、対応するビット線ＢＬに接続される。

制御回路１３は、図１のＣＰＵ２または図示しないＤＭＡ（Direct Memory Access）コントローラなどから、内部バス５を介して制御信号ＣＳを受信し、制御信号ＣＳに基づいてメモリ回路３全体の動作を制御する。制御信号ＣＳは、入出力回路１１に設けられた各フリップフロップ３４に供給されるクロック信号ＣＬＫを含む。クロック信号ＣＬＫは、制御回路１３に設けられたクロックバッファ２０を介して各フリップフロップ３４のクロック入力ノード（図８の参照符号ＣＫｉｎ）に入力される。

［タイミング制御の問題］
以下、図２のメモリ回路３の入出力回路１１におけるタイミング制御の問題について説明する。

図３は、セットアップ時間とホールド時間について説明するためのタイミング図である。図３のタイミング図では、図２の各フリップフロップ３４に入力されるクロック信号ＣＬＫとデータ信号Ｄとが示されている。

図３を参照して、クロック信号ＣＬＫの立上がりエッジ（時刻ｔ１）においてフリップフロップ３４はデータ信号Ｄを取り込むものとする。データ信号Ｄの取り込みを確実に行うためには、クロック信号の立上がりエッジよりも所定時間前からデータを確定しておかなければならない。この時間をデータ信号Ｄのセットアップ時間ＴＳＵ（時刻ｔ０から時刻ｔ１まで）という。逆に、クロック信号の立上がりエッジの後、データ信号を保持しておくべき時間をデータ信号Ｄのホールド時間ＴＨ（時刻ｔ１から時刻ｔ２まで）という。

図２に示すように、メモリ回路３の入出力回路１１では、通常は、クロック信号ＣＬＫの伝送経路（クロックパス２５）のほうがデータ信号Ｄの伝送経路（データパス）よりも長くなる。したがって、ホールド時間ＴＨは次式（１）ように、クロック信号の遅延時間ＤＬＹ（ＣＬＫ）からデータ信号の遅延時間ＤＬＹ（Ｄ）を減じた値として定義される。

TH＝delay(CLK)−delay(D) …(1)
クロック信号ＣＬＫの遅延時間は、図２のクロックバッファ２０の遅延時間ＤＬＹ（ＣＬＫ；Ｔｒ）とクロックパスの遅延時間ＤＬＹ（ＣＬＫ；ｗｉｒｅ）との和によって与えられる。一方、データ信号Ｄの遅延時間は、データバッファ３１，３３の遅延時間ｎ×ＤＬＹ（Ｄ；Ｔｒ）（ただし、ｎはデータバッファの段数）と、遅延線３２の遅延時間ＤＬＹ（Ｄ；ｌｉｎｅ）と和によって与えられる。データパス自体の遅延時間は短いので問題にならない。したがって、上式（１）は次式（２）のように書き直される。

TH＝DLY(CLK;Tr)＋DLY(CLK;wire)−n×DLY(D;Tr)−DLY(D;line) …(2)
各データバッファおよびフリップフロップ３４がフィンＦＥＴによって構成されている場合には、配線の細線化による配線抵抗の増加と、ローカル配線（ＬＩＣ：Local Interconnect）とフィンＦＥＴのゲート電極との間の寄生容量の増加との両方が、配線遅延ＤＬＹ（ＣＬＫ；ｗｉｒｅ）に影響を及ぼす。このため、データホールド時間ＴＨが従来のプレーナ型のＦＥＴよりも大きくなりがちである。

この対策として、図２の遅延線３２を設けずに、データバッファ３１，３３を多数直列に接続したとすると、回路面積が増大してしまう。さらに、データバッファ３１，３３を多数直列に接続した場合には、遅延量が最小となるようにＰＶＴ条件（プロセス、電圧、温度）条件を設定したとしても（ＭＩＮ条件と称する）、データホールド時間がほとんど減少しないという問題も生じる。なぜなら、ＭＩＮ条件の場合には、クロックバッファの遅延時間ＤＬＹ（ＣＬＫ；Ｔｒ）とデータバッファの遅延時間ｎ×ＤＬＹ（Ｄ；Ｔｒ）のいずれも減少するが、クロックパスの遅延時間ＤＬＹ（ＣＬＫ；ｗｉｒｅ）はほとんど減少しないからである。

本実施形態では、上記の点を考慮して、各ビットのデータ信号Ｄの経路に遅延線３２を設けている。図５〜図７で説明するように、本実施形態ではフィンＦＥＴに特徴的な構造を利用することによって遅延線３２の面積削減を実現している。

［フィンＦＥＴの構成］
まず最初に、フィンＦＥＴの構成およびその製造方法について簡単に説明する。

図４は、フィンＦＥＴの構成を模式的に示す斜視図である。図４を参照して、フィンＦＥＴは、たとえば、Ｐ型半導体基板ＳＵＢ上に設けられた複数のフィン配線Ｆ１，Ｆ２を含む。各フィン配線Ｆ１，Ｆ２は、基板平面に沿ってＸ方向に延在する。各フィン配線Ｆ１，Ｆ２は、半導体基板ＳＵＢの表面を選択的にエッチングすることによって形成される。隣り合うフィン配線Ｆの間（フィン配線Ｆ１，Ｆ２が形成されていない部分）には、たとえば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されたシリコン酸化膜が素子分離膜ＩＳＯとして設けられている。

ゲート電極Ｇは、ゲート絶縁膜ＧＩを介して各フィン配線Ｆ１，Ｆ２の上面および側面を覆うように形成される。ゲート電極Ｇは、フィン配線Ｆ１，Ｆ２と交差する方向であるＹ方向に延在する。ゲート電極Ｇには、たとえば、多結晶シリコンのような半導体、窒化チタンのような導電性化合物、タングステンなどの単体金属、またはこれらのいずれかの積層膜などが用いられる。

ゲート電極Ｇの形成後にゲート電極Ｇをマスクとして不純物をフィン配線Ｆに注入することによって、ゲート電極Ｇによって囲まれたチャネル領域以外の部分にソース領域およびドレイン領域（不図示）が形成される。ここで、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタを作製する場合には、フィン配線ＦがＮ型ウェル上に形成されるとともに、フィン配線ＦにＰ型不純物が注入される。ＮＭＯＳ（N-channel MOS）トランジスタを作製する場合には、フィン配線ＦがＰ型基板またはＰ型ウェル上に形成されるとともに、フィン配線ＦにＮ型不純物が注入される。

これらのソース領域およびドレイン領域の上面および側面とオーミック接触するように、タングステンなどの単体金属を用いてＹ方向に延在するローカル配線（ＬＩＣ：Local Inter-Connect）ＬＡ１，ＬＡ２がそれぞれ形成される。すなわち、ローカル配線ＬＡ１，ＬＡ２は、それぞれソース電極およびドレイン電極として機能する。ゲート配線Ｇ、ソース電極ＬＡ１、およびドレイン電極ＬＡ２は、さらに、Ｘ方向に延在するローカル配線（不図示）と直接的に接続されたり、図示しない層間絶縁層に形成されたビアホールを介して上層の金属配線層（不図示）と接続されたりする。

［遅延線およびデータバッファの構造］
以上のフィンＦＥＴの構造に基づいて、図２のデータバッファ３１，３３、遅延線３２、およびフリップフロップ３４が構成される。

図５は、図２のデータバッファ、遅延線、およびフリップフロップのデータ入力部の具体的構造を示す平面図である。図６は、図５の切断線ＶＩ−ＶＩに沿う断面図である。図７は、図５の切断線ＶＩＩ−ＶＩＩに沿う断面図である。図８は、図５のデータバッファ３１，３３および遅延線３２の等価回路図である。図５〜図７では、フリップフロップ３４のデータ入力部としてＰＭＯＳトランジスタとＮＭＯＳトランジスタによって構成されたＣＭＯＳインバータが図示されている。図５の平面図において、図解を容易にするためにフィン配線Ｆ１〜Ｆ１８には斜線パターンのハッチングが付され、Ｎ型ウェルＮＷ１，ＮＷ２にはドットパターンのハッチングが付されている。図５〜図７において、基板面内方向をＸ方向およびＹ方向とし、基板に垂直な方向をＺ方向とする。

図５〜図７を参照して、Ｐ型半導体基板ＳＵＢ上には（Ｎ型ウェルＮＷ１，ＮＷ２の領域も含めて）、それぞれＸ方向に延在する複数のフィン配線Ｆ１〜Ｆ１８が形成されている。各フィン配線Ｆ１〜Ｆ１８は、パターンニング精度を上げるため、等しい幅を有し基本的に互いに等間隔で形成されている。基板上の一部の領域にはフィン配線が形成されていない部分もある。ＰＭＯＳトランジスタとして用いられるフィン配線Ｆ１，Ｆ２は、Ｎ型ウェルＮＷ１上に形成される。同様に、ＰＭＯＳトランジスタとして用いられるフィン配線Ｆ１１，Ｆ１２，Ｆ１５，Ｆ１６は、Ｎ型ウェルＮＷ２上に形成される。

フィン配線Ｆ１〜Ｆ１８の延在方向（Ｘ方向）と交差するＹ方向にそれぞれ延在するように複数のゲート配線Ｇ１〜Ｇ１６が形成されている。パターニングの精度を上げるため、ゲート配線Ｇ１〜Ｇ１６は、等しい幅を有し、Ｘ方向に互いに等間隔で並ぶ。ゲート配線Ｇ１〜Ｇ３，Ｇ５〜Ｇ８，Ｇ１０〜Ｇ１２，Ｇ１４〜Ｇ１６とフィン配線Ｆとの間にはゲート絶縁膜ＧＩが介在している。

ゲート配線Ｇ１〜Ｇ１６には、フィンＦＥＴのゲート電極として用いられるもの（Ｇ２，Ｇ１１，Ｇ１５）、ローカル配線としてのみ用いられるもの（Ｇ１，Ｇ３，Ｇ４，Ｇ５，Ｇ８，Ｇ９，Ｇ１０，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１６）、ゲート電極およびローカル配線の両方として用いられるもの（Ｇ６，Ｇ７）がある。図５および図６では、ローカル配線としてのみ用いられるゲート配線Ｇ１，Ｇ３，Ｇ５，Ｇ８，Ｇ１０，Ｇ１２，Ｇ１４，Ｇ１６も、フィン配線Ｆとゲート絶縁膜ＧＩを介して接続されているが、これらのゲート配線はフィン配線と必ずしも電気的に接続されている必要はない。

ローカル配線ＬＡ１〜ＬＡ９の各々は、隣り合うゲート配線Ｇの間で、フィン配線Ｆの一部を覆うように設けられ、フィン配線Ｆとオーミック接触する。ローカル配線ＬＡ１〜ＬＡ９の各々はＹ方向に延在して（ゲート配線Ｇの延在方向に沿って）形成される。

互いに隣り合うゲート配線Ｇとローカル配線ＬＡとの間、隣り合うゲート配線Ｇの間には、ＣＶＤ法を用いて形成されたシリコン酸化膜などの絶縁膜（不図示）が充填される。ローカル配線ＬＢ１〜ＬＢ９の各々は、上記の充填された絶縁膜の上部にＸ方向に延在して形成される。Ｘ方向に延在する各ローカル配線ＬＢ１〜ＬＢ９は、隣合うゲート配線Ｇの間、または隣合うゲート配線ＧとＹ方向に延在するローカル配線ＬＡとの間を接続する。この場合、各ローカル配線ＬＢは、ローカル配線ＬＡと直接的に（すなわち、層間絶縁層に形成されたビアホールを介さずに）接続されている。各ローカル配線ＬＢは、また、ゲート配線Ｇとも直接的に（すなわち、絶縁層に形成されたビアホールを介さずに）接続されている。

たとえば、図７において、ローカル配線ＬＢ２は、ゲート配線Ｇ３，Ｇ４の上面と直接的に接続されている。ローカル配線ＬＢ４は、ゲート配線Ｇ５，Ｇ６の上面と直接的に接続されている。ローカル配線ＬＢ６は、ゲート配線Ｇ７，Ｇ８の上面と直接的に接続されている。ローカル配線ＬＢ８は、ゲート配線Ｇ９，Ｇ１０の上面と直接的に接続されている。ローカル配線ＬＢ１０は、Ｙ方向に延在するローカル配線ＬＡ９の側面と直接接続されるとともに、ゲート配線Ｇ１２の上面と直接的に接続されている。ローカル配線ＬＢ１２は、ゲート配線Ｇ１３，Ｇ１４の上面と直接的に接続されている。

図８に示すように、データバッファ３１，３３としてインバータＩＮＶ１，ＩＮＶ２がそれぞれ用いられる。図５〜図７を参照して、インバータＩＮＶ１（データバッファ３１）は、フィン配線Ｆ１〜Ｆ４と、ゲート配線Ｇ２と、ローカル配線ＬＡ１〜ＬＡ３とを含む。フィン配線Ｆ１，Ｆ２は、インバータＩＮＶ１を構成するＰＭＯＳトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線ＬＡ１は、このＰＭＯＳトランジスタのソース電極として用いられ、層間絶縁層（不図示）に形成されたビアホール（不図示）を介して上層の金属配線層に設けられた電源配線（不図示）と接続される。これによって、ローカル配線ＬＡ１には電源電位ＶＤＤが与えられる。

同様に、フィン配線Ｆ３，Ｆ４は、インバータＩＮＶ１を構成するＮＭＯＳトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線ＬＡ２は、このＮＭＯＳトランジスタのソース電極として用いられ、層間絶縁層（不図示）に形成されたビアホール（不図示）を介して上層の金属配線層に設けられた接地配線（不図示）と接続される。これによって、ローカル配線ＬＡ１には接地電位ＶＳＳが与えられる。ゲート配線Ｇ２は、図８のインバータＩＮＶ１のデータ入力ノードＮｉｎ１に対応し、インバータＩＮＶ１を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの共通のゲート電極として用いられる。ローカル配線ＬＡ３（特に図５において矢印４０で示したフィン配線Ｆ１からＦ４までの部分）は、図８のインバータＩＮＶ１のデータ出力ノードＮｏｕｔ１に対応し、上記のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの共通のドレイン電極として用いられる。

インバータＩＮＶ２（データバッファ３３）は、フィン配線Ｆ１１〜Ｆ１４と、ゲート配線Ｇ１１と、ローカル配線ＬＡ７〜ＬＡ９とを含む。フィン配線Ｆ１１，Ｆ１２は、インバータＩＮＶ２を構成するＰＭＯＳトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線ＬＡ７は、このＰＭＯＳトランジスタのソース電極として用いられ、層間絶縁層（不図示）に形成されたビアホール（不図示）を介して上層の金属配線層に設けられた電源配線（不図示）と接続される。これによって、ローカル配線ＬＡ７には電源電位ＶＤＤが与えられる。

同様に、フィン配線Ｆ１３，Ｆ１４は、インバータＩＮＶ２を構成するＮＭＯＳトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線ＬＡ８は、このＮＭＯＳトランジスタのソース電極として用いられ、層間絶縁層（不図示）に形成されたビアホール（不図示）を介して上層の金属配線層に設けられた接地配線（不図示）と接続される。これによって、ローカル配線ＬＡ７には接地電位ＶＳＳが与えられる。ゲート配線Ｇ１１は、図８のインバータＩＮＶ２のデータ入力ノードＮｉｎ２に対応し、上記のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの共通のゲート電極として用いられる。ローカル配線ＬＡ９は、図８のインバータＩＮＶ２のデータ出力ノードＮｏｕｔ２に対応し、上記のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの共通のドレイン電極として用いられる。

図５には、さらに、フリップフロップ３４の入力部を構成するインバータ３４＿Ｄｉｎが記載されている。この入力部を構成するインバータ３４＿Ｄｉｎは、フィン配線Ｆ１５〜Ｆ１８と、ゲート配線Ｇ１５と、ローカル配線ＬＡ１０〜ＬＡ１２を含む。フィン配線Ｆ１５，１６は、インバータ３４＿Ｄｉｎを構成するＰＭＯＳトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線ＬＡ１０は、このＰＭＯＳトランジスタのソース電極として用いられ、層間絶縁層（不図示）に形成されたビアホール（不図示）を介して上層の金属配線層に設けられた電源配線（不図示）と接続される。これによって、ローカル配線ＬＡ１０には電源電位ＶＤＤが与えられる。

同様に、フィン配線Ｆ１７，Ｆ１８は、インバータ３４＿Ｄｉｎを構成するＮＭＯＳトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線ＬＡ１１は、このＮＭＯＳトランジスタのソース電極として用いられ、層間絶縁層（不図示）に形成されたビアホール（不図示）を介して上層の金属配線層に設けられた接地配線（不図示）と接続される。これによって、ローカル配線ＬＡ１１には接地電位ＶＳＳが与えられる。ゲート配線Ｇ１５（特に図５において矢印４１で示したフィン配線Ｆ１５からＦ１８までの部分）は、図８のフリップフロップ３４のデータ入力ノードＤｉｎに対応し、上記のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの共通のゲート電極として用いられる。

遅延線３２は、上記のインバータＩＮＶ１（データバッファ３１）のデータ出力ノードＮｏｕｔ１（ローカル配線ＬＡ３）と、インバータＩＮＶ２（データバッファ３３）のデータ入力ノードＮｉｎ２（ゲート配線Ｇ１１）との間に設けられる。遅延線３２は、ゲート配線Ｇ３〜Ｇ１０と、隣合うゲート配線間を接続するローカル配線ＬＢ２〜ＬＢ８とを含む。ゲート配線Ｇ３は、ローカル配線ＬＢ１を介して、インバータＩＮＶ１（データバッファ３１）の出力ノードＮｏｕｔ１（ローカル配線ＬＡ３）と接続される。ゲート配線Ｇ１０は、ローカル配線ＬＢ９を介して、インバータＩＮＶ２（データバッファ３３）のデータ入力ノードＮｉｎ２（ゲート配線Ｇ１１）と接続される。したがって、データ信号は、ローカル配線ＬＢ１、ゲート配線Ｇ３、ローカル配線ＬＢ２、ゲート配線Ｇ４、ローカル配線ＬＢ３、ゲート配線Ｇ５、ローカル配線ＬＢ４、ゲート配線Ｇ６、ローカル配線ＬＢ５、ゲート配線Ｇ７、ローカル配線ＬＢ６、ゲート配線Ｇ８、ローカル配線ＬＢ７、ゲート配線Ｇ９、ローカル配線ＬＢ８、ゲート配線Ｇ１０、ローカル配線ＬＢ９の順に伝送される。

ここで、出力バッファ３１（インバータＩＮＶ１）のデータ出力ノードＮｏｕｔ１（ローカル配線ＬＡ３の矢印４０の部分）から、フリップフロップ３４のデータ入力ノードＤｉｎ（ゲート配線Ｇ１５の矢印４１の部分）までのデータ信号Ｄの経路は、ゲート配線Ｇ３〜Ｇ１４およびローカル配線ＬＢ１〜ＬＢ１３を通過する。したがって、半導体基板ＳＵＢを基板垂直方向（Ｚ方向）から平面視したとき、データ出力ノードＮｏｕｔ１からデータ入力ノードＤｉｎまでのデータ信号Ｄの経路長は、データ出力ノードＮｏｕｔ１とデータ入力ノードＤｉｎとを結ぶ直線経路４２よりも長い。この直線経路４２は、図６に示すようにローカル配線ＬＡ３の右端（＋Ｘ方向側）からゲート配線Ｇ１５の左端（−Ｘ方向側）までである。図５に示すように、直線経路４２は、Ｘ方向に沿った経路に限らず、斜め方向もあり得る（矢印４０と矢印４１とを通過する直線であればどのような方向でもよい）。

さらに図８に示すように、好ましくは、遅延線３２は、接地電位ＶＳＳを与える接地ノード（接地配線）と容量素子Ｔ１，Ｔ２を介して接続される。容量素子によるＣＲ遅延によって遅延線３２による遅延時間をさらに増やすことができる。

容量素子Ｔ１，Ｔ２は、フィンＦＥＴのゲート容量を利用して構成される。具体的には、図５および図６に示すように、容量素子Ｔ１としてのフィンＦＥＴは、フィン配線Ｆ５〜Ｆ１０と、ゲート電極として用いられるゲート配線Ｇ６と、ソース電極およびドレイン電極として用いられるローカル配線ＬＡ４，ＬＡ５とを含む。容量素子Ｔ２としてのフィンＦＥＴは、フィン配線Ｆ５〜Ｆ１０と、ゲート電極として用いられるゲート配線Ｇ７と、ソース電極およびドレイン電極として用いられるローカル配線ＬＡ５，ＬＡ６とを含む。フィン配線Ｆ５〜Ｆ１０およびローカル配線ＬＡ５は、両方のフィンＦＥＴで共用される。ローカル配線ＬＡ４〜ＬＡ６は、層間絶縁層（不図示）に形成されたビアホール（不図示）を介して上層の金属配線層に設けられた接地配線（不図示）と接続される。これによって、ローカル配線ＬＡ４〜ＬＡ６には接地電位ＶＳＳが与えられる。

［第１の実施形態の効果］
上記のようにデータ信号Ｄの経路に遅延線３２を設け、ゲート配線Ｇを含んで遅延線３２を構成することによって、データパスの配線長をより長くすることができる。従来のデータバッファのみで遅延時間を調整する場合に比べて全体の回路面積を小さくすることができる。

ゲート配線Ｇは、タングステンなどのメタル材料を用いて形成するのが望ましい。メタルゲート配線の遅延時間の電圧および温度依存性は、上層のメタル配線の遅延時間の電圧および温度依存性に近い特性であるので、データホールド時間のＰＶＴ（プロセス、電圧、温度）依存性を大きくすることができる。以下、図９および図１０に示したシミュレーション結果を参照して詳しく説明する。

図９は、データセットアップ時間とデータホールド時間のシミュレーション結果を表形式で示す図である。図１０は、データホールド時間とＰＶＴ条件との関係を模式的に示す図である。図９および図１０では、図５〜図８で説明した遅延線３２が設けられている場合と、遅延線３２に代えてデータバッファを設けた場合とを比較している。

図９および図１０を参照して、ＭＩＮ条件とはデータ信号の遅延が最小になる条件である。具体的にＭＩＮ条件の場合、半導体装置のプロセス条件はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのスイッチング速度が最速になる（ドレイン電流が最大になる）ような条件であり、半導体装置の動作条件は高電圧（０．８８Ｖ）および高温（１２５℃）になる。ＭＡＸ条件とはデータ信号の遅延が最大になる条件である。具体的にＭＡＸ条件の場合、半導体装置のプロセス条件はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのスイッチング速度が最も小さくなる（ドレイン電流が最小になる）ような条件であり、半導体装置の動作条件は低電圧（０．７２Ｖ）および低温（−４０℃）になる。

図９に示すように、上記の遅延線３２を用いずに多数のデータバッファを直列接続することによって遅延回路を構成した場合には、ＰＶＴ条件をＭＡＸ条件からＭＩＮ条件に変更してもデータホールド時間（クロックパスの遅延時間とデータパスの遅延時間の差）は８８％までしか減少しない。これに対して、本実施形態の遅延線３２を用いることによって、ＰＶＴ条件をＭＡＸ条件からＭＩＮ条件に変更した場合にデータホール時間は５４％まで減少する。

以上のように、本実施形態の半導体装置によれば、従来技術においてデータバッファを多数用いることによって増大させていたデータパスの遅延時間を、データバッファの代わりに遅延線３２を設けることによって（すなわち、データパスの配線を長くすることによって）遅延時間を増大させる。これによって、ＰＶＴ条件がＭＩＮ条件の場合にも、データパスの遅延時間は大きく減少することはないので、クロックパスの配線遅延と相殺させることができる。この結果、データホールド時間を短くすることができる。

さらに、多数のデータバッファを直列に接続することによって遅延回路を構成する場合に比べて、上記の遅延線３２を用いることによってデータバッファの数を削減することができるので、回路面積の削減効果がある。特に、本実施の形態では、フィンＦＥＴに用いるゲート電極と同じ配線層のゲート配線Ｇを遅延線３２に用いることによって、さらに面積削減を実現している。

＜第２の実施形態＞
図１１は、第２の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。図１１のメモリ回路３における入出力回路１１は、クロック信号ＣＬＫの伝送用のクロックパス２５の途中に、リピーターバッファ２１を挿入した点で図２の入出力回路１１と異なる。具体的に図１１では、データ信号Ｄ［６３］用のフリップフロップ３４［６３］とデータ信号Ｄ［６４］用のフリップフロップ３４［６４］との間にリピーターバッファ２１が設けられている。リピーターバッファ２１によってクロックバッファ２０によって整形されたクロック信号ＣＬＫがさらに整形される。図１１のその他の点は図２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

リピーターバッファ２１を設けることによって、クロックバッファ２０によって駆動すべきフリップフロップ３４の数は半減するとともに、クロックパス２５の配線長も半分になる。残りの半分のフリップフロップ３４と半分のクロックパス２５とは、リピーターバッファ２１によって駆動される。したがって、リピーターバッファ２１のゲート遅延が増加したとしても、それ以上に配線遅延およびトランジスタのゲートによる寄生容量を減らすことができるので、クロック信号の伝送経路全体での遅延時間をより減少させることができる。

前述の式（２）において、クロックパスの遅延時間ＤＬＹ（ＣＬＫ；ｗｉｒｅ）を減少させることによって、ＰＶＴ条件がＭＩＮ条件のときにデータホールド時間をより短くすることができる。さらに、クロックパスの遅延時間を短くすると、それに応じて遅延線３２によるデータパスの遅延時間を短くすることができるので、各遅延線３２の面積をより削減することができる。

＜第３の実施形態＞
図１２は、第３の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。図１２のメモリ回路３における入出力回路１１は、クロックパス２５がツリー状に構成されている点で図２の入出力回路１１と異なる。すなわち、第３の実施形態の場合には、クロック信号ＣＬＫはツリー状の信号経路を通って複数のフリップフロップ３４［０］〜３４［１２７］に入力される。クロック信号ＣＬＫの分岐点にはリピーターバッファが設けられる。

具体的に図１２の場合、クロックパスは２つに分岐される。一方のクロックパスはリピーターバッファ２２を介してフリップフロップ３４［０］〜３４［６３］の各クロック入力ノードに接続される。他方のクロックパスは、リピーターバッファ２２を介してフリップフロップ３４［６４］〜３４［１２７］の各クロック入力ノードに接続される。図１２のその他の点は図２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

リピーターバッファ２２，２３を設けることによって、第２の実施形態の場合と同様に、クロック信号の伝送経路全体の遅延時間を減少させることができる。したがって、ＰＶＴ条件がＭＩＮ条件のときにデータホールド時間をより短くすることができる。クロックパスの遅延時間を短くすると、それに応じて遅延線３２によるデータパスの遅延時間を短くすることができるので、各遅延線３２の面積を削減することができる。

さらに、クロックパスをツリー状に構成することによって、クロックバッファ２０から各フリップフロップ３４のクロック入力ノードに至るクロックパスの経路長を均等化することができる。したがって、フリップフロップ３４ごとのクロック信号の遅延時間を均一化できるので、データホールド時間を改善することができる。

＜第４の実施形態＞
図１３は、第４の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。図１３のメモリ回路３における入出力回路１１は、クロックバッファ２０のデータ出力ノードから各フリップフロップ３４のクロック入力ノードに至るクロック信号の経路長が長くなるほど、データ出力ノードに接続される遅延線３２の遅延時間を長くしている点で、図２の入出力回路１１と異なる。具体的に図１３の場合、データ信号Ｄ［１２７］用の遅延線３２［１２７］の遅延時間が最も長く、データ信号Ｄ［０］用の遅延線３２［０］の遅延時間が最も短い。遅延線３２の遅延時間は、遅延線の経路長を長くするほど、もしくは、接続される容量素子の数または容量値が増加するほど増加する。図１３のその他の点は図２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

各フリップフロップ３４に入力されるクロック信号の遅延時間は、クロックバッファ２０のクロック出力ノードからの経路長が長くなるほど増加する。したがって、クロック信号の遅延時間に応じて、データ信号の遅延時間を増加させることによって、データホールド時間をより短くすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ 半導体装置、２ ＣＰＵ、３ メモリ回路、４ インターフェース回路、５ 内部バス、１０ メモリセルアレイ、１１ 入出力回路、１２ ワード線ドライバ、１３ 制御回路、２０ クロックバッファ、２１，２２，２３ リピーターバッファ、２５ クロックパス、３１，３３ データバッファ、３２ 遅延線、３４ フリップフロップ、ＣＬＫ クロック信号、Ｄ データ信号、Ｄｉｎ フリップフロップのデータ入力ノード、Ｆ１〜Ｆ１４ フィン配線、Ｇ１〜Ｇ１２ ゲート配線、ＧＩ ゲート絶縁膜、ＩＮＶ１，ＩＮＶ２ インバータ、ＩＳＯ 素子分離膜、ＬＡ１〜ＬＡ９ ローカル配線（Ｙ方向に延在）、ＬＢ１〜ＬＢ９ ローカル配線（Ｘ方向に延在）、Ｎｏｕｔ１ データバッファのデータ出力ノード、ＮＷ１，ＮＷ２ Ｎ型ウェル、ＳＵＢ Ｐ型半導体基板、Ｔ１，Ｔ２ 容量素子、ＶＤＤ 電源電位、ＶＳＳ 接地電位。

Claims (18)

1. データ信号を受けるための第１データ入力ノードと、クロック信号を受け取るためのクロック入力ノードとを有し、かつ前記クロック信号の遷移に応じて前記データ信号を格納する論理回路と、
   前記データ信号を出力するために、前記論理回路の前記第１データ入力ノードに接続された第１データ出力ノードを有する第１データバッファと、
   を備え、
   前記論理回路は、フィン型電界効果トランジスタで構成された第１トランジスタを含み、
   前記第１トランジスタは、前記第１データ入力ノードのための第１ゲート配線の一部で構成されたゲート電極を有し、
   前記第１ゲート配線は、半導体基板の第１突出部上に形成され、
   平面視において、前記第１突出部は第１方向に沿って延在し、前記第１ゲート配線は前記第１方向と直交する第２方向に沿って延在し、
   前記第１データバッファは、フィン型電界効果トランジスタで構成された第２トランジスタを含み、
   前記第２トランジスタは、前記第１データ出力ノードのための第１ローカル配線の一部で構成されたドレイン電極を有し、
   前記第１ローカル配線は、前記半導体基板の第２突出部上に形成され、
   平面視において、前記第２突出部は前記第１方向に沿って延在し、前記第１ローカル配線は前記第２方向に沿って延在し、
   前記第１データ出力ノードから前記第１データ入力ノードに至る前記データ信号の経路は、前記第１ゲート配線及び前記第１ローカル配線と同層に配置された複数の配線で構成され、
   平面視において、前記経路の長さは、前記第１ローカル配線から前記第１ゲート配線までの前記第１方向に沿った距離よりも長い、半導体装置。
2. 前記複数の配線は、前記第２方向に沿って延在する第１及び第２配線と、前記第１方向に沿って延在する第３配線を有する、請求項１に記載の半導体装置。
3. 前記第１配線は、前記第３配線を介して前記第２配線と接続され、
   前記第３配線は、前記第１及び第２配線上に配置されている、請求項２に記載の半導体装置。
4. 容量素子が、前記複数の配線に接続されている、請求項１に記載の半導体装置。
5. 前記複数の配線は、前記半導体基板の第３突出部上に形成された第２ゲート配線を有し、
   前記容量素子は、前記第２ゲート配線の一部で構成されたゲート電極と、第２ローカル配線の一部で構成されたソース電極又はドレイン電極とを有し、
   前記第２ゲート配線と前記第２ローカル配線は、前記第２方向に沿って延在している、請求項４に記載の半導体装置。
6. 前記第２ローカル配線は、前記第２ゲート配線の隣に配置され、かつ接地電圧を供給する、請求項５に記載の半導体装置。
7. 前記半導体装置は、更に、前記第１データ出力ノードに接続された第２データ入力ノードと、前記第１データ入力ノードに接続された第２データ出力ノードとを有する第２データバッファを備え、
   前記複数の配線は、前記第２データ入力ノードと前記第１データ出力ノードとの間に配置され、
   前記第２データバッファは、フィン型電界効果トランジスタで構成された第３トランジスタを含み、
   前記第３トランジスタは、前記第２データ入力ノードのための第２ゲート配線の一部で構成されたゲート電極と、前記第２データ出力ノードのための第２ローカル配線の一部で構成されたドレイン電極とを有し、
   前記第２ゲート配線及び前記第２ローカル配線は、前記半導体基板の第３突出部上に形成され、
   平面視において、前記第２ゲート配線及び前記第２ローカル配線は前記第２方向に沿って延在している、請求項１に記載の半導体装置。
8. 前記論理回路は、Ｄ型フリップフロップ又はＤ型ラッチ回路を含む、請求項１に記載の半導体装置。
9. 前記半導体装置は、更にメモリアレイを備え、
   前記メモリアレイは、複数のメモリセルを有し、
   前記複数のメモリセルは、ビット線とワード線に接続され、
   前記論理回路は、前記第１データ入力ノードを介してデータ信号を受け取り、かつ前記クロック入力ノードを介して前記クロック信号を受け取り、更に前記データ信号を前記ビット線へ供給する、請求項１に記載の半導体装置。
10. データ信号を受けるための第１データ入力ノードと、クロック信号を受け取るためのクロック入力ノードとを有し、かつ前記クロック信号の遷移に応じて前記データ信号を格納する論理回路と、
    前記データ信号を出力するために、前記論理回路の前記第１データ入力ノードに接続された第１データ出力ノードを有する第１データバッファと、
    を備え、
    前記論理回路は、前記第１データ入力ノードのためのゲート電極を有する、フィン型電界効果トランジスタで構成された第１トランジスタを含み、
    前記第１データバッファは、前記第１データ出力ノードのためのドレイン電極を有する第２トランジスタを含み、
    前記第１データ出力ノードから前記第１データ入力ノードに至る前記データ信号の経路は、複数の配線で構成され、
    前記第１トランジスタの前記ゲート電極は、第１ゲート配線の一部で構成され、
    前記第２トランジスタの前記ドレイン電極は、第１ローカル配線の一部で構成され、
    平面視において、前記複数の配線によって前記データ信号の経路はミアンダ形状であり、
    平面視において、前記データ信号の前記経路の長さは、前記第１ローカル配線から前記第１ゲート配線までの第１方向に沿った距離よりも長く、
    前記第１方向は、前記第１ゲート配線の延在方向および前記第１ローカル配線の延在方向の両方に直交する方向である、半導体装置。
11. 前記複数の配線の１つは、前記ゲート電極及び前記ドレイン電極と同層に配置されている、請求項１０に記載の半導体装置。
12. 前記第１及び第２トランジスタの各々は、フィン型電界効果トランジスタである、請求項１１に記載の半導体装置。
13. 前記第１ゲート配線は、半導体基板の第１突出部上に形成され、
    平面視において、前記第１突出部は前記第１方向に沿って延在し、前記第１ゲート配線は前記第１方向と直交する第２方向に沿って延在し、
    前記第１ローカル配線は、前記半導体基板の第２突出部上に形成され、
    平面視において、前記第２突出部は前記第１方向に沿って延在し、前記第１ローカル配線は前記第２方向に沿って延在する、請求項１２に記載の半導体装置。
14. 前記複数の配線は、前記第２方向に沿って延在する第１及び第２配線と、前記第１方向に沿って延在する第３配線とを有し、
    前記第１配線は、前記第３配線を介して前記第２配線と接続され、
    前記第３配線は、前記第１及び第２配線上に配置されている、請求項１３に記載の半導体装置。
15. 容量素子が、前記複数の配線に接続されている、請求項１０に記載の半導体装置。
16. 前記半導体装置は、更に、前記第１データ出力ノードに接続された第２データ入力ノードと、前記第１データ入力ノードに接続された第２データ出力ノードとを有する第２データバッファを備え、
    前記複数の配線は、前記第２データ入力ノードと前記第１データ出力ノードとの間に配置される、請求項１０に記載の半導体装置。
17. 前記論理回路は、Ｄ型フリップフロップ又はＤ型ラッチ回路を含む、請求項１０に記載の半導体装置。
18. 前記半導体装置は、更にメモリアレイを備え、
    前記メモリアレイは、複数のメモリセルを有し、
    前記複数のメモリセルは、ビット線とワード線に接続され、
    前記論理回路は、前記第１データ入力ノードを介してデータ信号を受け取り、かつ前記クロック入力ノードを介して前記クロック信号を受け取り、更に前記データ信号を前記ビット線へ供給する、請求項１０に記載の半導体装置。

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