JP4465743B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SRAM(Static Random Access Memory ;スタティック・ランダム・アクセス・メモリ)構成の半導体記憶装置に係り、特に、各メモリセルにおいて、2つのトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置され、かつ、電源電位供給線と基準電位供給線とがビット線の延在方向に並行に配置された構成を有する半導体記憶装置に関する。
【0002】
【従来の技術】
SRAMは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通/非導通が制御されフリップフロップの2つの記憶ノードそれぞれをビット線に接続するか否かを決める2つのトランジスタ(ワードトランジスタ)とから構成されている。このSRAMは、フリップフロップの負荷素子の違いにより、MOSトランジスタ負荷型と高抵抗負荷型との2種類に大別できる。このうちMOSトランジスタ負荷型のSRAMでは、フリップフロップが、駆動トランジスタとして機能する2つのnチャネル型のMOSトランジスタ(以下、nMOSトランジスタという)、および負荷トランジスタとして作用する2つのpチャネル型のMOSトランジスタ(以下、pMOSトランジスタという)により構成されている。ここで、一方のnMOSトランジスタと一方のpMOSトランジスタとにより1つのCMOSインバータが構成され、他方のnMOSトランジスタと他方のpMOSトランジスタとによりもう1つのCMOSインバータが構成され、これら2つのCMOSインバータがクロス接続されてフリップフロップが形成されている。
【0003】
このようなSRAMは、メモリセルがDRAM(Random Access Memory)のような電荷保持型ではなく、フリップフロップによる電流駆動型であるので、高速アクセスが可能であるが、マイクロプロセッサの高速化に伴い、更なる高速化が要求されている。
【0004】
従来、この種のSRAMセルの配線構造は、一般に、シリコン等の半導体基板の上に、ゲート電極となるポリシリコン層が形成され、このポリシリコン層上に第1の金属配線層としてのノード配線、第2の金属配線層としてのワード配線、第3の金属配線層としての電源電位供給線(電源線)および基準電位供給線(接地線)、第4の金属配線層としてのビット線、第5の金属配線層としてのメインワード線が、この順に積層された構成を有している。メインワード線は、所定のワード線ドライバに共通の駆動信号を入力するためのものであり、上からみると、最上層側に、このメインワード線が形成され、このメインワード線と、電源および接地配線との間にビット線が形成された構成となっている。
【0005】
ところで、このようなSRAMセルにおいては、一般に、ビット線およびメインワード線においてそれぞれ信号の遅延が生ずる。このようなビット線における遅延(以下,ビット線遅延という)やメインワード線における遅延(以下,メインワード線遅延という)が生ずる主な原因の1つは、ビット線およびメインワード線をプルアップまたはプルダウンする際に当該配線の寄生容量まで充電する必要があるためであり、この配線遅延の大きさは、その配線寄生容量の大きさにほぼ比例している。ここで、上述のような構成のセルにおいては、ビット線には、その上層のメインワード線および下層の電源線および接地線の両方に対して寄生容量が生じる。これに対して、メインワード線には、下層のビット線との間に寄生容量が生じるが、上層の配線がないため、寄生容量はビット線のそれに比べて小さくなる。従って、このようなビット線遅延とメインワード線遅延とを比較した場合、4:1から10:1程度の差でビット線遅延の方がメインワード線遅延より大きくなっている。
【0006】
このようなビット線遅延を低減させるためには、メインワード線をビット線の下層に形成することが望ましいが、このような構成とした場合には、メインワード線はビット線に対するコンタクト(ビット線コンタクト)を避けて配線する必要がある。
【0007】
図18(A)〜(B)は従来のSRAMのレイアウトを各工程毎に表したものである。このSRAMでは、図18(A)に示したように、2個のビット線コンタクト201a,201bが長方形のメモリセル200の一辺に形成されている。メモリセル200の他の辺には電源線コンタクト202aおよび接地線コンタクト202bが形成されている。隣接する2つのメモリセル200は、ビット線コンタクト201a,201bが形成された辺に対向する辺を境にして、鏡面対称となるように配置されている。ビット線コンタクト201a,201bは、ビット線方向には2列(ロウ)に1個ずつ並んでいる。従って、このSRAMでは、ビット線コンタクト201a,201bを避けてメインワード線を配置するための十分なスペースがあった。図18(B)はビット線接続配線203a,203bと共に直線形状のメインワード線204を形成した状態、続いて図18(C)はメインワード線204の上層にビット線205a,205bをビット線接続配線203a,203bに接続されるように形成した状態をそれぞれ表している。すなわち、このようなメモリセル200では、メインワード線204を単なる直線形状とすることにより、十分大きな幅を確保でき、結果として十分低い抵抗を得ることができる。
【0008】
ところで、ビット線を短くし、その容量および抵抗を低減することによりアクセス速度を向上させることができるSRAMとして、例えば図19に示したようなレイアウトのものがある。
【0009】
このSRAMは、スプリットワード線型のものであり、各メモリセル300が、駆動トランジスタとしてのnチャネルMOSトランジスタが形成される2つのp型能動領域301a,301bおよび負荷トランジスタとしてのpチャネルMOSトランジスタが形成される2つのn型能動領域302a,302bを有している。2つのp型能動領域301a,301bは、それぞれ段差306を有し、図において上下に平行に配置されている。一方のp型能動領域301aでは、その段差306を挟んで両側に駆動トランジスタQn1とワードトランジスタQn3とが形成されている。他方のp型能動領域301bでは、その段差306を挟んで両側にワードトランジスタQn4とワードトランジスタQn2とが形成されている。ワードトランジスタQn3のゲート電極を兼ねるワード線304a(WL1)がp型能動領域301aに、また、ワードトランジスタQn4のゲート電極を兼ねるワード線304b(WL2)がp型能動領域301bに対してそれぞれ直交するように配線されている。これに対して、駆動トランジスタQn1のゲート電極を兼用する共通ゲート線305a(GL1)がp型能動領域301aに対して図の縦方向に直交し、また、同様な方向に、駆動トランジスタQn2のゲート電極を兼用する共通ゲート線305b(GL2)がp型能動領域301bに対して直交している。なお、これら共通ゲート線305a,305bおよびワード線305a,305bは共に不純物を含む第1層目のポリシリコン層により形成されている。
【0010】
共通ゲート線305aはn型能動領域302aに対しても直交している。同様に、共通ゲート線305bはn型能動領域302bに対しても直交している。これにより、n型能動領域302a,302bにそれぞれpMOS(負荷トランジスタQp1又はQp2)が形成されている。負荷トランジスタQp1と駆動トランジスタQn1とにより第1のインバータが構成され、同様に、負荷トランジスタQp2と駆動トランジスタQn2とにより第2のインバータが構成されている。これら第1のインバータおよび第2のインバータによりフリップフロップが構成される。
【0011】
p型能動領域301a,301bそれぞれはビット線コンタクト307a,307bを介してビット線、また、接地線コンタクト308a,308bを介して接地線(共通電位供給線)Vssにそれぞれ電気的に接続されている。また、p型能動領域301aとn型能動領域302a、p型能動領域301bとn型能動領域302bとは、それぞれ図示しないコンタクトを介して互いに電気的に接続されている。n型能動領域302a,302bはそれぞれ電源線コンタクト309a,309bを介して電源電位供給線Vccに電気的に接続されている。
【0012】
このSRAMセルでは、nMOSトランジスタが形成されるnMOSトランジスタ形成領域(p型能動領域301a,301b)、およびpMOSトランジスタが形成されるpMOSトランジスタ形成領域(n型能動領域302a,302b)の各延在方向を、ビット線(図示せず)の延在方向(図19においては横方向)と同じとするものである。これによりビット線を短くし、その容量および抵抗を低減させることによりアクセス速度を向上させることができる。
【0013】
【発明が解決しようとする課題】
しかしながら、図19に示した従来のSRAMセルでは、ビット線コンタクト307a,307bは、ビット線方向には1列(ロウ)に1個ずつ互い違いに並んでおり、かつ、1列の幅Hが、従来のSRAMセルのレイアウトの約1/2と狭くなっている。そのため、前述のように、メインワード線をビット線の下層に形成しようとする場合、メインワード線を従来のように単なる直線形状とすると、十分大きな幅で十分低い抵抗とすることができないという問題があった。このため図19に示したようなレイアウトのSRAMでは、各セルにおいてビット線自体は短くなるものの、メインワード線との間に生じる配線寄生容量に起因したビット線遅延を低減させることが困難で、これが高速動作を妨げていた。
【0014】
本発明はかかる問題点に鑑みてなされたもので、その目的は、nMOSトランジスタ形成領域およびpMOSトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有するものにおいて、配線寄生容量に起因したビット線遅延を低減させることができ、高速動作を可能とする半導体記憶装置を提供することにある。
【0015】
【課題を解決するための手段】
本発明は、各メモリセルが、駆動トランジスタとしての第1および第2のnMOSトランジスタと、前記nMOSトランジスタのドレインと電源線との間にそれぞれ接続された負荷トランジスタとしての第1および第2のpMOSトランジスタとを含んで2つのインバータを構成し、前記2つのインバータの一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続され、かつ、第1および第2のnMOSトランジスタが形成されるnMOSトランジスタ形成領域および第1および第2のpMOSトランジスタが形成されるpMOSトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有し、メモリセルが列方向に複数個隣接して配列されてなる半導体記憶装置であって、所定のワード線ドライバに共通の駆動信号を入力するためのメインワード線を有し、前記メインワード線が、前記ビット線の下層に形成されると共に、前記ビット線と下層のトランジスタ領域とを電気的に接続するためのビット線コンタクトを避けて配線されており、前記メインワード線は、前記メモリセルの3列を1組とした各組ごとに1本の割合で繰り返し配列されると共に、前記3列のメモリセルのうち隣り合う2つのセルに跨がって配置された第1直線部分と、当該組の他の隣り合う2つのセルに跨がって配置された第2直線部分と、前記ビット線コンタクトを間にして、前記第1直線部分下の1つのメモリセルと当該組に隣り合う組の最も近いメモリセルとに跨がって配置された第3直線部分と、前記第1直線部分から前記第2直線部分および前記第3直線部分にかけてY字形状に分岐した部分とを有し、前記列方向に対して直交する方向に延在した構成を有する。
【0016】
本発明による半導体記憶装置では、メインワード線がビット線コンタクトの領域を避けるように形成されているので、メインワード線をビット線の下層に形成することができると共に、ビット線において、メインワード線との間の配線寄生容量による遅延(ビット線遅延)がなくなり、メモリ高速動作が可能となる。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0018】
まず、図2を参照して本発明の一実施の形態に係るpMOS負荷型SRAMセルの回路構成について説明する。
【0019】
このpMOS負荷型SRAMセルは、nチャネル型のMOSトランジスタ(以下、nMOSという)Qn1,Qn2、pチャネル型のMOSトランジスタ(以下、pMOSという)Qp1,Qp2を備えている。nMOSQn1,Qn2はそれぞれ駆動トランジスタ、pMOSQp1,Qp2はそれぞれ負荷トランジスタとして作用するものである。これらpMOSQp1,Qp2およびnMOSQn1,Qn2によって、入力端が互いに交叉して一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続された、2つのインバータ(フリップフロップ)が構成されている。
【0020】
また、nMOSQn3とQn4は、ワード線WL1,WL2の印加電圧に応じて各インバータの接続点(記憶ノードND1,ND2)をビット線BL1,BL2に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【0021】
このpMOS負荷型のSRAMセルでは、片側のビット線BL1を高電位にするようにして、ワードトランジスタQn3,Qn4のゲートにワード線WL1,WL2を介して所定電圧を印加することで両トランジスタQn3,Qn4をオンさせ、記憶ノードND1,ND2に電荷を蓄積する。片側の記憶ノードが「H(ハイ)」になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが「L(ロー)」になるように、駆動トランジスタQn1,Qn2および負荷トランジスタQp1,Qp2が動作する。たとえば、記憶ノードND1が「H」,記憶ノードND2が「L」の場合は、トランジスタQn2とQp1がオン状態、トランジスタQn1とQp2がオフ状態をとり、記憶ノードND1が電源電圧Vccの供給線から電荷の供給を受け、記憶ノードND2が接地電位に保持され続ける。逆に、ビット線BL1電位が「L」のときワードトランジスタQn3がオンすることによって記憶ノードND1が強制的に”L”に移行するか、ビット線BL2電位が「H」のときにワードトランジスタQn4がオンすることによって記憶ノードND2が強制的に「H」に移行すると、トランジスタQn1,Qn2,Qp1,Qp2が全て反転し、記憶ノードND2が電源電圧Vccの供給線から電荷の供給を受け、記憶ノードND1が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードND1,ND2に保持し、その電位が「L」であるか「H」であるかを、それぞれ「0」と「1」のデータに対応させて、このデータをセル内の6つのトランジスタで記憶させることができる。
【0022】
図3は、上記6トランジスタ型SRAMセルの基本パターンの構成を表すものである。このSRAMは、スプリットワード線型のものであり、各メモリセル11が、駆動トランジスタとしてのnチャネルMOSトランジスタが形成される2つのp型能動領域13a,13bおよび負荷トランジスタとしてのpチャネルMOSトランジスタが形成される2つのn型能動領域14a,14bを有している。2つのp型能動領域13a,13bは、それぞれ段差15を有し、図において上下に平行に配置されている。一方のp型能動領域13aでは、その段差15を挟んで両側に図2に示した駆動トランジスタQn1とワードトランジスタQn3とが形成されている。他方のp型能動領域13bでは、その段差15を挟んで両側に図2に示したワードトランジスタQn4とワードトランジスタQn2とが形成されている。ワードトランジスタQn3のゲート電極を兼ねるワード線21a(WL1)がp型能動領域13aに、また、ワードトランジスタQn4のゲート電極を兼ねるワード線21b(WL2)がp型能動領域13bに対してそれぞれ直交するように配線されている。これに対して、図2に示した駆動トランジスタQn1のゲート電極を兼用する共通ゲート線22a(GL1)がp型能動領域13aに対して図の縦方向に直交し、また、同様な方向に、図2に示した駆動トランジスタQn2のゲート電極を兼用する共通ゲート線22b(GL2)がp型能動領域13bに対して直交している。なお、これら共通ゲート線22a,22bおよびワード線21a,21bは共に不純物を含む第1層目のポリシリコン層により形成されている。
【0023】
共通ゲート線22aはn型能動領域14aに対しても直交している。同様に、共通ゲート線22bはn型能動領域14bに対しても直交している。これにより、n型能動領域14a,14bにそれぞれ図2に示したpMOS(負荷トランジスタQp1又はQp2)が形成されている。負荷トランジスタQp1と駆動トランジスタQn1とにより第1のインバータが構成され、同様に、負荷トランジスタQp2と駆動トランジスタQn2とにより第2のインバータが構成されている。これら第1のインバータおよび第2のインバータによりフリップフロップが構成される。
【0024】
本実施の形態のSRAMは、上述のような基本パターンのメモリセルにおいて、メインワード線をビット線の下層に形成すると共に、図1に示したように、メインワード線をビット線コンタクトを避けて配線するように構成したものである。
【0025】
すなわち、本実施の形態では、図1に破線で区分したような長方形形状のSRAMセル11が複数隣接して配設され、これらSRAMセルアレイを横切るように、図3に示したp型能動領域13a,13bそれぞれに対向して接地線(Vss線)92a,92bが、また、n型能動領域14a,14bに対向して電源線(VDD線)91がそれぞれ配線されている。メインワード線112Aは、1列(ロウ)置きに、電源線91および接地線92a,92bの延在方向に対して直交する方向に配線されており、これらメインワード線112A上にビット線(図示せず)が電源線91および接地線92a,92bの延在方向に対して平行に配線される。ビット線に接続されるビット線コンタクト121は、メモリセル11の対向する両辺の異なる位置に、つまり、アレイ方向に互い違いになるように設けられ、メインワード線112Aはこれらビット線コンタクト121を避けるようにセルの2列に1本の割合で、かつ2列に接する1列に跨がるような形状となっている。
【0026】
このように本実施の形態では、メインワード線112Aの平面パターンを折曲パターンとし、ビット線コンタクト接続配線111およびビット線コンタクト121を避けるように形成することによって、メインワード線112Aをビット線131a,131bの下層に容易に形成することができる。従って、ビット線131a,131bにおいて、メインワード線112Aとの間の配線寄生容量による遅延(ビット線遅延)がなくなり、メモリ動作の遅延時間を低減させることができる。
【0027】
次に、図3ないし図13を参照して上記SRAMの製造過程を説明する。
【0028】
本実施の形態では、まず、図3に示したように、各メモリセル11において、p型ウェル領域とn型ウェル領域(図示せず)が形成されたシリコンウェハ等の半導体基板の表面側に、例えばLOCOS,トレンチ等の素子分離領域12を形成する。これにより素子分離領域12が形成されていないp型ウェル領域の表面領域が、n型MOSのチャネルが形成されるp型能動領域13a,13bとなり、素子分離領域12が形成されていないn型ウェル領域の表面領域が、pMOSのチャネルが形成されるn型能動領域14a,14bとなる。この2組の能動領域13a,13b、14a,14bがそれぞれ矩形パターンを有し、互いに平行に形成される。
【0029】
次に、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜,第1層目のポリシリコン層又はポリサイド層(以下、「1PS」という),オフセット絶縁膜を順次成膜する。1PSは、例えばポリシリコン膜とWSix(タングステンシリサイド)膜からなり、ゲート酸化膜およびオフセット絶縁膜は酸化シリコンにより形成される。また、ポリシリコン膜とWSix膜の膜厚は、例えば共に70nm程度、オフセット絶縁膜の膜厚は200nm程度とする。ポリシリコン膜は、その成膜時または成膜後に不純物を導入して導電化される。
【0030】
続いて、ゲート電極パターンを用いて、上述のオフセット絶縁膜,WSix膜,ポリシリコン膜およびゲート酸化膜を連続して加工する。これにより、ワードトランジスタQn3またはQn4のゲート電極をそれぞれ兼用する2本のワード線21a,21b(WL1,WL2)、駆動トランジスタQn1と負荷トランジスタQp1のゲート電極を兼用する共通ゲート線22a(GL1),および駆動トランジスタQn2と負荷トランジスタQp2のゲート電極を兼用する共通ゲート線22b(GL2)が同時に形成される。
【0031】
2本のワード線21a,21bはそれぞれp型能動領域13a,13bの両端付近で直交し、互いに平行になるように形成される。また、共通ゲート線22a,22bはワード線21a,21b間において、p型能動領域13a,13b,n型能動領域14a,14bの双方に対し直交し、ワード線21a,21bと共に等間隔となるように互いに平行に配線される。ワード線21a,21bおよび共通ゲート線22a,22bはそれぞれ矩形状にパターニングされる。
【0032】
次に、公知のトランジスタ形成プロセスにより、各トランジスタのソースおよびドレインとなる不純物領域を形成する。これにより、ビット線が接続される拡散層領域31a,31bと、接地線が接続される拡散層領域32と、電源線Vccが接続される拡散層領域33と、n型記憶ノードとなる拡散層領域34a,34bと、p型記憶ノードとなる拡散層領域35a,35bとが形成される。これにより、p型能動領域13a,13bに、ワードトランジスタQn3,駆動トランジスタQn1,駆動トランジスタQn2およびワードトランジスタQn4が直列接続した状態で同時に形成され、また、n型能動領域14a,14bには負荷トランジスタQp1,Qp2が直列接続した状態で同時に形成される。次いで、第1の層間絶縁膜(図示せず)を全面に成膜し、必要に応じて表面を平坦化する。
【0033】
次に、図4に示したように、ビット線が接続される拡散層領域31a,31bに、隣接するメモリセル同士で共有する形で、ビット線コンタクト41a,41bを形成する。更に、接地線が接続される拡散層領域32に接地線コンタクト42を、電源線が接続される拡散層領域33に電源線コンタクト43を、n型記憶ノードとなる拡散層領域34a,34bにn型記憶ノードコンタクト44a,44bを、p型記憶ノードとなる拡散層領域35a,35bにp型記憶ノードコンタクト45a,45bをそれぞれ形成する。
【0034】
なお、これらコンタクト41a,41b,〜45a,45bは、従来の整合コンタクト(Aligned Contact)または自己整合コンタクト(Self Aligned Contact) 法により形成する。何れのコンタクトの形成工程においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに第1の層間絶縁膜の異方性エッチングを行う。
【0035】
更に、共通ゲート線22a,22b上に、n型記憶ノード34a,34b、および、p型記憶ノード35a,35bと接続するためのゲート電極コンタクト46a,46bを形成する。また、ワードトランジスタのゲート電極21a,21b上に、上層のワード線21a,21bと接続するためのワード線コンタクト47a,47bを形成する。コンタクト46a,46b、47a,47bは、そのコンタクトの底面の全面、若しくはコンタクトの底面の一部が、共通ゲート線22a,22bおよびワード線21a,21bの各上面と接続するように形成する。後者の場合、コンタクトの底面の一部が素子分離領域上に開孔されているため、コンタクトの底面が、素子分離絶縁膜の膜中となるように、コンタクトの開孔の絶縁膜をエッチングを行う。
【0036】
次に、図5に示したように、第1の層間絶縁膜(図示せず)上に、n型記憶ノードコンタクト44aとp型記憶ノードコンタクト45aとゲート電極コンタクト56bとを接続するためのノード配線51a、およびn型記憶ノードコンタクト44bとp型記憶ノードコンタクト44aとゲート電極コンタクト56aとを接続するためのノード配線51bをそれぞれ形成する。
【0037】
また、ビット線コンタクト41a,41bに接続されるビット線接続配線52a,52bを形成すると共に、上記ワード線コンタクト47a,47bに接続されるワード線接続配線53a,53bを形成する。更に、上記接地線コンタクト42および電源線コンタクト43に接続される接地線54および電源線55を形成する。これらノード配線51a,51b等は、例えば、膜厚50〜200nm程度のTi(チタン)若しくは類似の金属を用い、従来の半導体配線プロセスにて形成する。
【0038】
次に、図6に示したように、上述の第1の層間絶縁膜(図示せず)および配線51a,51b〜55上に第2の層間絶縁膜(図示せず)を形成する。続いて、ビット線接続配線52a,52b上にビット線コンタクト61a,61bを形成すると共に、ワード線接続配線53a,53b上にワード線コンタクト62a,62bを形成する。また、接地線54上に接地線コンタクト63、また、電源線55上に電源線コンタクト64をそれぞれ形成する。
【0039】
次に、図7に示したように、ビット線コンタクト61a,61bに接続されるビット線接続配線71a,71bを形成し、更に、ワード線コンタクト62a,62bに接続されるワード線接続配線72a,72bを形成する。また、接地線コンタクト63に接続される接地線接続配線73、電源線コンタクト64に接続される電源線接続配線74をそれぞれ形成する。
【0040】
次に、図8に示したように、ビット線接続配線71a,71b、ワード線接続配線72a,72b、接地線接続配線73および電源線接続配線74上に、第3の層間絶縁膜(図示せず)を形成した後、この層間絶縁膜に、ビット線接続配線71a,71bに対応してビット線コンタクト81a,81b、接地線接続配線73に対応して接地線コンタクト82、電源線接続配線74に対応して電源線コンタクト83をそれぞれ形成する。
【0041】
次に、図9に示したように、電源線(VDD線)91、接地線(Vss線)92a,92bおよびビットコンタクト接続配線93をそれぞれ形成する。
【0042】
次に、図10に示したように、電源線91,接地線92a,92bおよびビットコンタクト接続配線93上に、第4の層間絶縁膜(図示せず)を形成した後、この層間絶縁膜にビット線接続配線93に対応してビット線コンタクト101をそれぞれ形成する。
【0043】
次に、図11に示したように、ビット線コンタクト接続配線111を形成すると共にこれらビット線コンタクト接続配線111を避けてメインワード線112Aを形成する。このメインワード線112Aは、本実施の形態では、各メモリセルの2列に1本の割合で、かつ2列に接する他の1の列にまたがるように配置する。
【0044】
次に、図12に示したように、ビット線コンタクト接続配線111およびメインワード線112A上に、第5の層間絶縁膜(図示せず)を形成した後、この層間絶縁膜にビット線接続配線93に対応してビット線コンタクト121を形成する。
【0045】
次に、図13に示したように、ビット線コンタクト121に接続されるビット線131a,131b(BL1 ,BL2 )を形成する。なお、以上のコンタクトおよび配線は、従来の半導体コンタクト形成プロセスおよび配線形成プロセスにより形成することができる。最後に、特に図示しないが、必要な場合は更に上層の配線層を形成した後、オーバーコート膜の成膜およびパッド窓明け等の工程を経て、SRAMの接続プロセスが終了する。
【0046】
本実施の形態では、前述のように、メインワード線112Aをビット線コンタクト接続配線111およびビット線コンタクト121を避けるように形成したので、メインワード線112Aをビット線131a,131bの下層に形成することができ、配線寄生容量による遅延(ビット線遅延)がなくなる。
【0047】
図14(A),(B)は従来のSRAMセルと本発明のSRAMセルの動作遅延時間を比較した結果を表すものである。この結果より、メインワード線112Aをビット線131a,131bの下層に形成すると、ビット線131a,131bをメインワード線112Aの下層に形成した場合に比べて、SRAM動作遅延時間は、3.76nsecから3.30nsecへと、0.46nsec(12%)改善されることが分かる。
【0048】
以上実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく種々変形可能である。例えば、上記実施の形態では、メインワード線112Aを、各メモリセルの2列に1本の割合で配置するようにしたが、このメインワード線の配置は、図15または図16に示したような構成としてもよい。図15に示したSRAMセルでは、メインワード線112BがY字形状に形成されると共に、行方向に、各メモリセルの3列に1本の割合で繰り返して配置されている。一方、図16に示したSRAMセルでは、メインワード線112CがY字形状に形成されると共に、行方向に、各メモリセルの4列に1本の割合で繰り返して配置されている。なお、この図のメインワード線は、図15に示したメインワード線のパターンと、図11に示したメインワード線のパターンとを組み合わせて構成したものである。
【0049】
また、上記実施の形態では、メインワード線が形成される層においては、メインワード線のみを形成するようにしたが、メインワード線と共に、補助の電源線および補助の接地線のうちの少なくとも一方を並設し、これらの組を繰り返し形成するようにしてもよい。例えば、図17は、図16に示したメインワード線112Cと補助電源線(VDD)113を繰り返して形成したものである。これらの例においても、いずれも配線寄生容量による遅延(ビット線遅延)がなくなり、高速動作が可能になる。
【0050】
【発明の効果】
以上説明したように本発明の半導体記憶装置では、メインワード線をビット線コンタクトの領域を避けるようにしたので、メインワード線をビット線の下層に形成できると共に、ビット線において、メインワード線との間の配線寄生容量による遅延(ビット線遅延)がなくなり、メモリ高速動作が可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係るSRAMセルアレイの概略構成を説明するためのパターン図である。
【図2】図1に示したSRAMセルアレイにおけるセルの回路構成図である。
【図3】図1に示したSRAMセルアレイの製造工程を説明するためのパターン構成図である。
【図4】図3に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図5】図4に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図6】図5に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図7】図6に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図8】図7に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図9】図8に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図10】図9に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図11】図10に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図12】図11に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図13】図12に続くSRAMセルアレイの製造過程を説明するためのパターン構成図である。
【図14】従来のSRAMセルと本発明のSRAMセルの動作遅延時間を比較した結果を表す図である。
【図15】本発明の他の実施の形態に係るSRAMセルアレイの概略構成を説明するためのパターン図である。
【図16】本発明の更に他の実施の形態に係るSRAMセルアレイの概略構成を説明するためのパターン図である。
【図17】本発明の更に他の実施の形態に係るSRAMセルアレイの概略構成を説明するためのパターン図である。
【図18】従来のSRAMセルアレイの概略構成を説明するためのパターン図である。
【図19】従来の他のSRAMセルアレイの概略構成を説明するためのパターン図である。
【符号の説明】
11…SRAMセルアレイ、12…素子分離領域、13…p型トランジスタ形成領域、14…n型トランジスタ形成領域、21a,21b…ワード線(WL1,WL2)、22a,22b…共通ゲート線(GL1,GL2)、91…VDD線、92a,92b…VSS線、112A…メインワード線、121,121a,121b…ビット線コンタクト、131a,131b…ビット線
Claims (2)
- 各メモリセルが、駆動トランジスタとしての第1および第2のnMOSトランジスタと、前記nMOSトランジスタのドレインと電源線との間にそれぞれ接続された負荷トランジスタとしての第1および第2のpMOSトランジスタとを含んで2つのインバータを構成し、前記2つのインバータの一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続され、かつ、第1および第2のnMOSトランジスタが形成されるnMOSトランジスタ形成領域および前記第1および第2のpMOSトランジスタが形成されるpMOSトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有し、前記メモリセルが列方向に複数個隣接して配列されてなる半導体記憶装置であって、
所定のワード線ドライバに共通の駆動信号を入力するためのメインワード線を有し、前記メインワード線が、前記ビット線の下層に形成されると共に、前記ビット線と下層のトランジスタ領域とを電気的に接続するためのビット線コンタクトを避けて配線されており、
前記メインワード線は、前記メモリセルの3列を1組とした各組ごとに1本の割合で繰り返し配列されると共に、前記3列のメモリセルのうち隣り合う2つのセルに跨がって配置された第1直線部分と、当該組の他の隣り合う2つのセルに跨がって配置された第2直線部分と、前記ビット線コンタクトを間にして、前記第1直線部分下の1つのメモリセルと当該組に隣り合う組の最も近いメモリセルとに跨がって配置された第3直線部分と、前記第1直線部分から前記第2直線部分および前記第3直線部分にかけてY字形状に分岐した部分とを有し、前記列方向に対して直交する方向に延在する
半導体記憶装置。 - 前記隣り合う2つの組の間において、一方の組のメインワード線の第1直線部分、および他方の組のメインワード線の第2直線部分,第3直線部分がこの順に前記列方向に沿って配列されると共に、
一方の組のメインワード線の第2直線部分,第3直線部分、および他方の組のメインワード線の第1直線部分が前記列方向に沿って配列されている
請求項1記載の半導体記憶装置。
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