KR20010053852A - 반도체 디바이스 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 디바이스 및 그 제조방법을 개시한다. 개시된 본 발명은, 필드 산화막이 구축되어 N모스 액티브 영역 및 P모스 액티브 영역이 한정된 P타입 반도체 기판, 상기 N모스 액티브 영역 및 P모스 액티브 영역을 지나며, 저면에 게이트 산화막을 포함하는 폴리실리콘 라인으로, 상기 폴리실리콘 라인중 N모스 액티브 영역을 지나는 폴리실리콘 라인은 N모스의 게이트 전극이 되는 폴리실리콘 라인, 상기 P모스 액티브 영역내에 형성되는 N형의 불순물로 형성되는 게이트 영역, 상기 P모스 액티브 영역내의 게이트 영역 양측 폴리실리콘 라인에 형성되는 P형의 소오스, 드레인 영역, 및 상기 N모스의 게이트 전극 양측의 N모스 액티브 영역에 형성되는 N형의 소오스, 드레인 영역을 포함하며, 상기 P모스의 소오스(또는 드레인)는 N모스의 게이트 전극과 연결되는 것을 특징으로 한다.

Description

반도체 디바이스 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 셀 면적을 줄일 수 있는 반도체 디바이스 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라 디램(DRAM; Dynamic Random Access Memory)과 에스램(SRAM; Static Random Access Memory)으로 분류된다. 그중 에스램은 빠른 스피드로 동작하고, 저전력을 요하며, 단순한 동작 방식으로 구동된다. 또한 SRAM은 DRAM과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
일반적으로, SRAM 셀은 2개의 풀다운(pull-down) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up) 소자로 구성되고, 풀업 소자의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형으로 분류된다. 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET:이하 P모스)이 풀업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업소자로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다.
도 1은 일반적인 P모스를 풀업 소자로 사용하는 완전 CMOS 타입 SRAM 디바이스의 개략적인 회로도이다.
동 도면을 참조하여, P모스로 된 풀업 소자(P1,P2)와 N모스로 된 풀다운 소자(N1, N2)로 구성된 한쌍의 인버터가 크로스커플(cross-couple)되어 있다. 풀 다운 소자(N1, N2)의 드레인과 비트라인(BL) 또는 비트라인바(BL-1) 사이에는 워드 라인의 신호에 따라 선택적으로 동작하는 N모스로 된 억세스 소자(N3,N4)가 각각연결된다. 여기서, 미설명 부호 ND1은 억세스 소자(N3)와 풀업 소자(P1) 및 풀다운 소자(N1)가 공통으로 연결되는 제 1 공통 접속 노드이고, ND2은 억세스 소자(N4)와, 풀업 소자(P2) 및 풀다운 소자(N2)가 공통으로 연결되는 제 2 공통 접속 노드이다.
이러한 구성을 갖는 에스램 디바이스는 워드 라인(WL)에 "하이" 신호가 인가되고, 비트라인(BL)에 "하이" 신호가 인가되면, 억세스 소자(N3)가 턴온되어, 공통 접속 노드(ND1)는 "하이"를 나타낸다. 한편, 공통 접속 노드(ND2)는 비트라인바(BL-1)와 연결되어 있으므로, "로우" 신호를 나타내어 에스램 동작을 한다.
그러나, 상기한 완전 CMOS 타입의 에스램 소자는 P모스 트랜지스터와 N모스 트랜지스터가 동일 기판내에 집적되어야 한다. 이에따라, 반도체 기판내에 N모스 트랜지스터 및 P모스 트랜지스터를 형성하기 위한 P웰과 N웰을 동시에 형성되어야 한다. 이때, P웰과 N웰 사이에 접합 부위에서 기생 바이폴라 트랜지스터로 인한 펀치 스루 현상이 발생될 수 있어, 소정 거리만큼 이격시키는 것이 바람직하다. 그러나, 상기한 완전 CMOS 타입은 반도체 기판내에 P웰과 N웰을 동시에 형성해야 한다는 점과 P웰과 N웰의 사이를 이격시켜야 한다는 점에서 그 셀 면적이 증대된다.
이에, 종래의 다른 방법으로는 풀업 소자가 N모스 트랜지스터 상부에 형성되는 TFT형 에스램이 제안되었다. 그러나, 풀업소자를 TFT로 사용하는 기술은 셀 면적은 감소시킬 수 있었으나, 양측 인버터의 공통 접속 노드간의 전압차가 상기 완전 CMOS 타입보다 약 1.3 내지 1.4V 정도 작다. 이에따라, 저전압 구동 제품에 사용하기 어렵다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, N웰의 요구없이, P모스를 N모스가 형성되는 반도체 기판에 형성하여, 셀 면적을 줄일 수 있는 반도체 디바이스를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 디바이스의 제조방법을 제공하는 것이다.
도 1은 일반적인 완전 CMOS 타입 SRAM 디바이스의 회로도.
도 2는 본 발명에 따른 반도체 디바이스의 평면도.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도.
도 4는 본 발명에 따른 반도체 디바이스의 회로도.
도 5는 도 4의 반도체 디바이스를 SRAM 디바이스에 적용한 회로도.
도 6은 도 4의 반도체 디바이스를 SRAM 디바이스에 적용한 평면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 영역 4 : 게이트 산화막
5 : 폴리실리콘 라인 5a : P모스 소오스 영역
5b : P모스 드레인 영역 5c : P모스 채널영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 필드 산화막이 구축되어 N모스 액티브 영역 및 P모스 액티브 영역이 한정된 P타입 반도체 기판; 상기 N모스 액티브 영역 및 P모스 액티브 영역을 지나며, 저면에 게이트 산화막을 포함하는 폴리실리콘 라인으로, 상기 폴리실리콘 라인중 N모스 액티브 영역을 지나는 폴리실리콘 라인은 N모스의 게이트 전극이 되는 폴리실리콘 라인; 상기 P모스 액티브 영역내에 형성되는 N형의 불순물로 형성되는 게이트 영역; 상기 P모스 액티브 영역내의 게이트 영역 양측 폴리실리콘 라인에 형성되는 P형의 소오스, 드레인 영역; 및 상기 N모스의 게이트 전극 양측의 N모스 액티브 영역에 형성되는 N형의 소오스, 드레인 영역을 포함하며, 상기 P모스의 소오스(또는 드레인)는 N모스의 게이트 전극과 연결되는 것을 특징으로 한다.
상기 P모스 게이트 영역과 대응하는 폴리실리콘 라인의 두께는, 상기 폴리실리콘 라인에 형성된 소오스, 드레인 사이에 채널이 형성될 수 있을 정도의 얇은 두께를 갖는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 의하면, P타입 반도체 기판을 제공하는 단계와, N모스 액티브 영역 및 P모스 액티브 영역이 한정되도록 반도체 기판상에 필드 산화막을 형성하는 단계와, 상기 P모스 액티브 영역의 소정 영역에 N타입 불순물을 주입하여, P모스 게이트 영역을 형성하는 단계와, 반도체 기판 표면에 게이트 산화막을 증착하는 단계와, 상기 게이트 산화막 상부에 폴리실리콘층을 형성한다음, 상기 N모스 액티브 영역 및 P모스 액티브 영역의 소정 부분을 지나도록 패터닝하여, 폴리실리콘 라인을 형성하는 단계와, 상기 P모스 액티브 영역과 대응되는 폴리실리콘 라인을 소정두께만큼 식각하는 단계와, 상기 P모스 액티브 영역을 지나는 폴리실리콘 라인 부분에 P형 불순물을 주입하여, P모스의 소오스, 드레인 영역을 형성하는 단계, 및 상기 폴리실리콘 라인 양측의 N모스 액티브 영역에 N형 불순물을 주입함과 동시에 폴리실리콘 라인에도 N형 불순물을 주입하여 N모스의 소오스, 드레인 영역 및 게이트 전극을 형성하는 단계를 포함한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2는 본 발명에 따른 반도체 디바이스의 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도이고, 도 4는 본 발명에 따른 반도체 디바이스의 회로도이다. 또한, 도 5는 도 4의 반도체 디바이스를 SRAM 디바이스에 적용한 회로도이고, 도 6은 도 4의 반도체 디바이스를 SRAM 디바이스에 적용한평면도이다.
먼저, 도 2를 참조하여, P형 반도체 기판(1)의 소정 부분에 필드 산화막(2)이 형성되어, N모스 액티브 영역(100a)과 P모스 액티브 영역(100b)이 한정된다. 여기서, N모스 액티브 영역(100a) 및 P모스 액티브 영역(100b)은 모두 P웰 영역, 즉 모두 P형의 불순물이 도핑되어 있다. 폴리실리콘 라인(5)은 액티브 영역(100a,100b)의 소정 부분을 지나도록 형성된다. 바람직하게는 N모스 액티브 영역(100a)의 게이트 라인 위치에 형성된다. 폴리실리콘 라인(5)의 저부에는 반도체 기판(1)과의 절연을 위하여 게이트 절연막(도시되지 않음)이 형성되어 있다. 여기서, N모스 액티브 영역(100a)을 지나는 폴리실리콘 라인(5n)은 N모스의 게이트 전극이 되고, P모스의 액티브 영역(100b)을 지나는 폴리실리콘 라인(5p)은 P모스의 접합 영역 및 채널층이 된다. 폴리실리콘 라인(5n) 양측 노출된 N모스 액티브 영역(100a)에는 고농도 n형의 불순물이 이온주입되어, 접합 영역이 형성되므로써, N모스 트랜지스터가 형성된다. 한편, P모스 액티브 영역(100b)의 전 영역에는 n형의 불순물이 이온주입되어, P모스 액티브 영역(100b)이 P모스의 게이트 영역이 되고, P모스 액티브 영역(100b)을 지나는 폴리실리콘 라인(5p)의 소정 부분, 즉, 액티브 영역(100b)을 중심으로 양측에 P형 불순물이 주입되어, 소오스, 드레인을 형성하므로써, P모스 트랜지스터가 형성된다. 이때, 폴리실리콘 라인(5)은 N모스 액티브 영역(100a) 및 P모스 액티브 영역(100b)을 동시에 지나므로, N모스의 게이트 전극과 P모스의 소오스(또는 드레인)이 콘택된다.
이를 단면을 통하여 보다 자세히 설명하면, 도 3에 도시된 바와 같이, P형의불순물을 포함하거나, 또는 반도체 기판(1) 상부에 필드 산화막(2)을 형성하여, N모스 및 P모스 액티브 영역(100a,100b)을 한정한다. 그 다음, P모스 액티브 영역(100b)의 게이트 예정 영역이 노출되도록 제 1 마스크 패턴(도시되지 않음)을 형성한다음, 노출된 P모스 액티브 영역(100b)에 N형 불순물을 이온 주입하여, P모스 트랜지스터의 게이트 전극(3)을 형성한다. 이때, 본 실시예에서 P모스의 게이트 전극(3)은 반도체 기판(1)내에 매몰된 형태이다. 그 다음, 제 1 마스크 패턴을 제거하고, 반도체 기판(1) 결과물 상부에 게이트 산화막(4)을 형성한다. 반도체 기판(1) 상부에 폴리실리콘층을 증착하고, 소정 형태로 패터닝하여, 폴리실리콘 라인(5)을 형성한다. 이어, P모스 액티브 영역(100b)에 대응되는 폴리실리콘 라인(5) 부분이 노출되도록 제 2 마스크 패턴(도시되지 않음)을 형성한다. 여기서, 노출된 영역은 P모스의 채널 예정 영역이 되므로, 상기 폴리실리콘 라인(5)이 채널층의 역할을 할수 있도록 소정 두께, 예를들어 약 700 내지 900Å 정도의 두께를 갖도록 소정 부분 식각된다. 그 다음, 제 2 마스크 패턴을 공지의 방법으로 제거하고, 다시 P모스 액티브 영역(100b)을 지나는 폴리실리콘 라인(5p)이 노출되도록 제 3 마스크 패턴(도시되지 않음)을 형성한다. 다음, 노출된 폴리실리콘 라인(5p)에 P형 불순물이 이온 주입되어, P모스의 소오스, 드레인 영역(5a,5b) 및 채널영역(5c)이 형성된다. 따라서, P모스가 완성된다. 이때, 본 발명의 P모스는 역베리드 타입으로, 게이트 전극(3)은 기판에 매몰된 상태이고, 기판 상부에 형성된 폴리실리콘 라인(5p)에 소오스, 드레인 영역(5a,5b) 및 채널 영역(5c)이 형성된다. 그후, 제 3 마스크 패턴을 제거한다음, P모스 영역이 차폐되도록 제 4 마스크 패턴(도시되지않음)을 형성한다. 다음, N모스 액티브 영역(100a)을 지나는 폴리실리콘 라인(5n) 즉, N형의 게이트 전극 양측의 N모스 액티브 영역에 저농도 N형 불순물을 주입한다. 그후, 게이트 전극(5n) 양측벽에 절연막 스페이서(도시되지 않음)를 형성한다음, 절연막 스페이서 양측의 액티브 영역에 N형의 고농도 불순물을 이온 주입하여, N모스의 소오스, 드레인 영역이 형성된다. 이때, N형의 고농도 불순물은 N모스의 게이트 전극에도 주입되어, 게이트 전극의 도전 특성을 향상시키게 된다. 그 다음, P모스 영역을 차폐하고 있던 제 4 마스크 패턴을 제거한다.
이와같은 본 발명은, N모스는 정상적인 경우로, 게이트 전극은 기판 상부에 형성되고, 접합 영역은 반도체 기판내에 형성된다. 한편, P모스의 경우, N모스와는 반대로, 게이트 전극은 반도체 기판내에 접합 영역의 형태로 형성하고, 기판상에 형성되는 폴리실리콘 라인에 소오스, 드레인 영역을 형성한다. 이에따라, N모스 및 P모스의 게이트 전극에 전압 인가시, N모스는 기판내에서 채널이 형성되고, P모스는 폴리실리콘층에서 채널이 형성된다. 따라서, 본 실시예에 의하면, N모스와 P모스를 동시에 하나의 기판에 형성하는데, P웰 및 N웰을 동시에 형성하지 않아도 된다. 따라서, 액티브 영역의 면적을 줄일 수 있다.
한편, 이와같이 형성된 N모스와 P모스는 도 4와 같은 등가회로로 나타내어진다. 도면을 참조하여, N모스(N)의 게이트 전극(g1)은 P모스(P)의 드레인(D2)과 접속된다.
따라서, N모스의 게이트와 P모스의 드레인이 접속되는 상기의 등가회로를, 풀업 트랜지스터와 풀다운 트랜지스터가 크로스커플된 에스램 회로에 적용하여, 에스램의 액티브 면적을 줄일 수 있다.
즉, 도 5를 참조하여, 본 발명에 따른 에스램 소자의 구성을 설명한다.
풀업 트랜지스터인 제 1 P모스(P1)의 드레인에 전원 전압(Vcc)이 인가되고, 소오스에는 풀다운 트랜지스터인 제 2 N모스(N2)의 게이트가 연결된다. 한편, 또 하나의 풀업 트랜지스터인 제 2 P모스(P2)의 드레인에도 역시 전원 전압(Vcc)이 인가되고, 소오스에는 풀다운 트랜지스터인 제 1 N모스(N1)의 게이트가 연결된다. 이때, 제 1 P모스(P1)의 드레인과 제 2 N모스의 게이트는, 종래와 달리, 게이트를 구성하는 폴리실리콘으로 연결된다. 마찬가지로, 제 2 P모스(P2)의 드레인과 제 1 N모스(N1)의 게이트도, 종래와 달리, 게이트 전극을 구성하는 폴리실리콘으로 연결된다.
또한, 제 1 P모스(P1)의 게이트와 제 1 N모스(N1)의 게이트는 전기적으로 연결됨과 동시에, 제 2 N모스(N2)의 드레인과도 접속된다. 제 2 P모스(P2)의 게이트 전극은 제 2 N모스(N2)의 게이트와 전기적으로 연결됨과 동시에, 제 1 N모스(N1)의 드레인과 접속된다. 이때, 제 1 P모스(P1)의 게이트와 제 1 N모스(N1)의 게이트 전극은, 종래에는 게이트를 형성하던 제 1 폴리실리콘으로 연결되었지만, 본 발명에서는 제 1 금속 배선으로 연결된다. 마찬가지로, 제 2 P모스(P2)의 게이트와 제 2 N모스(N2)의 게이트도, 종래에는 게이트를 형성하는 폴리실리콘으로 연결되었지만, 본 발명에서는 제 1 금속 배선으로 연결된다.
제 1 N모스(N1)의 드레인은, 워드 라인(WL)에 게이트가 접속되고, 비트 라인바(BL-1)에 드레인이 접속된 억세스 소자인 제 3 N모스(N3)의 소오스와 접속된다. 한편, 제 2 N모스(N2)의 드레인은, 워드 라인(WL)에 게이트가 접속되고, 비트 라인(BL)에 드레인이 접속된 억세스 소자인 제 4 N모스(N4)의 소오스와 접속된다. 여기서, 미설명 부호 ND1은 제 1 P모스(P1), 제 2 N모스(N2) 및 제 4 N모스(N4)가 공통으로 접속되는 제 1 공통 접속 영역이고, ND2는 제 2 P모스(P2), 제 1 N모스(N1) 및 제 3 N모스(N3)가 공통으로 접속되는 제 2 공통 접속 영역이다.
이와같은 본 발명의 에스램 소자의 동작은 다음과 같다. 워드 라인(WL)에 선택 신호가 인가되면, 비트 라인(BL)신호 및 비트라인 바(BL-1) 신호가 제 1 및 제 2 P모스(P1,P2)의 게이트에 입력되어, 제 1 및 제 2 P모스(P1,P2)가 선택적으로 동작한다. 예를들어, 비트 라인 신호가 로우인 경우, 제 1 P모스(P1)만이 턴온된다. 그러면, 제 1 P모스(P1)의 동작으로 제 1 P모스(P1)의 드레인 전압은 전원전압 즉, 하이상태가 되어, 제 2 공통 접속 노드(ND2) 역시 하이 상태가 된다. 한편, 제 2 N모스 역시 하이 상태가 되어, 제 1 공통 접속 노드(ND1)는 그라운드 전압 상태, 즉 로우 상태가 되어, 에스램 동작을 하게 된다. 이때, 제 1 P모스 트랜지스터(P1)와 제 2 N모스 트랜지스터(N2), 제 2 P모스 트랜지스터(P2)와 제 1 N모스 트랜지스터(N1)의 연결 구조가 도 4의 회로 구조를 취하고 있으므로, P 모스 형성을 상기 도 3과 같이 형성할 수 있다.
또한, 도 6은 도 5의 에스램 회로를 반도체 기판상에 집적한 평면도로서, 도면에서 200은 에스램의 액티브 영역을 나타내고, 202는 액티브 영역(200)을 지나면서, 드라이브 트랜지스터의 게이트 전극 및 부하 트랜지스터의 채널층을 나타낸다. 도면 부호 203은 억세스 트랜지스터의 게이트 전극을 나타내고, 204a 및 204b는 부하 트랜지스터의 게이트 전극과 드라이브 트랜지스터의 드레인 전극간을 각각 크로스 커플시키기 위한 콘택 라인을 나타낸다. 여기서, 폴리실리콘막(202)이 드라이브 트랜지스터의 게이트 전극의 역할을 하면서, 부하 트랜지스터의 소오스, 드레인 영역할까지 하므로, 셀 면적을 대폭 줄일 수 있다. 이에따라, 별도의 N웰을 형성하지 않고도, P모스가 포함된 완전 CMOS 타입 에스램을 제조할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, P모스를 제조하는데 있어, 게이트 전극을 반도체 기판내에 N형 불순물로 형성하고, 소오스, 드레인 영역을 반도체 기판상에 형성된 폴리실리콘층에 형성한다. 이에따라, P모스 제작시, N웰을 형성할 필요가 없게된다. 따라서, C모스 또는 C모스를 기본구조로 하는 에스램 형성시 N웰을 형성하지 않아도 되므로, 액티브 영역의 면적을 감소시킬 수 있다. 특히, 에스램을 제조할때, 완전 CMOS 타입으로 형성할 수 있으므로, 저전압 구동이 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 필드 산화막이 구축되어 N모스 액티브 영역 및 P모스 액티브 영역이 한정된 P타입 반도체 기판;
    상기 N모스 액티브 영역 및 P모스 액티브 영역을 지나며, 저면에 게이트 산화막을 포함하는 폴리실리콘 라인으로, 상기 폴리실리콘 라인중 N모스 액티브 영역을 지나는 폴리실리콘 라인은 N모스의 게이트 전극이 되는 폴리실리콘 라인;
    상기 P모스 액티브 영역내에 형성되는 N형의 불순물로 형성되는 게이트 영역;
    상기 P모스 액티브 영역내의 게이트 영역 양측 폴리실리콘 라인에 형성되는 P형의 소오스, 드레인 영역; 및
    상기 N모스의 게이트 전극 양측의 N모스 액티브 영역에 형성되는 N형의 소오스, 드레인 영역을 포함하며,
    상기 P모스의 소오스(또는 드레인)는 N모스의 게이트 전극과 연결되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 P모스 게이트 영역과 대응하는 폴리실리콘 라인의 두께는, 상기 소오스, 드레인이 형성되는 폴리실리콘 라인의 두께보다 얇으며, 폴리실리콘 라인에 형성된 소오스, 드레인 사이에 채널이 형성될 수 있을 정도의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 P모스 게이트 영역과 대응하는 폴리실리콘 라인의 두께는 700 내지 900Å인 것을 특징으로 하는 반도체 디바이스.
  4. P타입 반도체 기판을 제공하는 단계;
    N모스 액티브 영역 및 P모스 액티브 영역이 한정되도록 반도체 기판상에 필드 산화막을 형성하는 단계;
    상기 P모스 액티브 영역의 소정 영역에 N타입 불순물을 주입하여, P모스 게이트 영역을 형성하는 단계;
    반도체 기판 표면에 게이트 산화막을 증착하는 단계;
    상기 게이트 산화막 상부에 폴리실리콘층을 형성한다음, 상기 N모스 액티브 영역 및 P모스 액티브 영역의 소정 부분을 지나도록 패터닝하여, 폴리실리콘 라인을 형성하는 단계;
    상기 P모스 액티브 영역과 대응되는 폴리실리콘 라인을 소정두께만큼 식각하는 단계;
    상기 P모스 액티브 영역을 지나는 폴리실리콘 라인 부분에 P형 불순물을 주입하여, P모스의 소오스, 드레인 영역을 형성하는 단계; 및
    상기 폴리실리콘 라인 양측의 N모스 액티브 영역에 N형 불순물을 주입함과 동시에 폴리실리콘 라인에도 N형 불순물을 주입하여 N모스의 소오스, 드레인 영역 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
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