KR20030034469A - 에스램 셀 회로 및 그 래이아웃 방법 - Google Patents

에스램 셀 회로 및 그 래이아웃 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자인 에스램 셀 회로 및 그 래이아웃 방법에 관한 것으로, 하나의 셀 안에 웰 픽업을 구현할 수 있도록 래이아웃을 구성하여 N모스와 P모스 사이의 간격을 줄이면서 래치-업을 방지하였다. 이를 위한 본 발명에 의한 에스램 셀의 래이아웃 방법은 하나의 셀 안에 있는 하나의 워드라인을 두개의 워드라인으로 나누어 배치하고, 또한 하나의 전원전압 라인을 두개의 전원전압 라인으로 나누어 배치하며, 상기 접지전압 라인과 상기 워드 라인을 직각으로 배치하며, 상기 워드 라인 방향으로 N모스 및 P모스 트랜지스터를 반복적으로 배치하며, 상기 P모스 트랜지스터를 형성하기 위해 형성된 N웰 영역에 n형 고농도 불순물 영역을 형성하여 웰 픽업 영역을 형성하는 것을 특징으로 한다.

Description

에스램 셀 회로 및 그 래이아웃 방법{CIRCUIT OF SRAM CELL AND METHOD OF LAYOUT THE SAME}
본 발명은 반도체 메모리 소자인 에스램(SRAM) 셀 회로 및 그 래이아웃(layout) 방법에 관한 것으로, 특히 하나의 셀(Cell)안에 웰 픽업(well pick-up)을 구현할 수 있도록 래이아웃(Layout)을 구성하여 N모스와 P모스 사이의 간격을 줄이면서 래치-업(Latch-up)을 방지할 수 있는 에스램 셀 회로 및 그 래이아웃 방법에 관한 것이다.
에스램(SRAM) 셀은 여러가지 종류가 있지만, 도 1과 같은 풀(Full) CMOS 타입은 6개의 트랜지스터(Q1-Q6)로 구성된다.
도 1에 도시된 바와 같이, 종래의 에스램 셀은 워드 라인(WL)이 '하이'로 액티브되었을 때 비트 라인(BL)과 비트 라인바(/BLb)를 메모리셀 노드(Nd1 및 Nd2)와 연결시켜 주는 제 1 및 제 2 액티브 트랜지스터(Q1)(Q2)와, 상기 전원전위(Vcc) 및 노드(Nd1) 사이에 접속된 P모스 트랜지스터(Q5)와, 상기 노드(Nd1)와 기저전위(vss) 사이에 접속된 N모스 트랜지스터(Q3)로 구성된다. 상기 P모스 트랜지스터(Q5)와 N모스 트랜지스터(Q3)는 노드(Nd2)의 신호에 의해 각각 제어되어 전원전위(Vcc) 또는 기저전위(Vss)를 상기 노드(Nd1)로 공급한다.
그리고, 상기 전원전위(Vcc) 및 노드(Nd2) 사이에 접속된 P모스 트랜지스터(Q6)와, 상기 노드(Nd2)와 기저전위(vss) 사이에 접속된 N모스 트랜지스터(Q4)로 구성된다. 상기 P모스 트랜지스터(Q6)와 N모스 트랜지스터(Q4)는 상기노드(Nd1)의 신호에 의해 각각 제어되어 전원전위(Vcc) 또는 기저전위(Vss)를 상기 노드(Nd2)로 공급한다.
상기 액세스 트랜지스터(Q1)와 드라이버 트랜지스터(Q3) 및 풀업 트랜지스터(Q5)가 만나는 곳이 데이타를 저장하는 노드(Nd1)이며, 또하나의 다른 액세스 트랜지스터(Q2)와 드라이버 트랜지스터(Q4) 및 풀업 트랜지스터(Q6)가 동일한 형태로 맞물려 있다.
풀(Full) CMOS형 에스램 셀은 하나의 셀안에 N모스 트랜지스터(Q1-Q4)와 P모스 트랜지스터(Q5,Q6)가 공존하게 되는데, N모스 트랜지스터와 P모스 트랜지스터가 가까이 위치하게 되면 래치-업(Latch-up)이라는 현상이 발생할 가능성이 있다. 참고로, 래치-업 현상은 CMOS를 사용하는 반도체에서 전원전압(Vcc) 공급선과 접지(Vss)선 사이에 과다한 전류가 흐르는 현상을 말한다.
이러한 래치-업 현상을 방지하기 위하여 종래에는 웰(well) 내에서 흐르는 전하를 적절히 밖으로 뽑아내는 웰 픽업(well pick-up)을 만들어 주었다. 그러나, 종래의 에스램 셀에서는 하나의 셀 안에 웰 픽업(well pick-up)을 만들어 주는 것은 셀(cell)의 면적을 증가시키기 때문에 N+와 P+의 간격을 크게 유지하거나 아이소래이션(Isolation) 공정의 깊이(depth)를 증가시키는 방법으로 래치-업 현상을 방지하였다.
일반적인 풀(Full) CMOS형 에스램 셀의 래이아웃은 도 2와 같다.
도 2a는 트랜지스터의 게이트 및 상부전도층과 하부전도층을 연결시키는 콘택(contact)을 도시한 것이다.
도시된 바와 같이, 풀업 트랜지스터(Q5)(Q6)의 소스와 전원전압(Vcc) 공급선 사이에 공통으로 콘택(1)되어 있고, 상기 풀업 트랜지스터(Q5)의 드레인과 상기 풀업 트랜지스터(Q6)의 게이트가 노드선(Nd1)에 각각 콘택(5)되어 있다. 그리고, 상기 풀업 트랜지스터(Q5)의 게이트와 상기 풀업 트랜지스터(Q6)의 드레인이 노드선(Nd2)에 각각 콘택(6)되어 있다.
그리고, 상기 드라이버 트랜지스터(Q3)의 드레인이 상기 노드(Nd1)에 소스가 접지전압(Vss)에 각각 콘택(5)(2)되어 있으며, 상기 드라이버 트랜지스터(Q4)의 드레인은 상기 노드(Nd2)에 소스는 접지전압(Vss)에 각각 콘택(6)(2)되어 있다.
또한, 상기 액세스 트랜지스터(Q1)는 게이트가 워드라인(WL)에 접속되고 드레인이 상기 노드(Nd1)에 접속되며 소스가 비트라인(BL)에 콘택되어 접속된다. 상기 액세스 트랜지스터(Q2)는 게이트가 워드라인(WL)에 접속되고 드레인이 상기 노드(Nd2)에 접속되며 소스가 비트라인바(/BL)에 콘택되어 접속된다.
도 2b는 도 2a의 래이아웃 위에 존재하는 전도층을 도시한 것으로, 에스램 셀의 노드(Nd1)(Nd2)와 게이트를 서로 연결시키는 역할을 한다.
도 2c는 도 2b의 전도층 위에 존재하는 전원전압(Vcc) 라인과 접지전압(Vss) 라인을 도시한 것이다.
도 2d는 도 2c의 전원전압(Vcc) 라인과 접지전압(Vss) 라인 위에 존재하는 비트라인(BL) 및 비트라인바(/BL)를 도시한 것이다.
그러나, 이와 같이 구성된 종래의 에스램 셀에 있어서는, 같은 역할을 하는드라이버 트랜지스터(Q3)(Q4) 또는 풀업 트랜지스터(Q5)(Q6)가 서로 다른 모양으로 형성될 수 있어 특성의 비대칭성을 유발할 수 있다. 또한, 비트 라인 방향의 길이가 워드 라인 방향의 길이에 비해 길기 때문에 비트 라인의 부하가 커져 데이타의 입출력 속도를 줄이는 단점이 있다. 이러한 현상은 N모스와 P모스 트랜지스터 사이의 간격을 크게 하면 할수록 더욱 심해지며, 만약 이 간격을 줄이게 되면 래치-업(Latch-up)현상을 유발할 가능성이 있기 때문에 상기와 같은 셀 타입은 비트 라인의 길이를 작게 만드는데 한계가 있다.
또 다른 측면의 문제점으로는 접지전압(Vss) 라인에 유발될 수 있는 전류 집중(current crowding) 현상이다. 즉, 하나의 워드 라인이 턴온(turn on)되면 그 워드 라인에 연결되어 있는 모든 셀에서 전류가 흐르게 되는데, 이 전류는 접지전압(Vss) 라인을 통해서 빠져나게 된다. 이때 접지전압(Vss) 라인이 워드 라인과 같은 방향으로 배치가 되면 모든 전류가 하나의 접지전압(Vss) 라인만을 통해 흐르게 되는데, 전류의 양이 많아지면 접지전압(Vss) 라인의 전압이 상승하는 효과가 있다. 이는 셀 동작의 안정성을 해치는 것으로 특히 고속동작을 요하는 제품에서 문제가 될 수 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 하나의 셀(Cell)안에 웰 픽업(well pick-up)을 구현할 수 있도록 래이아웃(Layout)을 구성하여 N모스와 P모스 사이의 간격을 줄이면서 래치-업(Latch-up)을 방지할 수 있는 에스램 셀 회로 및 그 래이아웃 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 에스램 셀의 회로도
도 2a 내지 도 2d는 종래 기술에 따른 에스램 셀의 래이아웃을 나타낸 도면
도 3는 본 발명에 의한 에스램 셀의 회로도
도 4a 내지 도 4d는 본 발명에 의한 에스램 셀의 래이아웃을 나타낸 도면
도 5는 도 4a에 도시된 A-A'선을 따라 형성된 단면도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 실리콘 기판102 : p웰
104 : n웰105, 107 : 소자분리막
106 : 게이트 산화막108 : 게이트
110, 112 : 소스/드레인114 : 웰 픽업 영역
116 : 게이트 스페이서118 : 워드라인
120 : 제 1 층간절연막122 : 비트라인 콘택
124 : 내부 접속 노드126 : 제 2 층간 절연막
128 : 전원전압 라인130 : 접지전압 라인
132 : 비트라인 바
상기 목적을 달성하기 위한 본 발명에 의한 에스램 셀 회로는 하나의 셀 안에 있는 하나의 워드 라인을 제 1 및 제 2 워드라인으로 나누어 배치하고, 또한 하나의 전원전압 라인을 제 1 및 제 2 전원전압 라인으로 나누어 배치하며, 상기 제 1 워드 라인에 게이트가 접속되고 비트 라인(BL)과 제 1 노드 사이에 접속된 제 1 액세스 트랜지스터와, 상기 제 2 워드 라인에 게이트가 접속되고 비트라인바(/BL)와 제 2 노드 사이에 접속된 제 2 액세스 트랜지스터와, 상기 제 1 전원전압 라인과 상기 제 1 노드 사이에 접속되며 상기 제 2 노드의 신호에 의해 제어되는 제 1 풀업 트랜지스터와, 상기 제 1 노드 및 접지전압 라인 사이에 접속되며 상기 제 2 노드의 신호에 의해 제어되는 제 1 드라이버 트랜지스터와, 상기 제 2 전원전압 라인과 상기 제 2 노드 사이에 접속되며 상기 제 1 노드의 신호에 의해 제어되는 제 2 풀업 트랜지스터와, 상기 제 2 노드 및 접지전압 라인 사이에 접속되며 상기 제 1 노드의 신호에 의해 제어되는 제 2 드라이버 트랜지스터를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 에스램 셀의 래이아웃 방법은 하나의 셀 안에 있는 하나의 워드라인을 두개의 워드라인으로 나누어 배치하고, 또한 하나의 전원전압 라인을 두개의 전원전압 라인으로 나누어 배치하며, 상기 접지전압 라인과 상기 워드 라인을 직각으로 배치하며, 상기 워드 라인 방향으로 N모스 및 P모스 트랜지스터를 반복적으로 배치하며, 상기 P모스 트랜지스터를 형성하기 위해 형성된 N웰 영역에 n형 고농도 불순물 영역을 형성하여 웰 픽업 영역을 형성하는 것을 특징으로 한다.
또한, 상기 셀을 다수개로 배열할 때 수평 방향으로는 수평이동시키고, 수직 방향으로는 선대칭으로 이동시켜 배열하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 에스램 셀의 회로를 나타낸 것으로, 도 1에 도시된 종래의 에스램 셀과 회로는 동일하다. 다만, 도 3에서는 본 발명에 의한 래이아웃의 이해를 돕기 위해 회로를 다르게 배치한 것이다.
도 3에 의하면, 하나의 셀 안에 있는 하나의 워드 라인을 제 1 및 제 2 워드라인으로 나누어 배치하고, 또한 상기 하나의 셀 안에 있는 전원전압(Vcc) 라인을 제 1 및 제 2 전원전압 라인으로 나누어 배치하고, 상기 제 1 워드 라인에 게이트가 접속되고 비트 라인(BL)과 노드(Nd1) 사이에 접속된 액세스 트랜지스터(Q1)와, 상기 제 2 워드 라인에 게이트가 접속되고 비트라인바(/BL)와 노드(Nd2) 사이에 접속된 액세스 트랜지스터(Q2)와, 상기 제 1 전원 전압(Vcc) 라인과 상기 노드(Nd1) 사이에 접속되며 상기 노드(Nd2)의 신호에 의해 제어되는 풀업 트랜지스터(Q5)와, 상기 노드(Nd1) 및 접지전압(Vss) 라인 사이에 접속되며 상기 노드(Nd2)의 신호에 의해 제어되는 드라이버 트랜지스터(Q3)와, 상기 제 2 전원 전압(Vcc) 라인과 상기 노드(Nd2) 사이에 접속되며 상기 노드(Nd1)의 신호에 의해 제어되는 풀업 트랜지스터(Q6)와, 상기 노드(Nd2) 및 접지전압(Vss) 라인 사이에 접속되며 상기 노드(Nd1)의 신호에 의해 제어되는 드라이버 트랜지스터(Q4)로 구성된다.
본 발명에서 구현한 에스램 셀의 래이아웃은 도 4a 내지 도 4d와 같다.
먼저, 도 4a는 트랜지스터의 액티브 영역 및 게이트를 나타낸 것이다.
도시된 바와 같이, 상기 액세스 트랜지스터(Q1)는 제 1 워드라인(WL1)에 게이트가 접속되고 비트 라인에 소스가 콘택(33)되고 노드(Nd1)에 드레인이 콘택(55)된다. 상기 액세스 트랜지스터(Q2)는 제 2 워드라인(WL2)에 게이트가 접속되고 비트라인바에 소스가 콘택(44)되고 노드(Nd2)에 드레인이 콘택(66)된다.
상기 풀업 트랜지스터(Q5)는 제 1 전원전압(Vcc1) 라인에 소스가 콘택(11)되고, 상기 노드(Nd1)에 드레인이 콘택(55)되며 상기 노드(Nd2)에 게이트가 접속된다. 상기 풀업 트랜지스터(Q6)는 제 2 전원전압(Vcc2) 라인에 소스가 콘택(12)되고, 상기 노드(Nd2)에 드레인이 콘택(66)되며 상기 노드(Nd1)에 게이트가 접속된다.
상기 드라이버 트랜지스터(Q3)는 상기 노드(Nd1)에 드레인이 콘택(55)되고 상기 접지전압(Vss) 라인에 소스가 콘택(22)되며 상기 노드(Nd2)에 게이트가 접속된다. 상기 드라이버 트랜지스터(Q4)는 상기 노드(Nd2)에 드레인이 콘택(66)되고 상기 접지전압(Vss) 라인에 소스가 콘택(22)되며 상기 노드(Nd1)에 게이트가 접속된다.
이와 같이, 하나의 셀에 워드 라인(WL)이 두개의 워드 라인(WL1,WL2)으로 나뉘어져 있으며 이들 워드 라인(WL1, WL2)에 의해 액세스 트랜지스터(Q1)(Q2)가 제어된다. 이때, 두개의 워드 라인(WL1,WL2)은 셀 어레이(cell array) 밖에서 하나로 연결된다. 이렇게 하나의 셀 안에 워드 라인(WL1,WL2)을 두개로 나누는 까닭은 셀 래이아웃을 완전한 대칭구조로 만들기 위함이며, 그 회로는 도 1과 동일하다.
도 4a의 래이아웃을 도 2a의 래이아웃과 비교해 볼때 액티브 영역 및 게이트 모양이 바(bar) 형태로 단순하기 때문에 패턴을 만들기가 훨신 용이하다. 또한, n웰 영역안에 n웰 픽-업(pick-up)(90)(92)을 할 수 있도록 설계하였다. 이때, 상기 n웰 픽-업 영역(90)(92)은 전원전압(Vcc) 라인에 연결된다.
도 4b는 도 4a에 도시된 콘택을 통해 연결되는 상부전도층을 나타낸 것으로, 상기 노드(Nd1) 및 상기 노드(Nd2)를 하나로 묶어주는 역할을 하며 나머지는 다음의 전도층이 연결될 수 있도록 중간연결부위로 쓰인다.
도 4c는 도 4b 위에 존재하는 상부전도층으로 도 3의 회로에 표시된 전원전압 라인(Vcc1, Vcc2), 접지전압 라인(Vss), 비트 라인(BL) 및 비트라인바(/BL)를 나타낸 것이다.
상기 전원전압 라인(Vcc1)은 상기 풀업 트랜지스터(Q1)의 소스에 콘택(11)되고, 상기 전원전압 라인(Vcc2)은 상기 풀업 트랜지스터(Q2)의 소스에 콘택(12)되어 진다. 그리고, 상기 접지전압 라인(Vss)은 상기 드라이버 트랜지스터(Q3)(Q4)의 소스에 공통으로 콘택(22)된다.
또한, 상기 비트 라인(BL)은 상기 액세스 트랜지스터(Q1)의 소스에 콘택(33)되고, 상기 비트라인바(/BL)는 상기 액세스 트랜지스터(Q2)의 소스에 콘택(44)된다.
도 4c를 종래의 도 2와 비교해 볼때 비트 라인의 길이가 상대적으로 짧기 때문에 셀의 동작속도를 높일 수 있는 장점이 있다. 이는 풀업 트랜지스터(Q5)(Q6)를 수직으로 배치하지 않고 수평으로 배치했기 때문에 가능하다.
또한, 접지전압(Vss) 라인의 방향이 워드 라인 방향과 직각이기 때문에 하나의 접지전압(Vss) 라인에는 한 셀에서 나오는 전류만 흐르게 된다. 이것은 접지전압(Vss) 라인의 전압을 안정시켜 셀의 안정성을 증대시키게 된다.
도 4d는 셀을 배열하는 방법을 나타내기 위해 4개의 셀을 도시한 것인데, X축 방향으로는 수평이동시키고 Y축 방향으로는 선대칭(Mirror image)시켜서 배열한다.
상기와 같은 셀 래이아웃을 일반적인 반도체 제조공정에 의해 완성된 단면을 도 4a에 표시된 A-A'선을 따라 도시하면 도 5와 같다.
먼저, 실리콘기판(100)의 하부층에 소자분리막(Field Oxide)(105)(107)을 형성한 후 N모스 트랜지스터가 형성될 P웰 영역(102)과 P모스 트랜지스터가 형성될 N웰 영역(104)을 형성한다. 그 다음, 상기 P웰(102) 및 상기 N웰(104)이 형성된 기판위에 게이트 산화막(106) 및 게이트층(108)을 증착하고 트랜지스터를 형성하기 위해 소정의 형상으로 패터닝한다.
그 다음, n형 고농도 불순물 이온(n+) 및 p형 고농도 불순물 이온(p+)을 주입하여 트랜지스터의 소스 및 드레인 영역(110)(112)을 형성한 다음, 게이트 스페이서(116)를 형성한다.
이렇게 만들어진 트랜지스터는 층간절연막으로 상부전도층과 절연시킨 후 계속해서 콘택 홀(contact hole) 형성 및 금속층 증착을 통해 도 4b 및 도 4c에 도시된 배선을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 의한 에스램 셀 회로 및 그 래이아웃 방법은 다음과 같은 효과가 있다.
첫째, 에스램 셀의 비트 라인 방향의 길이가 상대적으로 짧기 때문에 비트 라인의 부하를 감소시켜 동작속도를 증가시킬 수 있다.
둘째, 셀(cell) 내에 웰 픽-업(Well pick-up)이 있기 때문에 래치-업(Latch-up) 방지의 효과가 있다.
세째, 트랜지스터를 구성하는 액티브 및 게이트가 바(Bar) 형태로 단순하여 패턴을 만들기가 용이하다.
네째, 셀(cell)을 형성하는 모든 래이아웃이 완전한 대칭성을 유지하기 때문에 패턴의 균일도를 높일 수 있다.
다섯째, 접지전압(Vss) 라인이 워드라인에 직각이기 때문에 하나의 접지전압(Vss) 라인에 1 셀(cell)의 전류만 흘러서 접지전압(Vss) 라인의 전압이 안정적이다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 에스램 셀 회로에 있어서,
    하나의 셀 안에 있는 하나의 워드 라인을 제 1 및 제 2 워드라인으로 나누어 배치하고, 또한 하나의 전원전압 라인을 제 1 및 제 2 전원전압 라인으로 나누어 배치하며,
    상기 제 1 워드 라인에 게이트가 접속되고 비트 라인(BL)과 제 1 노드 사이에 접속된 제 1 액세스 트랜지스터와,
    상기 제 2 워드 라인에 게이트가 접속되고 비트라인바(/BL)와 제 2 노드 사이에 접속된 제 2 액세스 트랜지스터와,
    상기 제 1 전원전압 라인과 상기 제 1 노드 사이에 접속되며 상기 제 2 노드의 신호에 의해 제어되는 제 1 풀업 트랜지스터와,
    상기 제 1 노드 및 접지전압 라인 사이에 접속되며 상기 제 2 노드의 신호에 의해 제어되는 제 1 드라이버 트랜지스터와,
    상기 제 2 전원전압 라인과 상기 제 2 노드 사이에 접속되며 상기 제 1 노드의 신호에 의해 제어되는 제 2 풀업 트랜지스터와,
    상기 제 2 노드 및 접지전압 라인 사이에 접속되며 상기 제 1 노드의 신호에 의해 제어되는 제 2 드라이버 트랜지스터를 구비한 것을 특징으로 하는 에스램 셀 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 액세스 트랜지스터는 N모스 트랜지스터인 것을 특징으로 하는 에스램 셀 회로.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 풀업 트랜지스터는 P모스 트랜지스터인 것을 특징으로 하는 에스램 셀 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 드라이버 트랜지스터는 N모스 트랜지스터인 것을 특징으로 하는 에스램 셀 회로.
  5. 청구항 1에 기재된 에스램 셀의 래이아웃 방법에 있어서,
    하나의 셀 안에 있는 하나의 워드라인을 두개의 워드라인으로 나누어 배치하고, 또한 하나의 전원전압 라인을 두개의 전원전압 라인으로 나누어 배치하며,
    상기 접지전압 라인과 상기 워드 라인을 직각으로 배치하며,
    상기 워드 라인 방향으로 N모스 및 P모스 트랜지스터를 반복적으로 배치하며,
    상기 P모스 트랜지스터를 형성하기 위해 형성된 N웰 영역에 n형 고농도 불순물 영역을 형성하여 웰 픽업 영역을 형성하는 것을 특징으로 하는 에스램의 래이아웃 방법.
  6. 청구항 5에 기재된 에스램 셀의 래이아웃 방법에 있어서,
    상기 셀을 다수개로 배열할 때 수평 방향으로는 수평이동시키고,
    수직 방향으로는 선대칭으로 이동시켜 배열하는 것을 특징으로 하는 에스램의 래이아웃 방법.
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