JP4825999B2 - 半導体記憶装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば６トランジスタ構成のＳＲＡＭ（Static Random Access Memory ；スタティック・ランダム・アクセス・メモリ）セル等、メモリセルがＣＭＯＳ（Complementary Metal Oxide Semiconductor)構成である半導体記憶装置に係り、特に、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型ＳＲＡＭに好適な半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通／非導通が制御されフリップフロップの２つの記憶ノードそれぞれをビット線に接続するか否かを決める２つのトランジスタ（ワードトランジスタ）とから構成されている。フリップフロップは２つのインバータにより構成されており、各インバータの入力端と出力端とは、２つのノード配線（記憶ノード−ゲート電極間配線）により交差してビット線に接続される。
【０００３】
このＳＲＡＭセルは、フリップフロップの負荷素子の違いによりＭＯＳトランジスタ負荷型と高抵抗負荷型との２種類に大別できる。このうちＭＯＳトランジスタ負荷型は、６つのトランジスタを有する構成となっており、負荷トランジスタの種類に応じてｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）負荷型、ＴＦＴ(Thin Film Transistor)負荷型が知られている。
【０００４】
また、近年、ワード線を各ワードトランジスタ毎に分離して配置した、所謂スプリットワード線(Split Word Line) 型のＳＲＡＭセルが提案されている（「A LOW COST MICROPROCESSOR COMPATIBLE, 18.4μm2,6-T BULK CELL TECHNOLOGY FOR HIGH SPEED SRAMS. VLSI Symposium Report,PP65-66,1993」）。この文献に記載されたスプリットワード線型のＳＲＡＭセルは、ｎ型の駆動トランジスタを直列接続し、その両端のそれぞれにワード線を直交させてワードトランジスタを配置したものである。
【０００５】
このようなＳＲＡＭセルを形成する場合、最も微小なセルサイズを実現するためには、露光装置の限界となるパターンデザインを用いることになる。すなわち、従来のＳＲＡＭセルにおいては、交差する２つのノード配線を同時にパターニングしていたが、この場合、２つのノード配線間の間隔は、露光装置の現像限界能力で決定されることになり、そのためそれ以上のセルサイズの縮小は困難であった。
【０００６】
【発明が解決しようとする課題】
上述のような問題を解消するものの１つとして、ＳＲＡＭセルのノード配線を２回に分けてレジストパターニングする技術が提案されている（M.Ishida et al,IEDM Tech.Dig.,P201(1998)）。この技術は、例えば図３１に示した２つのノード配線Ｒ１６１ｂ，Ｓ１６１ａをそれぞれ異なる工程で形成するものである。この方法では、従来の単一なフォトマスクを用いて一度にノード配線を形成する技術に比較して、フォトマスク上のノード配線パターンはピッチが緩和される分だけ間隔を狭めることができ、２つのノード配線間の離間スペースを露光装置の現像限界に依存することなく狭くすることが可能になる。
【０００７】
ところで、この種のＳＲＡＭセルでは、ビット線等に接続されるコンタクト（接続孔）上にランディングパッド層を孤立パターンとして設けることが望ましい。このランディングパッド層は、次の上層プラグを埋め込むコンタクトを形成する際に多少の合わせずれがあっても、プラグ間抵抗値を増大させないために設けられるものであり、工程の簡略化のためには、ノード配線と同一の階層（すなわち、同一の工程）で形成できることが望ましい。
【０００８】
しかしながら、上述した従来のレジストパターニングにおいては、いずれもノード配線と上記コンタクトとの間の距離が狭かったために、ノード配線層と同一の階層においてランディングパッド層を形成できる程度のスペースがなかった。また、図３１に示したように、従来では、メモリセルが全て同じ向きで連続するようにパターンを形成していた。このため、たとえノード配線を２回に分けてパターニングするとしても、ランディングパッド層は２つのノード配線のどちらにも同様に近接した配置となり、ノード配線とランディングパッド層とを同一の階層（すなわち、同一の工程）において形成することが困難であった。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、各メモリセルにおいて、接地線、電源線およびビット線へと繋がるコンタクトに対してランディングパッド層をノード配線と同一の階層に備えており、コンタクトを形成する際に多少の合わせずれがあっても対応でき、製造工程が簡略化されると共に高集積化が可能な半導体記憶装置を提供することにある。
【００１０】
また、本発明の第２の目的は、ノード配線と共に、接地線、電源線およびビット線へと繋がるコンタクトに対するランディングパッド層を、ノード配線と同じ階層に容易に形成することができ、製造工程を簡略化できると共に、高集積化を可能とする半導体記憶装置の製造方法を提供することにある。
【００１１】
本発明による半導体記憶装置は、第１の電源電圧を供給する第１の電源電圧供給線と第２の電源電圧を供給する第２の電源電圧供給線との間に直列接続されてゲートが共通に接続された第１の導電型の駆動トランジスタと第２の導電型の負荷トランジスタとからそれぞれが構成され、入力端と出力端とが第１のノード配線および第２のノード配線により交差して接続された２つのインバータを、メモリセル毎に有するものにおいて、第１のノード配線および第２のノード配線は、互いにかみ合うように配置された略Ｃ字形状の同一パターンを有し、第１のノード配線および第２のノード配線と同じ階層に、第１の電源電圧供給線，第２の電源電圧供給線、およびビット線それぞれに対応するコンタクト上の第１の導電膜および第２の導電膜を有し、第１の導電膜および第２の導電膜は、第１のノード配線および第２のノード配線と、同一の導電材料からなると共に同一の膜厚を有し、第１の導電膜は、各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上に、第２の導電膜は、各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上にそれぞれ配置され、第１のノード配線と第２のノード配線との間の離間スペースが露光装置の解像度限界以下であり、いずれの方向に隣接する２つのメモリセル間においても、第１のノード配線および第１の導電膜、並びに、第２のノード配線および第２の導電膜それぞれのパターンの位置が、互いにセルの中心を対称軸とした１８０°の回転対称または互いに鏡面対称の関係にあるものである。
【００１２】
本発明による半導体記憶装置の製造方法は、第１のノード配線および第２のノード配線並びに第１の導電膜および第２の導電膜となる導電膜を形成した後、この導電膜上にこの導電膜よりもエッチング速度が遅い膜を全面に形成する工程と、略Ｃ字形状の第１のノード配線のレジストパターンおよび各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上に配置された第１の導電膜のレジストパターンによってエッチング速度が遅い膜を加工してエッチングマスク層を形成する工程と、エッチングマスク層によって直下の導電膜を保護しながら、第１のノード配線と同一形状、かつ互いにかみ合うように配置された第２のノード配線のレジストパターンおよび各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上に配置された第２の導電膜のレジストパターンによって導電膜を加工する工程とを含み、いずれの方向に隣接する２つのメモリセル間においても、第１のノード配線および第１の導電膜、並びに、第２のノード配線および第２の導電膜それぞれのパターンの位置が、互いにセルの中心を対称軸とした１８０°の回転対称または互いに鏡面対称の関係となるように形成するものである。
【００１３】
本発明による半導体記憶装置では、２つのノード配線のそれぞれのパターンが、隣り合うセル間において、すなわち上下左右のいずれの方向においても、互いに異なる向きに配置されているため、特に、２つのノード配線をそれぞれ略Ｃ字形状の同一パターンに形成し、かつ、これら２つの略Ｃ字形状のパターンを互いにかみ合うように配置することによって、２つのノード配線と同じ階層に、ノード配線と同一の導電材料により形成されたランディングパッド層を有する構成とすることができる。
【００１４】
本発明による半導体記憶装置の製造方法では、第１および第２のノード配線が２回のパターニング工程により別々に形成されるため、ノード配線パターンはピッチが緩和される分だけ間隔を狭くすることが可能になると共に、第１のランディングパッド層および第２のランディングパッド層が、第１および第２のノード配線と同一の導電膜により形成される。特に、第１のノード配線のパターンを略Ｃ字形状に形成すると共に、第１のランディングパッド層を各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ、第１のノード配線および第１のランディングパッド層のパターン配置を隣り合うセル間においては互いに向きが異なるように配置して、更に、第２のノード配線のパターンを第１のノード配線とかみ合う向きの略Ｃ字形状に形成すると共に、第２のランディングパッド層を各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ第２のノード配線および第２のランディングパッド層のパターン配置を隣接するセル間においては互いに向きが異なるように配置することにより、第１のランディングパッド層および第２のランディングパッド層を余裕をもって形成することができる。
【００１５】
ちなみに、上下、左右のどちらか一方向に対してのみセルパターンの向きが異なるようにした場合には、従来の全てのセルパターンの向きを同じにした場合と同様に、ランディングパッド層が２つのノード配線のどちらにも近接することになり、ランディングパッド層をノード配線と同一の工程で形成することが困難である。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１７】
［第１の実施の形態］
図１は、本発明に係る６トランジスタ構成のスプリットワード線型ｐＭＯＳ負荷型ＳＲＡＭセルの回路構成を表すものである。
【００１８】
このｐＭＯＳ負荷型ＳＲＡＭセルは、ｎチャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳという）Ｑｎ１，Ｑｎ２、ｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えている。ｎＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジスタとして作用するものである。これらｐＭＯＳＱｐ１，Ｑｐ２およびｎＭＯＳＱｎ１，Ｑｎ２によって、入力端が互いに交叉して一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続された、２つのインバータ（フリップフロップ）が構成されている。
【００１９】
また、ｎＭＯＳＱｎ３とＱｎ４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【００２０】
このｐＭＯＳ負荷型のＳＲＡＭセルでは、片側のビット線ＢＬ１を高電位にするようにして、ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ１，ＷＬ２を介して所定電圧を印加することで両トランジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハイ）」になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが「Ｌ（ロー）」になるように、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、トランジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１とＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ１電位が「Ｌ」のときワードトランジスタＱｎ３がオンすることによって記憶ノードＮＤ１が強制的に”Ｌ”に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワードトランジスタＱｎ４がオンすることによって記憶ノードＮＤ２が強制的に「Ｈ」に移行すると、トランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノードＮＤ２が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が「Ｌ」であるか「Ｈ」であるかを、それぞれ「０」と「１」のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００２１】
図２（Ａ）は、本実施の形態に係るスプリットワード線型のＳＲＡＭセルの基本パターンの構成を表すものである。このＳＲＡＭセル１０は、ｐ型能動領域１３およびｎ型能動領域１４、図１に示したワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１），および駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）を備えている。ｐ型能動領域１３とｎ型能動領域１４とは、駆動トランジスタおよび負荷トランジスタの各チャネル電流方向が各メモリセル内で互いに平行となるように配置されている。
【００２２】
２本のワード線２１ａ，２１ｂは互いに平行に配置され、かつ、ｐ型能動領域１３に対しその両端付近でそれぞれ直交している。また、共通ゲート線２２ａ，２２ｂは、ワード線２１ａ，２１ｂの間において、ｐ型能動領域１３，ｎ型能動領域１４の双方に対し直交している。また、共通ゲート線２２ａ，２２ｂは、ワード線２１ａ，２１ｂと共に等間隔となるように互いに平行に配線されている。
【００２３】
次に、図２ないし図１４を参照して、上記基本パターンを有するスプリットワード線型のＳＲＡＭの製造過程を説明する。ここで、各図において、（Ａ）はＳＲＡＭセルの平面パターン、（Ｂ）は（Ａ）に示した切断線に沿った断面構成を示している。なお、各図の（Ｂ）においては基板内の不純物領域についての図示は省略されている。
【００２４】
本実施の形態では、まず、図２（Ａ），（Ｂ）に示したように、各メモリセル１０において、ｐ型ウェル領域とｎ型ウェル領域（図示せず）が形成されたシリコンウェハ等の半導体基板１１の表面側に、例えばＬＯＣＯＳ(Local Oxidation of Silicon)，トレンチ等にて素子分離領域１２を形成する。これにより、素子分離領域１２が形成されていないｐ型ウェル領域の表面領域が、ｎ型ＭＯＳのチャネルが形成されるｐ型能動領域１３となり、素子分離領域１２が形成されていないｎ型ウェル領域の表面領域が、ｐＭＯＳのチャネルが形成されるｎ型能動領域１４となる。この２つの能動領域１３，１４がそれぞれ矩形パターンを有し、互いに平行に形成される。
【００２５】
次に、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜２３，配線層２４，オフセット絶縁膜２５を順次成膜する。配線層２４は、例えばポリシリコン膜とＷＳｉｘ（タングステンシリサイド）膜からなり、ゲート酸化膜２３およびオフセット絶縁膜２５は酸化シリコンにより形成される。ポリシリコン膜は、その成膜時または成膜後に不純物を導入して導電化される。
【００２６】
続いて、ゲート電極パターンを用いて、オフセット絶縁膜２５，配線層２４，およびゲート酸化膜２３を連続して加工する。これにより、ワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１），および駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）が同時に形成される。
【００２７】
２本のワード線２１ａ，２１ｂはそれぞれｐ型能動領域１３の両端付近で直交し、互いに平行に配線される。また、共通ゲート線２２ａ，２２ｂはワード線２１ａ，２１ｂ間において、ｐ型能動領域１３，ｎ型能動領域１４の双方に対し直交し、ワード線２１ａ，２１ｂと共に等間隔となるように互いに平行に配線される。ワード線２１ａ，２１ｂおよび共通ゲート線２２ａ，２２ｂはそれぞれ矩形状にパターニングされる。
【００２８】
次に、公知のトランジスタ形成プロセスにより、各トランジスタのソースおよびドレインとなる不純物領域を形成する。これにより、ビット線が接続される拡散層領域３１ａ，３１ｂと、接地線が接続される拡散層領域３２と、電源線Ｖｃｃが接続される拡散層領域３３と、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂと、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂとが形成される（図２（Ａ））。すなわち、ｐ型能動領域１３に、ワードトランジスタＱｎ３，駆動トランジスタＱｎ１，駆動トランジスタＱｎ２およびワードトランジスタＱｎ４が直列接続した状態で同時に形成され、また、ｎ型能動領域１４には負荷トランジスタＱｐ１，Ｑｐ２が直列接続した状態で同時に形成される。なお、図１５はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００２９】
次に、図３（Ａ），（Ｂ）に示したように、第１の層間絶縁膜２７を全面に成膜し、必要に応じて表面を平坦化する。
【００３０】
続いて、ビット線が接続される拡散層領域３１ａ，３１ｂに、隣接するメモリセル同士で共有する形で、ビット線コンタクト４１ａ，４１ｂを形成する。更に、接地線が接続される拡散層領域３２に、接地線コンタクト４２を、電源線が接続される拡散層領域３３に、電源線コンタクト４３を、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂに、ｎ型記憶ノードコンタクト４４ａ，４４ｂを、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂに、ｐ型記憶ノードコンタクト４５ａ，４５ｂをそれぞれ形成する。
【００３１】
なお、これらコンタクト４１ａ，４１ｂ，〜４５ａ，４５ｂは、従来の整合コンタクト（Aligned Contact)または自己整合コンタクト（Self Aligned Contact）法により形成する。何れのコンタクトの形成工程においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに第１の層間絶縁膜２７の異方性エッチングを行う。
【００３２】
更に、共通ゲート線２２ａ，２２ｂ上に、ｎ型記憶ノード３４ａ，３４ｂおよびｐ型記憶ノード３５ａ，３５ｂと接続するためのゲート電極コンタクト４６ａ，４６ｂを形成する。なお、図１６はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００３３】
次に、図４（Ａ），（Ｂ）に示したように、第１の層間絶縁膜２７上に、第２の層間絶縁膜５０を形成する。続いて、この第２の層間絶縁膜５０のビット線コンタクト４１ａ，４１ｂに対応する位置にビット線コンタクト５１ａ，５１ｂを形成する。更に、接地線コンタクト４２上に接地線コンタクト５２を、電源線コンタクト４３上に電源線コンタクト５３を、ｎ型記憶ノードコンタクト４４ａ，４４ｂ上に記憶ノードコンタクト５４ａ，５４ｂを、ｐ型記憶ノードコンタクト４５ａ，４５ｂ上に記憶ノードコンタクト５５ａ，５５ｂをそれぞれ形成する。また、ゲート電極コンタクト４６ａ，４６ｂ上にゲート電極コンタクト５６ａ，５６ｂをそれぞれ形成する。これらのコンタクト４１ａ，４１ｂ，〜５６ａ，５６ｂは、従来のコンタクト形成プロセスによって形成することができる。なお、図１７はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００３４】
次に、図５（Ａ），（Ｂ）に示したように、第２の層間絶縁膜５０上に、ノード配線のための導電膜６１を形成する。導電膜６１は、例えば膜厚５０〜２００ｎｍ程度のＴｉ（チタン）若しくは類似の金属を用い、従来の半導体配線プロセスにて形成する。続いて、この導電膜６１の上に、この導電膜６１をエッチング時に保護するためにエッチング保護膜６２を形成する。例えば導電膜６１が金属配線である場合には、金属配線のエッチング中にエッチングされにくい、例えば二酸化珪素（ＳｉＯ2 ）系、有機物系若しくはこれらに類する膜を用いる。このように、ノード配線のために、下層の導電膜６１と上層のエッチング保護膜６２との２層構造とするのは、後述のように、２つのノード配線をフォトリソグラフィー加工技術を用いて形成し、２つのノード配線間の離間スペースを露光装置の解像限度以下に狭くするためである。
【００３５】
エッチング保護膜６２を形成した後、レジストパターンＲ６１ａを形成する。このレジストパターンＲ６１ａは、ＳＲＡＭセルの片側のノード配線、すなわち、前述のｎ型記憶ノードコンタクト５４ｂとｐ型記憶ノードコンタクト５５ｂとゲート電極コンタクト５６ａとを接続するための、後述のノード配線６１ａ（図１０）を形成するためのものである。レジストパターンＲ６１ａは例えばＣ字形状に形成されている。本実施の形態では、このレジストパターンＲ６１ａと同時に、後述のランディングパッド層を形成するための２つのレジストパターンＲ６３ａ，Ｒ６３ａを形成する。ここで、一方のレジストパターンＲ６３ａは前述のビット線コンタクト５１ａに対応する位置、他方のレジストパターンＲ６３ａは前述の接地線コンタクト５２に対応する位置にそれぞれ形成されている。なお、レジストパターンＲ６３ａは、ランディングパッド層としてパターンニング時の位置ずれに対応できるように各コンタクトよりも広い面積とする。
【００３６】
図１８はこの工程におけるＳＲＡＭ全体の平面構成を表している。この図において、ランディングパッド用のレジストパターンＲ６３ａは、隣え合うメモリセル間で共有されるように設けられている。ここでは、１つのメモリセルを構成する１つのレジストパターンＲ６１ａと２つのレジストパターンＲ６３ａとをパターンの１単位とみなすと、レジストパターンＲ６１ａと２つのレジストパターンＲ６３ａを含んだセルは、図の左右方向（ビット線に沿った方向）では、隣接するセル間において互いに１８０°の回転対称となるような位置関係を有している。一方、セルの、図の上下方向（ワード線に沿った方向）では、隣え合うセル間において鏡面対称となるように、つまり、交互に折り返したパターンとなるように形成されている。すなわち、本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａは、全てのメモリセルにおいて向きを同じにするのではなく、上下左右の隣り合うセル間において、向きが互いに異なるように配置されている。
【００３７】
ちなみに、上下、左右のどちらか一方向に対してのみセルパターンの向きが異なるようにした場合には、従来の全てのセルパターンの向きを同じにした場合と同様に、ランディングパッド層が２つのノード配線のどちらにも近接することになり、ランディングパッド層をノード配線と同一の工程で形成することが困難である。よって、本実施の形態では、上述のようにセルパターンの向きを上下左右の両方向ともに変化させている。
【００３８】
次に、図６（Ａ），（Ｂ）に示したように、これらレジストパターンＲ６１ａ，Ｒ６３ａ，Ｒ６３ａをマスクとしてエッチング保護膜６２をエッチングする。ここで、エッチング保護膜６２は上述のように二酸化珪素（ＳｉＯ2 ）系、有機物系若しくはこれらに類する膜であるため、エッチング保護膜６２のエッチングは導電膜６１の上で止まり、導電膜６１自体はエッチングされることはない。なお、図１９はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００３９】
続いて、レジストパターンＲ６１ａ，Ｒ６３ａ，Ｒ６３ａを除去すると、図７（Ａ），（Ｂ）に示したように、ノード配線の保護膜パターンＳ６１ａおよびランディングパッド層の保護膜パターンＳ６３ａが形成される。図２０はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４０】
このようにＳＲＡＭセルの片側のノード配線の保護膜パターンＳ６１ａおよびランディングパッド層の保護膜パターンＳ６３ａを形成した後、図８（Ａ），（Ｂ）に示したように、今度は、残るもう一方のレジストパターンＲ６１ｂを形成する。このレジストパターンＲ６１ｂは、もう一方のノード配線、すなわち前述のｎ型記憶ノードコンタクト５４ａとｐ型記憶ノードコンタクト５５ａとゲート電極コンタクト５６ｂとを接続するための、後述のノード配線６１ｂ（図１０）を形成するためのものである。レジストパターンＲ６１ｂは、レジストパターンＲ６１ａと同様にＣ字形状に形成されているが、各セルにおいて、保護膜パターンＳ６１ａとかみ合みあうような向きに配置されている。本実施の形態では、このレジストパターンＲ６１ｂと同時に、後述のランディングパッド層を形成するための２つのレジストパターンＲ６３ｂを形成する。ここで、一方のレジストパターンＲ６３ｂは前述のビット線コンタクト５１ｂに対応する位置、他方のレジストパターンＲ６３ｂは前述の電源線コンタクト５２に対応する位置にそれぞれ形成されている。レジストパターンＲ６３ｂも、レジストパターンＲ６３ａと同様に、ランディングパッド層として、パターンニング時の位置ずれに対応できるように各コンタクトよりも広い面積のものとする。
【００４１】
図２１は、この工程におけるＳＲＡＭ全体の平面構成を表している。レジストパターンＲ６３ｂは隣り合うメモリセル間で共有されるように設けられている。また、前述のレジストパターンＲ６１ａ，Ｒ６３ａと同様に、１つのメモリセルを構成する１つのレジストパターンＲ６１ｂと２つのレジストパターンＲ６３ｂとを１単位とみなすと、これらレジストパターンＲ６１ａ，Ｒ６３ａ，Ｒ６３ａを含んだセルもまた、上下左右に隣り合うセル間において向きが互いに異なるように配置される。
【００４２】
次に、図９（Ａ），（Ｂ）に示したように、これらレジストパターンＲ６１ｂ，Ｒ６３ｂ、および前述のノード配線の保護膜パターンＳ６１ａおよびランディングパッド層の保護膜パターンＳ６３ａをマスクとしてエッチングを行なって導電膜６１を選択的に除去する。図２２はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４３】
続いて、レジストパターンＲ６１ｂ，Ｒ６３ｂを除去すると、図１０（Ａ），（Ｂ）に示したように、ｎ型記憶ノードコンタクト５４ｂとｐ型記憶ノードコンタクト５５ｂとゲート電極コンタクト５６ａとを接続するためのノード配線６１ａ、およびｎ型記憶ノードコンタクト５４ａとｐ型記憶ノードコンタクト５５ａとゲート電極コンタクト５６ｂとを接続するためのノード配線６１ｂが形成される同時に、ビット線コンタクト５１ａおよび接地線コンタクト５２に対応する位置にランディングパッド層６３ａが、また、ビット線コンタクト５１ｂおよび電源線コンタクト５３に対応する位置にランディングパッド層６３ｂがそれぞれ形成される。図２３はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４４】
なお、ここで、上記のようにノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ａ，６３ｂ，６３ｂを形成した後、保護膜パターンＳ６１ａ，Ｓ６３ａは、これが二酸化珪素（ＳｉＯ2 ）系材料の場合、そのまま残しておいてもよいし、またＲＩＥ（Reactive Ion Etching :反応性イオンエッチング) 等によって除去してもよい。保護膜パターンＳ６１ａ，Ｓ６３ａが有機系材料の場合で、耐熱性に劣る場合には、ＲＩＥ等によって除去することが望ましい。
【００４５】
次に、図１１（Ａ），（Ｂ）に示したように、層間絶縁膜５０，ノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂ上に第３の層間絶縁膜７０を形成する。続いて、ビット線コンタクト５１ａ，５１ｂ上にビット線コンタクト７１ａ，７１ｂを形成する。更に、接地線コンタクト５２および電源線コンタクト５３上に、接地線および電源線コンタクト７２，７３をそれぞれ形成する。なお、図２４はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４６】
次に、図１２（Ａ），（Ｂ）に示したように、ビット線コンタクト７１ａ，７１ｂに接続されるビット線接続配線８１ａ，８１ｂを形成する。更に、上記接地線コンタクト７２および電源線コンタクト７３に接続される接地線８２および電源線８３を形成する。なお、図示はしないが、ビット線接続配線８１ａ，８１ｂと、接地線８２，電源線８３それぞれとの間の領域に、ワード線裏打ち配線を形成するようにしてもよい。なお、図２５はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４７】
次に、図１３（Ａ），（Ｂ）に示したように、層間絶縁膜７０および配線８１ａ，８１ｂ〜８４ａ，８４ｂの上に層間絶縁膜９０を形成する。続いて、ビット線接続配線８１ａ，８１ｂ上に、ビット線コンタクト９１ａ，９１ｂを形成する。なお、図２６はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４８】
次に、図１４（Ａ），（Ｂ）に示したように、層間絶縁膜９０およびビット線コンタクト７１ａ上に、ビット線コンタクト９１ａ，９１ｂに接続されるビット線１０１ａ，１０１ｂ（ＢＬ1 ，ＢＬ2 ）を形成する。図２７はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４９】
なお、以上のコンタクトおよび配線は、従来の半導体コンタクト形成および配線形成プロセスにより形成することができる。最後に、特に図示しないが、必要な場合は更に上層の配線層を形成した後、オーバーコート膜の成膜およびパッド窓明け等の工程を経て、ＳＲＡＭの接続プロセスが終了する。
【００５０】
上述のように、本実施の形態では、２つのノード配線６１ａ，６１ｂを形成するに際し、ノード配線となる導電膜６１と、この導電膜６１よりもエッチング速度が遅いエッチング保護膜６２を順次、全面に成膜し、一方のノード配線６１ａのパターンにてエッチング速度が遅い膜を加工してエッチングマスク層（保護膜パターンＳ６１ａ）を形成し、このエッチングマスク層によって直下の導電膜６１を保護しながら、他方のノード配線６１ｂのパターンにて導電膜を加工することにより、２つのノード配線６１ａ，６１ｂを形成する。従って、従来の単一なフォトマスクを用いて一度にノード配線を形成する技術に比較して、フォトマスク上のノード配線パターンはピッチが緩和される分だけ間隔を狭めることができ、ノード配線間の離間スペースを露光装置の現像限界に依存することなく狭くすることが可能になり、セルサイズが縮小される。
【００５１】
加えて、本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわち、２つのノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわち、ランディングパッド層６３ａ，６３ｂのパターン）を、全てのメモリセルにおいて向きを同じにするのではなく、上下左右の隣り合うセル間で向きが互いに異なるように、左右方向には１８０°の回転対称、上下方向には鏡面対称の関係になるように形成し、かつ、レジストパターンＲ６３ａ，Ｒ６３ｂ（すなわち、ランディングパッド層６３ａ，６３ｂのパターン）を、左右に隣り合う２つのセル間に跨がるように形成している。従って、ノード配線６１ａ，６１ｂよりも上層の接地線、電源線およびビット線へと繋がるコンタクトに対して、ノード配線６１ａ，６１ｂと同じ階層においてランディングパッド層６３ａ，６３ｂを形成することができる。
【００５２】
以下、本発明の他の実施の形態について説明する。なお、以下の実施の形態においては、第１の実施の形態と各メモリセルのパターンの配置が異なるのみであり、その他の構成はいずれも第１の実施の形態と同様である。従って、以下の実施の形態においては、第１の実施の形態と同一の構成要素については同一の符号を付し、その詳細な説明は省略する。
【００５３】
［第２の実施の形態］
図２８は、本発明の第２の実施の形態に係るＳＲＡＭ全体の平面構成を表すものである。
【００５４】
第１の実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわちノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわちランディングパッド層６３ａ，６３ｂのパターン）を、左右方向には１８０°の回転対称、上下方向には鏡面対称の関係になるように形成したが、本実施の形態では、これらのレジストパターンを左右方向にも上下方向にも隣接するセルと互いに１８０°回転対称の関係にあるように形成したものである。図２８は、第１の実施の形態における図２１に対応しており、図２８から明らかなように、平面上に繰り返されるパターンの単位であるメモリセルは、図の左右方向にも上下方向にも、隣接するセルと互いに１８０°回転対称の関係にある。本実施の形態では、この図に則したレジストパターンを用いてノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂが形成される。なお、本実施の形態の作用および効果は、第１の実施の形態と同様であるので、その説明は省略する。
【００５５】
［第３の実施の形態］
図２９は、本発明の第３の実施の形態に係るＳＲＡＭ全体の平面構成を表すものである。
【００５６】
本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわちノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわちランディングパッド層６３ａ，６３ｂのパターン）を、左右方向には鏡面対称、上下方向には１８０°回転対称の位置関係にあるように形成したものである。図２９も、第１の実施の形態における図２１に対応しており、図２９から明らかなように、平面上に繰り返されるパターンの単位であるメモリセルは、図の左右方向には隣接するセルと互いに鏡面対称の関係にあり、上下方向には隣接するセルと互いに１８０°回転対称の関係にある。本実施の形態では、この図に則したレジストパターンを用いてノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂが形成される。なお、本実施の形態の作用および効果も、第１の実施の形態と同様であるので、その説明は省略する。
【００５７】
［第４の実施の形態］
図３０は、本発明の第４の実施の形態に係るＳＲＡＭ全体の平面構成を表すものである。
【００５８】
本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわちノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわちランディングパッド層６３ａ，６３ｂのパターン）を、左右方向にも上下方向にも隣接するセルと互いに鏡面対称の位置関係にあるように形成したものである。図３０も、第１の実施の形態における図２１に対応しており、図３０から明らかなように、平面上に繰り返されるパターンの単位であるメモリセルは、図の左右方向にも上下方向にも、隣接するセルと互いに鏡面対称の関係にある。本実施の形態においても、この図に則したレジストパターンを用いてノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂが形成される。本実施の形態の作用および効果も、第１の実施の形態と同様であるので、その説明は省略する。
【００５９】
なお、ノード配線およびランディングパッド層のいずれも、その形状は上記実施の形態のものに限定されるものではなく、多少変形したものも含まれることはいうまでもない。
【００６０】
【発明の効果】
以上説明したように本発明の半導体記憶装置によれば、２つのノード配線のそれぞれのパターンを、隣り合うセル間においては互いに向きが異なるように配置するようにしたので、特に、２つのノード配線をそれぞれ略Ｃ字形状の同一パターンに形成し、かつ、これら２つの略Ｃ字形状のパターンを互いにかみ合うように配置することによって、２つのノード配線と同じ階層に、ノード配線と同一の導電材料により形成されたランディングパッド層を有する構成とすることができ、コンタクト形成の際の多少の合わせずれにも対応可能であると共に、製造工程も簡略化され、また、セルサイズが縮小され、高集積化を図ることができる。
【００６１】
また、本発明による半導体記憶装置の製造方法では、第１および第２のノード配線を２回のパターニング工程により別々に形成するため、フォトマスク上のノード配線パターンはピッチが緩和される分だけ間隔を狭めることができ、ノード配線間の離間スペースを露光装置の現像限界に依存することなく狭くすることが可能になる。
【００６２】
特に、第１のノード配線のパターンを略Ｃ字形状に形成すると共に、第１のランディングパッド層を各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ、第１のノード配線および第１のランディングパッド層のパターン配置を隣接するセル間においては互いに向きが異なるように配置し、更に、第２のノード配線のパターンを第１のノード配線とかみ合う向きの略Ｃ字形状に形成すると共に、第２のランディングパッド層を各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ第２のノード配線および第２のランディングパッド層のパターン配置を隣接するセル間においては互いに向きが異なるように配置することにより、第１および第２のランディングパッド層を第１および第２のノード配線と同一階層に同一工程で、余裕をもって形成することができる。従って、ノード配線と共に、接地線、電源線およびビット線へと繋がるコンタクトに対してランディングパッド層を容易に形成することができ、製造工程が簡略化されると共に、高集積化が可能となる。
【図面の簡単な説明】
【図１】本発明に係るｐＭＯＳ負荷型のＳＲＡＭセルの回路構成図である。
【図２】本発明の第１の実施の形態に係るＳＲＡＭの製造過程を説明するための図であり、図２（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＡ−Ａ′線に沿った断面図である。
【図３】図２に続くＳＲＡＭの製造過程を説明するための図であり、図３（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＢ−Ｂ′線に沿った断面図である。
【図４】図３に続くＳＲＡＭの製造過程を説明するための図であり、図４（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＣ−Ｃ′線に沿った断面図である。
【図５】図４に続くＳＲＡＭの製造過程を説明するための図であり、図５（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＤ−Ｄ′線に沿った断面図である。
【図６】図５に続くＳＲＡＭの製造過程を説明するための図であり、図６（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＥ−Ｅ′線に沿った断面図である。
【図７】図６に続くＳＲＡＭの製造過程を説明するための図であり、図７（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＦ−Ｆ′線に沿った断面図である。
【図８】図７に続くＳＲＡＭの製造過程を説明するための図であり、図８（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＧ−Ｇ′線に沿った断面図である。
【図９】図８に続くＳＲＡＭの製造過程を説明するための図であり、図９（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＨ−Ｈ′線に沿った断面図である。
【図１０】図９に続くＳＲＡＭの製造過程を説明するための図であり、図１０（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＩ−Ｉ′線に沿った断面図である。
【図１１】図１０に続くＳＲＡＭの製造過程を説明するための図であり、図１１（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＪ−Ｊ′線に沿った断面図である。
【図１２】図１１に続くＳＲＡＭの製造過程を説明するための図であり、図１２（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＫ−Ｋ′線に沿った断面図である。
【図１３】図１２に続くＳＲＡＭの製造過程を説明するための図であり、図１３（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＬ−Ｌ′線に沿った断面図である。
【図１４】図１３に続くＳＲＡＭの製造過程を説明するための図であり、図１４（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＭ−Ｍ′線に沿った断面図である。
【図１５】図２の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１６】図３の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１７】図４の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１８】図５の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１９】図６の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２０】図７の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２１】図８の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２２】図９の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２３】図１０の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２４】図１１の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２５】図１２の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２６】図１３の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２７】図１４の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２８】本発明の第２の実施の形態に係るＳＲＡＭ全体のパターン構成を表す平面図である。
【図２９】本発明の第３の実施の形態に係るＳＲＡＭ全体のパターン構成を表す平面図である。
【図３０】本発明の第４の実施の形態に係るＳＲＡＭ全体のパターン構成を表す平面図である。
【図３１】従来の製造方法を説明するためのＳＲＡＭ全体のパターン構成を表す平面図である。
【符号の説明】
１０，１０′…メモリセル、１１…半導体基板、１２…素子分離領域、１３…ｐ型能動領域、１４…ｎ型能動領域、２１ａ，２１ｂ…ワード線（ＷＬ１，ＷＬ２）、２２ａ，２２ｂ…共通ゲート線（ＧＬ１，ＧＬ２）、６１…導電膜、６１ａ，６１ｂ…ノード配線、Ｒ６１ａ，Ｒ６１ｂ…レジストパターン（ノード配線）、Ｓ６１ａ，Ｓ６１ｂ…保護膜パターン（ノード配線）、６３ａ，６３ｂ…ランディングパッド層、Ｒ６３ａ，Ｒ６３ｂ…レジストパターン（ランディングパッド層）、Ｓ６３ａ，Ｓ６３ｂ…保護膜パターン（ランディングパッド層）、６２…エッチング保護膜
【発明の属する技術分野】
本発明は、例えば６トランジスタ構成のＳＲＡＭ（Static Random Access Memory ；スタティック・ランダム・アクセス・メモリ）セル等、メモリセルがＣＭＯＳ（Complementary Metal Oxide Semiconductor)構成である半導体記憶装置に係り、特に、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型ＳＲＡＭに好適な半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通／非導通が制御されフリップフロップの２つの記憶ノードそれぞれをビット線に接続するか否かを決める２つのトランジスタ（ワードトランジスタ）とから構成されている。フリップフロップは２つのインバータにより構成されており、各インバータの入力端と出力端とは、２つのノード配線（記憶ノード−ゲート電極間配線）により交差してビット線に接続される。
【０００３】
このＳＲＡＭセルは、フリップフロップの負荷素子の違いによりＭＯＳトランジスタ負荷型と高抵抗負荷型との２種類に大別できる。このうちＭＯＳトランジスタ負荷型は、６つのトランジスタを有する構成となっており、負荷トランジスタの種類に応じてｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）負荷型、ＴＦＴ(Thin Film Transistor)負荷型が知られている。
【０００４】
また、近年、ワード線を各ワードトランジスタ毎に分離して配置した、所謂スプリットワード線(Split Word Line) 型のＳＲＡＭセルが提案されている（「A LOW COST MICROPROCESSOR COMPATIBLE, 18.4μm2,6-T BULK CELL TECHNOLOGY FOR HIGH SPEED SRAMS. VLSI Symposium Report,PP65-66,1993」）。この文献に記載されたスプリットワード線型のＳＲＡＭセルは、ｎ型の駆動トランジスタを直列接続し、その両端のそれぞれにワード線を直交させてワードトランジスタを配置したものである。
【０００５】
このようなＳＲＡＭセルを形成する場合、最も微小なセルサイズを実現するためには、露光装置の限界となるパターンデザインを用いることになる。すなわち、従来のＳＲＡＭセルにおいては、交差する２つのノード配線を同時にパターニングしていたが、この場合、２つのノード配線間の間隔は、露光装置の現像限界能力で決定されることになり、そのためそれ以上のセルサイズの縮小は困難であった。
【０００６】
【発明が解決しようとする課題】
上述のような問題を解消するものの１つとして、ＳＲＡＭセルのノード配線を２回に分けてレジストパターニングする技術が提案されている（M.Ishida et al,IEDM Tech.Dig.,P201(1998)）。この技術は、例えば図３１に示した２つのノード配線Ｒ１６１ｂ，Ｓ１６１ａをそれぞれ異なる工程で形成するものである。この方法では、従来の単一なフォトマスクを用いて一度にノード配線を形成する技術に比較して、フォトマスク上のノード配線パターンはピッチが緩和される分だけ間隔を狭めることができ、２つのノード配線間の離間スペースを露光装置の現像限界に依存することなく狭くすることが可能になる。
【０００７】
ところで、この種のＳＲＡＭセルでは、ビット線等に接続されるコンタクト（接続孔）上にランディングパッド層を孤立パターンとして設けることが望ましい。このランディングパッド層は、次の上層プラグを埋め込むコンタクトを形成する際に多少の合わせずれがあっても、プラグ間抵抗値を増大させないために設けられるものであり、工程の簡略化のためには、ノード配線と同一の階層（すなわち、同一の工程）で形成できることが望ましい。
【０００８】
しかしながら、上述した従来のレジストパターニングにおいては、いずれもノード配線と上記コンタクトとの間の距離が狭かったために、ノード配線層と同一の階層においてランディングパッド層を形成できる程度のスペースがなかった。また、図３１に示したように、従来では、メモリセルが全て同じ向きで連続するようにパターンを形成していた。このため、たとえノード配線を２回に分けてパターニングするとしても、ランディングパッド層は２つのノード配線のどちらにも同様に近接した配置となり、ノード配線とランディングパッド層とを同一の階層（すなわち、同一の工程）において形成することが困難であった。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、各メモリセルにおいて、接地線、電源線およびビット線へと繋がるコンタクトに対してランディングパッド層をノード配線と同一の階層に備えており、コンタクトを形成する際に多少の合わせずれがあっても対応でき、製造工程が簡略化されると共に高集積化が可能な半導体記憶装置を提供することにある。
【００１０】
また、本発明の第２の目的は、ノード配線と共に、接地線、電源線およびビット線へと繋がるコンタクトに対するランディングパッド層を、ノード配線と同じ階層に容易に形成することができ、製造工程を簡略化できると共に、高集積化を可能とする半導体記憶装置の製造方法を提供することにある。
【００１１】
本発明による半導体記憶装置は、第１の電源電圧を供給する第１の電源電圧供給線と第２の電源電圧を供給する第２の電源電圧供給線との間に直列接続されてゲートが共通に接続された第１の導電型の駆動トランジスタと第２の導電型の負荷トランジスタとからそれぞれが構成され、入力端と出力端とが第１のノード配線および第２のノード配線により交差して接続された２つのインバータを、メモリセル毎に有するものにおいて、第１のノード配線および第２のノード配線は、互いにかみ合うように配置された略Ｃ字形状の同一パターンを有し、第１のノード配線および第２のノード配線と同じ階層に、第１の電源電圧供給線，第２の電源電圧供給線、およびビット線それぞれに対応するコンタクト上の第１の導電膜および第２の導電膜を有し、第１の導電膜および第２の導電膜は、第１のノード配線および第２のノード配線と、同一の導電材料からなると共に同一の膜厚を有し、第１の導電膜は、各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上に、第２の導電膜は、各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上にそれぞれ配置され、第１のノード配線と第２のノード配線との間の離間スペースが露光装置の解像度限界以下であり、いずれの方向に隣接する２つのメモリセル間においても、第１のノード配線および第１の導電膜、並びに、第２のノード配線および第２の導電膜それぞれのパターンの位置が、互いにセルの中心を対称軸とした１８０°の回転対称または互いに鏡面対称の関係にあるものである。
【００１２】
本発明による半導体記憶装置の製造方法は、第１のノード配線および第２のノード配線並びに第１の導電膜および第２の導電膜となる導電膜を形成した後、この導電膜上にこの導電膜よりもエッチング速度が遅い膜を全面に形成する工程と、略Ｃ字形状の第１のノード配線のレジストパターンおよび各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上に配置された第１の導電膜のレジストパターンによってエッチング速度が遅い膜を加工してエッチングマスク層を形成する工程と、エッチングマスク層によって直下の導電膜を保護しながら、第１のノード配線と同一形状、かつ互いにかみ合うように配置された第２のノード配線のレジストパターンおよび各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上に配置された第２の導電膜のレジストパターンによって導電膜を加工する工程とを含み、いずれの方向に隣接する２つのメモリセル間においても、第１のノード配線および第１の導電膜、並びに、第２のノード配線および第２の導電膜それぞれのパターンの位置が、互いにセルの中心を対称軸とした１８０°の回転対称または互いに鏡面対称の関係となるように形成するものである。
【００１３】
本発明による半導体記憶装置では、２つのノード配線のそれぞれのパターンが、隣り合うセル間において、すなわち上下左右のいずれの方向においても、互いに異なる向きに配置されているため、特に、２つのノード配線をそれぞれ略Ｃ字形状の同一パターンに形成し、かつ、これら２つの略Ｃ字形状のパターンを互いにかみ合うように配置することによって、２つのノード配線と同じ階層に、ノード配線と同一の導電材料により形成されたランディングパッド層を有する構成とすることができる。
【００１４】
本発明による半導体記憶装置の製造方法では、第１および第２のノード配線が２回のパターニング工程により別々に形成されるため、ノード配線パターンはピッチが緩和される分だけ間隔を狭くすることが可能になると共に、第１のランディングパッド層および第２のランディングパッド層が、第１および第２のノード配線と同一の導電膜により形成される。特に、第１のノード配線のパターンを略Ｃ字形状に形成すると共に、第１のランディングパッド層を各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ、第１のノード配線および第１のランディングパッド層のパターン配置を隣り合うセル間においては互いに向きが異なるように配置して、更に、第２のノード配線のパターンを第１のノード配線とかみ合う向きの略Ｃ字形状に形成すると共に、第２のランディングパッド層を各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ第２のノード配線および第２のランディングパッド層のパターン配置を隣接するセル間においては互いに向きが異なるように配置することにより、第１のランディングパッド層および第２のランディングパッド層を余裕をもって形成することができる。
【００１５】
ちなみに、上下、左右のどちらか一方向に対してのみセルパターンの向きが異なるようにした場合には、従来の全てのセルパターンの向きを同じにした場合と同様に、ランディングパッド層が２つのノード配線のどちらにも近接することになり、ランディングパッド層をノード配線と同一の工程で形成することが困難である。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１７】
［第１の実施の形態］
図１は、本発明に係る６トランジスタ構成のスプリットワード線型ｐＭＯＳ負荷型ＳＲＡＭセルの回路構成を表すものである。
【００１８】
このｐＭＯＳ負荷型ＳＲＡＭセルは、ｎチャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳという）Ｑｎ１，Ｑｎ２、ｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えている。ｎＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジスタとして作用するものである。これらｐＭＯＳＱｐ１，Ｑｐ２およびｎＭＯＳＱｎ１，Ｑｎ２によって、入力端が互いに交叉して一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続された、２つのインバータ（フリップフロップ）が構成されている。
【００１９】
また、ｎＭＯＳＱｎ３とＱｎ４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【００２０】
このｐＭＯＳ負荷型のＳＲＡＭセルでは、片側のビット線ＢＬ１を高電位にするようにして、ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ１，ＷＬ２を介して所定電圧を印加することで両トランジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハイ）」になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが「Ｌ（ロー）」になるように、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、トランジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１とＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ１電位が「Ｌ」のときワードトランジスタＱｎ３がオンすることによって記憶ノードＮＤ１が強制的に”Ｌ”に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワードトランジスタＱｎ４がオンすることによって記憶ノードＮＤ２が強制的に「Ｈ」に移行すると、トランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノードＮＤ２が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が「Ｌ」であるか「Ｈ」であるかを、それぞれ「０」と「１」のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００２１】
図２（Ａ）は、本実施の形態に係るスプリットワード線型のＳＲＡＭセルの基本パターンの構成を表すものである。このＳＲＡＭセル１０は、ｐ型能動領域１３およびｎ型能動領域１４、図１に示したワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１），および駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）を備えている。ｐ型能動領域１３とｎ型能動領域１４とは、駆動トランジスタおよび負荷トランジスタの各チャネル電流方向が各メモリセル内で互いに平行となるように配置されている。
【００２２】
２本のワード線２１ａ，２１ｂは互いに平行に配置され、かつ、ｐ型能動領域１３に対しその両端付近でそれぞれ直交している。また、共通ゲート線２２ａ，２２ｂは、ワード線２１ａ，２１ｂの間において、ｐ型能動領域１３，ｎ型能動領域１４の双方に対し直交している。また、共通ゲート線２２ａ，２２ｂは、ワード線２１ａ，２１ｂと共に等間隔となるように互いに平行に配線されている。
【００２３】
次に、図２ないし図１４を参照して、上記基本パターンを有するスプリットワード線型のＳＲＡＭの製造過程を説明する。ここで、各図において、（Ａ）はＳＲＡＭセルの平面パターン、（Ｂ）は（Ａ）に示した切断線に沿った断面構成を示している。なお、各図の（Ｂ）においては基板内の不純物領域についての図示は省略されている。
【００２４】
本実施の形態では、まず、図２（Ａ），（Ｂ）に示したように、各メモリセル１０において、ｐ型ウェル領域とｎ型ウェル領域（図示せず）が形成されたシリコンウェハ等の半導体基板１１の表面側に、例えばＬＯＣＯＳ(Local Oxidation of Silicon)，トレンチ等にて素子分離領域１２を形成する。これにより、素子分離領域１２が形成されていないｐ型ウェル領域の表面領域が、ｎ型ＭＯＳのチャネルが形成されるｐ型能動領域１３となり、素子分離領域１２が形成されていないｎ型ウェル領域の表面領域が、ｐＭＯＳのチャネルが形成されるｎ型能動領域１４となる。この２つの能動領域１３，１４がそれぞれ矩形パターンを有し、互いに平行に形成される。
【００２５】
次に、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜２３，配線層２４，オフセット絶縁膜２５を順次成膜する。配線層２４は、例えばポリシリコン膜とＷＳｉｘ（タングステンシリサイド）膜からなり、ゲート酸化膜２３およびオフセット絶縁膜２５は酸化シリコンにより形成される。ポリシリコン膜は、その成膜時または成膜後に不純物を導入して導電化される。
【００２６】
続いて、ゲート電極パターンを用いて、オフセット絶縁膜２５，配線層２４，およびゲート酸化膜２３を連続して加工する。これにより、ワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１），および駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）が同時に形成される。
【００２７】
２本のワード線２１ａ，２１ｂはそれぞれｐ型能動領域１３の両端付近で直交し、互いに平行に配線される。また、共通ゲート線２２ａ，２２ｂはワード線２１ａ，２１ｂ間において、ｐ型能動領域１３，ｎ型能動領域１４の双方に対し直交し、ワード線２１ａ，２１ｂと共に等間隔となるように互いに平行に配線される。ワード線２１ａ，２１ｂおよび共通ゲート線２２ａ，２２ｂはそれぞれ矩形状にパターニングされる。
【００２８】
次に、公知のトランジスタ形成プロセスにより、各トランジスタのソースおよびドレインとなる不純物領域を形成する。これにより、ビット線が接続される拡散層領域３１ａ，３１ｂと、接地線が接続される拡散層領域３２と、電源線Ｖｃｃが接続される拡散層領域３３と、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂと、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂとが形成される（図２（Ａ））。すなわち、ｐ型能動領域１３に、ワードトランジスタＱｎ３，駆動トランジスタＱｎ１，駆動トランジスタＱｎ２およびワードトランジスタＱｎ４が直列接続した状態で同時に形成され、また、ｎ型能動領域１４には負荷トランジスタＱｐ１，Ｑｐ２が直列接続した状態で同時に形成される。なお、図１５はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００２９】
次に、図３（Ａ），（Ｂ）に示したように、第１の層間絶縁膜２７を全面に成膜し、必要に応じて表面を平坦化する。
【００３０】
続いて、ビット線が接続される拡散層領域３１ａ，３１ｂに、隣接するメモリセル同士で共有する形で、ビット線コンタクト４１ａ，４１ｂを形成する。更に、接地線が接続される拡散層領域３２に、接地線コンタクト４２を、電源線が接続される拡散層領域３３に、電源線コンタクト４３を、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂに、ｎ型記憶ノードコンタクト４４ａ，４４ｂを、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂに、ｐ型記憶ノードコンタクト４５ａ，４５ｂをそれぞれ形成する。
【００３１】
なお、これらコンタクト４１ａ，４１ｂ，〜４５ａ，４５ｂは、従来の整合コンタクト（Aligned Contact)または自己整合コンタクト（Self Aligned Contact）法により形成する。何れのコンタクトの形成工程においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに第１の層間絶縁膜２７の異方性エッチングを行う。
【００３２】
更に、共通ゲート線２２ａ，２２ｂ上に、ｎ型記憶ノード３４ａ，３４ｂおよびｐ型記憶ノード３５ａ，３５ｂと接続するためのゲート電極コンタクト４６ａ，４６ｂを形成する。なお、図１６はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００３３】
次に、図４（Ａ），（Ｂ）に示したように、第１の層間絶縁膜２７上に、第２の層間絶縁膜５０を形成する。続いて、この第２の層間絶縁膜５０のビット線コンタクト４１ａ，４１ｂに対応する位置にビット線コンタクト５１ａ，５１ｂを形成する。更に、接地線コンタクト４２上に接地線コンタクト５２を、電源線コンタクト４３上に電源線コンタクト５３を、ｎ型記憶ノードコンタクト４４ａ，４４ｂ上に記憶ノードコンタクト５４ａ，５４ｂを、ｐ型記憶ノードコンタクト４５ａ，４５ｂ上に記憶ノードコンタクト５５ａ，５５ｂをそれぞれ形成する。また、ゲート電極コンタクト４６ａ，４６ｂ上にゲート電極コンタクト５６ａ，５６ｂをそれぞれ形成する。これらのコンタクト４１ａ，４１ｂ，〜５６ａ，５６ｂは、従来のコンタクト形成プロセスによって形成することができる。なお、図１７はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００３４】
次に、図５（Ａ），（Ｂ）に示したように、第２の層間絶縁膜５０上に、ノード配線のための導電膜６１を形成する。導電膜６１は、例えば膜厚５０〜２００ｎｍ程度のＴｉ（チタン）若しくは類似の金属を用い、従来の半導体配線プロセスにて形成する。続いて、この導電膜６１の上に、この導電膜６１をエッチング時に保護するためにエッチング保護膜６２を形成する。例えば導電膜６１が金属配線である場合には、金属配線のエッチング中にエッチングされにくい、例えば二酸化珪素（ＳｉＯ2 ）系、有機物系若しくはこれらに類する膜を用いる。このように、ノード配線のために、下層の導電膜６１と上層のエッチング保護膜６２との２層構造とするのは、後述のように、２つのノード配線をフォトリソグラフィー加工技術を用いて形成し、２つのノード配線間の離間スペースを露光装置の解像限度以下に狭くするためである。
【００３５】
エッチング保護膜６２を形成した後、レジストパターンＲ６１ａを形成する。このレジストパターンＲ６１ａは、ＳＲＡＭセルの片側のノード配線、すなわち、前述のｎ型記憶ノードコンタクト５４ｂとｐ型記憶ノードコンタクト５５ｂとゲート電極コンタクト５６ａとを接続するための、後述のノード配線６１ａ（図１０）を形成するためのものである。レジストパターンＲ６１ａは例えばＣ字形状に形成されている。本実施の形態では、このレジストパターンＲ６１ａと同時に、後述のランディングパッド層を形成するための２つのレジストパターンＲ６３ａ，Ｒ６３ａを形成する。ここで、一方のレジストパターンＲ６３ａは前述のビット線コンタクト５１ａに対応する位置、他方のレジストパターンＲ６３ａは前述の接地線コンタクト５２に対応する位置にそれぞれ形成されている。なお、レジストパターンＲ６３ａは、ランディングパッド層としてパターンニング時の位置ずれに対応できるように各コンタクトよりも広い面積とする。
【００３６】
図１８はこの工程におけるＳＲＡＭ全体の平面構成を表している。この図において、ランディングパッド用のレジストパターンＲ６３ａは、隣え合うメモリセル間で共有されるように設けられている。ここでは、１つのメモリセルを構成する１つのレジストパターンＲ６１ａと２つのレジストパターンＲ６３ａとをパターンの１単位とみなすと、レジストパターンＲ６１ａと２つのレジストパターンＲ６３ａを含んだセルは、図の左右方向（ビット線に沿った方向）では、隣接するセル間において互いに１８０°の回転対称となるような位置関係を有している。一方、セルの、図の上下方向（ワード線に沿った方向）では、隣え合うセル間において鏡面対称となるように、つまり、交互に折り返したパターンとなるように形成されている。すなわち、本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａは、全てのメモリセルにおいて向きを同じにするのではなく、上下左右の隣り合うセル間において、向きが互いに異なるように配置されている。
【００３７】
ちなみに、上下、左右のどちらか一方向に対してのみセルパターンの向きが異なるようにした場合には、従来の全てのセルパターンの向きを同じにした場合と同様に、ランディングパッド層が２つのノード配線のどちらにも近接することになり、ランディングパッド層をノード配線と同一の工程で形成することが困難である。よって、本実施の形態では、上述のようにセルパターンの向きを上下左右の両方向ともに変化させている。
【００３８】
次に、図６（Ａ），（Ｂ）に示したように、これらレジストパターンＲ６１ａ，Ｒ６３ａ，Ｒ６３ａをマスクとしてエッチング保護膜６２をエッチングする。ここで、エッチング保護膜６２は上述のように二酸化珪素（ＳｉＯ2 ）系、有機物系若しくはこれらに類する膜であるため、エッチング保護膜６２のエッチングは導電膜６１の上で止まり、導電膜６１自体はエッチングされることはない。なお、図１９はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００３９】
続いて、レジストパターンＲ６１ａ，Ｒ６３ａ，Ｒ６３ａを除去すると、図７（Ａ），（Ｂ）に示したように、ノード配線の保護膜パターンＳ６１ａおよびランディングパッド層の保護膜パターンＳ６３ａが形成される。図２０はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４０】
このようにＳＲＡＭセルの片側のノード配線の保護膜パターンＳ６１ａおよびランディングパッド層の保護膜パターンＳ６３ａを形成した後、図８（Ａ），（Ｂ）に示したように、今度は、残るもう一方のレジストパターンＲ６１ｂを形成する。このレジストパターンＲ６１ｂは、もう一方のノード配線、すなわち前述のｎ型記憶ノードコンタクト５４ａとｐ型記憶ノードコンタクト５５ａとゲート電極コンタクト５６ｂとを接続するための、後述のノード配線６１ｂ（図１０）を形成するためのものである。レジストパターンＲ６１ｂは、レジストパターンＲ６１ａと同様にＣ字形状に形成されているが、各セルにおいて、保護膜パターンＳ６１ａとかみ合みあうような向きに配置されている。本実施の形態では、このレジストパターンＲ６１ｂと同時に、後述のランディングパッド層を形成するための２つのレジストパターンＲ６３ｂを形成する。ここで、一方のレジストパターンＲ６３ｂは前述のビット線コンタクト５１ｂに対応する位置、他方のレジストパターンＲ６３ｂは前述の電源線コンタクト５２に対応する位置にそれぞれ形成されている。レジストパターンＲ６３ｂも、レジストパターンＲ６３ａと同様に、ランディングパッド層として、パターンニング時の位置ずれに対応できるように各コンタクトよりも広い面積のものとする。
【００４１】
図２１は、この工程におけるＳＲＡＭ全体の平面構成を表している。レジストパターンＲ６３ｂは隣り合うメモリセル間で共有されるように設けられている。また、前述のレジストパターンＲ６１ａ，Ｒ６３ａと同様に、１つのメモリセルを構成する１つのレジストパターンＲ６１ｂと２つのレジストパターンＲ６３ｂとを１単位とみなすと、これらレジストパターンＲ６１ａ，Ｒ６３ａ，Ｒ６３ａを含んだセルもまた、上下左右に隣り合うセル間において向きが互いに異なるように配置される。
【００４２】
次に、図９（Ａ），（Ｂ）に示したように、これらレジストパターンＲ６１ｂ，Ｒ６３ｂ、および前述のノード配線の保護膜パターンＳ６１ａおよびランディングパッド層の保護膜パターンＳ６３ａをマスクとしてエッチングを行なって導電膜６１を選択的に除去する。図２２はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４３】
続いて、レジストパターンＲ６１ｂ，Ｒ６３ｂを除去すると、図１０（Ａ），（Ｂ）に示したように、ｎ型記憶ノードコンタクト５４ｂとｐ型記憶ノードコンタクト５５ｂとゲート電極コンタクト５６ａとを接続するためのノード配線６１ａ、およびｎ型記憶ノードコンタクト５４ａとｐ型記憶ノードコンタクト５５ａとゲート電極コンタクト５６ｂとを接続するためのノード配線６１ｂが形成される同時に、ビット線コンタクト５１ａおよび接地線コンタクト５２に対応する位置にランディングパッド層６３ａが、また、ビット線コンタクト５１ｂおよび電源線コンタクト５３に対応する位置にランディングパッド層６３ｂがそれぞれ形成される。図２３はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４４】
なお、ここで、上記のようにノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ａ，６３ｂ，６３ｂを形成した後、保護膜パターンＳ６１ａ，Ｓ６３ａは、これが二酸化珪素（ＳｉＯ2 ）系材料の場合、そのまま残しておいてもよいし、またＲＩＥ（Reactive Ion Etching :反応性イオンエッチング) 等によって除去してもよい。保護膜パターンＳ６１ａ，Ｓ６３ａが有機系材料の場合で、耐熱性に劣る場合には、ＲＩＥ等によって除去することが望ましい。
【００４５】
次に、図１１（Ａ），（Ｂ）に示したように、層間絶縁膜５０，ノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂ上に第３の層間絶縁膜７０を形成する。続いて、ビット線コンタクト５１ａ，５１ｂ上にビット線コンタクト７１ａ，７１ｂを形成する。更に、接地線コンタクト５２および電源線コンタクト５３上に、接地線および電源線コンタクト７２，７３をそれぞれ形成する。なお、図２４はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４６】
次に、図１２（Ａ），（Ｂ）に示したように、ビット線コンタクト７１ａ，７１ｂに接続されるビット線接続配線８１ａ，８１ｂを形成する。更に、上記接地線コンタクト７２および電源線コンタクト７３に接続される接地線８２および電源線８３を形成する。なお、図示はしないが、ビット線接続配線８１ａ，８１ｂと、接地線８２，電源線８３それぞれとの間の領域に、ワード線裏打ち配線を形成するようにしてもよい。なお、図２５はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４７】
次に、図１３（Ａ），（Ｂ）に示したように、層間絶縁膜７０および配線８１ａ，８１ｂ〜８４ａ，８４ｂの上に層間絶縁膜９０を形成する。続いて、ビット線接続配線８１ａ，８１ｂ上に、ビット線コンタクト９１ａ，９１ｂを形成する。なお、図２６はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４８】
次に、図１４（Ａ），（Ｂ）に示したように、層間絶縁膜９０およびビット線コンタクト７１ａ上に、ビット線コンタクト９１ａ，９１ｂに接続されるビット線１０１ａ，１０１ｂ（ＢＬ1 ，ＢＬ2 ）を形成する。図２７はこの工程におけるＳＲＡＭ全体の平面構成を表している。
【００４９】
なお、以上のコンタクトおよび配線は、従来の半導体コンタクト形成および配線形成プロセスにより形成することができる。最後に、特に図示しないが、必要な場合は更に上層の配線層を形成した後、オーバーコート膜の成膜およびパッド窓明け等の工程を経て、ＳＲＡＭの接続プロセスが終了する。
【００５０】
上述のように、本実施の形態では、２つのノード配線６１ａ，６１ｂを形成するに際し、ノード配線となる導電膜６１と、この導電膜６１よりもエッチング速度が遅いエッチング保護膜６２を順次、全面に成膜し、一方のノード配線６１ａのパターンにてエッチング速度が遅い膜を加工してエッチングマスク層（保護膜パターンＳ６１ａ）を形成し、このエッチングマスク層によって直下の導電膜６１を保護しながら、他方のノード配線６１ｂのパターンにて導電膜を加工することにより、２つのノード配線６１ａ，６１ｂを形成する。従って、従来の単一なフォトマスクを用いて一度にノード配線を形成する技術に比較して、フォトマスク上のノード配線パターンはピッチが緩和される分だけ間隔を狭めることができ、ノード配線間の離間スペースを露光装置の現像限界に依存することなく狭くすることが可能になり、セルサイズが縮小される。
【００５１】
加えて、本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわち、２つのノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわち、ランディングパッド層６３ａ，６３ｂのパターン）を、全てのメモリセルにおいて向きを同じにするのではなく、上下左右の隣り合うセル間で向きが互いに異なるように、左右方向には１８０°の回転対称、上下方向には鏡面対称の関係になるように形成し、かつ、レジストパターンＲ６３ａ，Ｒ６３ｂ（すなわち、ランディングパッド層６３ａ，６３ｂのパターン）を、左右に隣り合う２つのセル間に跨がるように形成している。従って、ノード配線６１ａ，６１ｂよりも上層の接地線、電源線およびビット線へと繋がるコンタクトに対して、ノード配線６１ａ，６１ｂと同じ階層においてランディングパッド層６３ａ，６３ｂを形成することができる。
【００５２】
以下、本発明の他の実施の形態について説明する。なお、以下の実施の形態においては、第１の実施の形態と各メモリセルのパターンの配置が異なるのみであり、その他の構成はいずれも第１の実施の形態と同様である。従って、以下の実施の形態においては、第１の実施の形態と同一の構成要素については同一の符号を付し、その詳細な説明は省略する。
【００５３】
［第２の実施の形態］
図２８は、本発明の第２の実施の形態に係るＳＲＡＭ全体の平面構成を表すものである。
【００５４】
第１の実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわちノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわちランディングパッド層６３ａ，６３ｂのパターン）を、左右方向には１８０°の回転対称、上下方向には鏡面対称の関係になるように形成したが、本実施の形態では、これらのレジストパターンを左右方向にも上下方向にも隣接するセルと互いに１８０°回転対称の関係にあるように形成したものである。図２８は、第１の実施の形態における図２１に対応しており、図２８から明らかなように、平面上に繰り返されるパターンの単位であるメモリセルは、図の左右方向にも上下方向にも、隣接するセルと互いに１８０°回転対称の関係にある。本実施の形態では、この図に則したレジストパターンを用いてノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂが形成される。なお、本実施の形態の作用および効果は、第１の実施の形態と同様であるので、その説明は省略する。
【００５５】
［第３の実施の形態］
図２９は、本発明の第３の実施の形態に係るＳＲＡＭ全体の平面構成を表すものである。
【００５６】
本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわちノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわちランディングパッド層６３ａ，６３ｂのパターン）を、左右方向には鏡面対称、上下方向には１８０°回転対称の位置関係にあるように形成したものである。図２９も、第１の実施の形態における図２１に対応しており、図２９から明らかなように、平面上に繰り返されるパターンの単位であるメモリセルは、図の左右方向には隣接するセルと互いに鏡面対称の関係にあり、上下方向には隣接するセルと互いに１８０°回転対称の関係にある。本実施の形態では、この図に則したレジストパターンを用いてノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂが形成される。なお、本実施の形態の作用および効果も、第１の実施の形態と同様であるので、その説明は省略する。
【００５７】
［第４の実施の形態］
図３０は、本発明の第４の実施の形態に係るＳＲＡＭ全体の平面構成を表すものである。
【００５８】
本実施の形態では、略Ｃ字形状のレジストパターンＲ６１ａ，Ｒ６１ｂ（すなわちノード配線６１ａ，６１ｂのパターン）およびレジストパターンＲ６３ａ，Ｒ６３ｂ（すなわちランディングパッド層６３ａ，６３ｂのパターン）を、左右方向にも上下方向にも隣接するセルと互いに鏡面対称の位置関係にあるように形成したものである。図３０も、第１の実施の形態における図２１に対応しており、図３０から明らかなように、平面上に繰り返されるパターンの単位であるメモリセルは、図の左右方向にも上下方向にも、隣接するセルと互いに鏡面対称の関係にある。本実施の形態においても、この図に則したレジストパターンを用いてノード配線６１ａ，６１ｂおよびランディングパッド層６３ａ，６３ｂが形成される。本実施の形態の作用および効果も、第１の実施の形態と同様であるので、その説明は省略する。
【００５９】
なお、ノード配線およびランディングパッド層のいずれも、その形状は上記実施の形態のものに限定されるものではなく、多少変形したものも含まれることはいうまでもない。
【００６０】
【発明の効果】
以上説明したように本発明の半導体記憶装置によれば、２つのノード配線のそれぞれのパターンを、隣り合うセル間においては互いに向きが異なるように配置するようにしたので、特に、２つのノード配線をそれぞれ略Ｃ字形状の同一パターンに形成し、かつ、これら２つの略Ｃ字形状のパターンを互いにかみ合うように配置することによって、２つのノード配線と同じ階層に、ノード配線と同一の導電材料により形成されたランディングパッド層を有する構成とすることができ、コンタクト形成の際の多少の合わせずれにも対応可能であると共に、製造工程も簡略化され、また、セルサイズが縮小され、高集積化を図ることができる。
【００６１】
また、本発明による半導体記憶装置の製造方法では、第１および第２のノード配線を２回のパターニング工程により別々に形成するため、フォトマスク上のノード配線パターンはピッチが緩和される分だけ間隔を狭めることができ、ノード配線間の離間スペースを露光装置の現像限界に依存することなく狭くすることが可能になる。
【００６２】
特に、第１のノード配線のパターンを略Ｃ字形状に形成すると共に、第１のランディングパッド層を各メモリセルの４辺のうち第１のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ、第１のノード配線および第１のランディングパッド層のパターン配置を隣接するセル間においては互いに向きが異なるように配置し、更に、第２のノード配線のパターンを第１のノード配線とかみ合う向きの略Ｃ字形状に形成すると共に、第２のランディングパッド層を各メモリセルの４辺のうち第２のノード配線に近接している２辺以外の２辺上にそれぞれ配置し、かつ第２のノード配線および第２のランディングパッド層のパターン配置を隣接するセル間においては互いに向きが異なるように配置することにより、第１および第２のランディングパッド層を第１および第２のノード配線と同一階層に同一工程で、余裕をもって形成することができる。従って、ノード配線と共に、接地線、電源線およびビット線へと繋がるコンタクトに対してランディングパッド層を容易に形成することができ、製造工程が簡略化されると共に、高集積化が可能となる。
【図面の簡単な説明】
【図１】本発明に係るｐＭＯＳ負荷型のＳＲＡＭセルの回路構成図である。
【図２】本発明の第１の実施の形態に係るＳＲＡＭの製造過程を説明するための図であり、図２（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＡ−Ａ′線に沿った断面図である。
【図３】図２に続くＳＲＡＭの製造過程を説明するための図であり、図３（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＢ−Ｂ′線に沿った断面図である。
【図４】図３に続くＳＲＡＭの製造過程を説明するための図であり、図４（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＣ−Ｃ′線に沿った断面図である。
【図５】図４に続くＳＲＡＭの製造過程を説明するための図であり、図５（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＤ−Ｄ′線に沿った断面図である。
【図６】図５に続くＳＲＡＭの製造過程を説明するための図であり、図６（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＥ−Ｅ′線に沿った断面図である。
【図７】図６に続くＳＲＡＭの製造過程を説明するための図であり、図７（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＦ−Ｆ′線に沿った断面図である。
【図８】図７に続くＳＲＡＭの製造過程を説明するための図であり、図８（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＧ−Ｇ′線に沿った断面図である。
【図９】図８に続くＳＲＡＭの製造過程を説明するための図であり、図９（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＨ−Ｈ′線に沿った断面図である。
【図１０】図９に続くＳＲＡＭの製造過程を説明するための図であり、図１０（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＩ−Ｉ′線に沿った断面図である。
【図１１】図１０に続くＳＲＡＭの製造過程を説明するための図であり、図１１（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＪ−Ｊ′線に沿った断面図である。
【図１２】図１１に続くＳＲＡＭの製造過程を説明するための図であり、図１２（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＫ−Ｋ′線に沿った断面図である。
【図１３】図１２に続くＳＲＡＭの製造過程を説明するための図であり、図１３（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＬ−Ｌ′線に沿った断面図である。
【図１４】図１３に続くＳＲＡＭの製造過程を説明するための図であり、図１４（Ａ）はパターンの平面図、同図（Ｂ）は（Ａ）のＭ−Ｍ′線に沿った断面図である。
【図１５】図２の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１６】図３の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１７】図４の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１８】図５の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図１９】図６の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２０】図７の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２１】図８の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２２】図９の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２３】図１０の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２４】図１１の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２５】図１２の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２６】図１３の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２７】図１４の工程に対応してＳＲＡＭ全体のパターン構成を表す平面図である。
【図２８】本発明の第２の実施の形態に係るＳＲＡＭ全体のパターン構成を表す平面図である。
【図２９】本発明の第３の実施の形態に係るＳＲＡＭ全体のパターン構成を表す平面図である。
【図３０】本発明の第４の実施の形態に係るＳＲＡＭ全体のパターン構成を表す平面図である。
【図３１】従来の製造方法を説明するためのＳＲＡＭ全体のパターン構成を表す平面図である。
【符号の説明】
１０，１０′…メモリセル、１１…半導体基板、１２…素子分離領域、１３…ｐ型能動領域、１４…ｎ型能動領域、２１ａ，２１ｂ…ワード線（ＷＬ１，ＷＬ２）、２２ａ，２２ｂ…共通ゲート線（ＧＬ１，ＧＬ２）、６１…導電膜、６１ａ，６１ｂ…ノード配線、Ｒ６１ａ，Ｒ６１ｂ…レジストパターン（ノード配線）、Ｓ６１ａ，Ｓ６１ｂ…保護膜パターン（ノード配線）、６３ａ，６３ｂ…ランディングパッド層、Ｒ６３ａ，Ｒ６３ｂ…レジストパターン（ランディングパッド層）、Ｓ６３ａ，Ｓ６３ｂ…保護膜パターン（ランディングパッド層）、６２…エッチング保護膜
Claims (8)
- 第１の電源電圧を供給する第１の電源電圧供給線と第２の電源電圧を供給する第２の電源電圧供給線との間に直列接続されてゲートが共通に接続された第１の導電型の駆動トランジスタと第２の導電型の負荷トランジスタとからそれぞれが構成され、入力端と出力端とが第１のノード配線および第２のノード配線により交差して接続された２つのインバータを、メモリセル毎に有する半導体記憶装置において、
前記第１のノード配線および第２のノード配線は、互いにかみ合うように配置された略Ｃ字形状の同一パターンを有し、
前記第１のノード配線および第２のノード配線と同じ階層に、前記第１の電源電圧供給線，前記第２の電源電圧供給線、およびビット線それぞれに対応するコンタクト上の第１の導電膜および第２の導電膜を備え、
前記第１の導電膜および第２の導電膜は、前記第１のノード配線および第２のノード配線と、同一の導電材料からなると共に同一の膜厚を有し、前記第１の導電膜は、各メモリセルの４辺のうち前記第１のノード配線に近接している２辺以外の２辺上に、前記第２の導電膜は、各メモリセルの４辺のうち前記第２のノード配線に近接している２辺以外の２辺上にそれぞれ配置され、
前記第１のノード配線と前記第２のノード配線との間の離間スペースが露光装置の解像度限界以下であり、
いずれの方向に隣接する２つのメモリセル間においても、前記第１のノード配線および第１の導電膜、並びに、前記第２のノード配線および第２の導電膜それぞれのパターンの位置が、互いにセルの中心を対称軸とした１８０°の回転対称または互いに鏡面対称の関係にある
半導体記憶装置。 - 各メモリセルにおいて、前記駆動トランジスタのチャネルが形成される第１の能動領域と、前記負荷トランジスタのチャネルが形成される第２の能動領域とが、前記駆動トランジスタおよび負荷トランジスタの各チャネル電流の方向が各メモリセル内で互いに平行となるように配置され、かつ、２つのインバータの各駆動トランジスタを直列に配置し、その両端のそれぞれにワード線を直交させてワードトランジスタを配置してなる
請求項１記載の半導体記憶装置。 - 前記第１の導電膜および第２の導電膜はそれぞれ、各メモリセルの４辺に隣り合うセル間に跨がって、かつ前記２つのノード配線を囲むように形成されている
請求項１または２記載の半導体記憶装置。 - 前記２つのノード配線の離間スペースが、ノード配線自体の幅よりも狭い
請求項１または２記載の半導体記憶装置。 - 前記ビット線は、第１のビット線および第２のビット線を含み、
前記第１の導電膜は、前記第１の電源電圧供給線および前記第１のビット線に対応するコンタクト上に形成され、
前記第２の導電膜は、前記第２の電源電圧供給線および前記第２のビット線に対応するコンタクト上に形成された
請求項１または２記載の半導体記憶装置。 - 第１の電源電圧を供給する第１の電源電圧供給線と第２の電源電圧を供給する第２の電源電圧供給線との間に直列接続されてゲートが共通に接続された第１の導電型の駆動トランジスタと第２の導電型の負荷トランジスタとからそれぞれが構成され、入力端と出力端とが第１のノード配線および第２のノード配線により交差して接続された２つのインバータを、メモリセル毎に有する半導体記憶装置の製造方法であって、
前記第１の電源電圧供給線，前記第２の電源電圧供給線、およびビット線それぞれに対応するコンタクト上の第１の導電膜および第２の導電膜を前記第１のノード配線および第２のノード配線と同じ階層に形成する工程を備え、
前記第１のノード配線および第２のノード配線並びに前記第１の導電膜および第２の導電膜を形成する工程は、
導電膜を形成した後、前記導電膜上に前記導電膜よりもエッチング速度が遅い膜を全面に形成する工程と、
略Ｃ字形状の前記第１のノード配線のレジストパターンおよび各メモリセルの４辺のうち前記第１のノード配線に近接している２辺以外の２辺上に配置された前記第１の導電膜のレジストパターンによって前記エッチング速度が遅い膜を加工してエッチングマスク層を形成する工程と、
前記エッチングマスク層によって直下の前記導電膜を保護しながら、前記第１のノード配線と同一形状、かつ互いにかみ合うように配置された前記第２のノード配線のレジストパターンおよび各メモリセルの４辺のうち前記第２のノード配線に近接している２辺以外の２辺上に配置された前記第２の導電膜のレジストパターンによって前記導電膜を加工する工程とを含み、
いずれの方向に隣接する２つのメモリセル間においても、前記第１のノード配線および第１の導電膜、並びに、前記第２のノード配線および第２の導電膜それぞれのパターンの位置が、互いにセルの中心を対称軸とした１８０°の回転対称または互いに鏡面対称の関係となるように形成する
半導体記憶装置の製造方法。 - 前記導電膜を加工する際に、前記第２のノード配線に対応するレジストパターンを、前記導電膜上において、既に形成された前記エッチングマスク層に対して前記エッチングマスク層および第２のノード配線のパターン幅より狭い離間幅で近接するように形成し、前記レジストパターンおよび前記エッチングマスク層が形成された状態で、前記導電膜の露出した部分を選択的に除去する
請求項６記載の半導体記憶装置の製造方法。 - 前記ビット線は、第１のビット線および第２のビット線を含み、
前記第１の導電膜は、前記第１の電源電圧供給線および前記第１のビット線に対応するコンタクト上に形成され、
前記第２の導電膜は、前記第２の電源電圧供給線および前記第２のビット線に対応するコンタクト上に形成された
請求項６記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065727A JP4825999B2 (ja) | 1999-05-14 | 2000-03-06 | 半導体記憶装置およびその製造方法 |
| US09/570,560 US6525382B1 (en) | 1999-05-14 | 2000-05-12 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-134163 | 1999-05-14 | ||
| JP1999134163 | 1999-05-14 | ||
| JP13416399 | 1999-05-14 | ||
| JP2000065727A JP4825999B2 (ja) | 1999-05-14 | 2000-03-06 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035938A JP2001035938A (ja) | 2001-02-09 |
| JP4825999B2 true JP4825999B2 (ja) | 2011-11-30 |
Family
ID=26468342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065727A Expired - Lifetime JP4825999B2 (ja) | 1999-05-14 | 2000-03-06 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6525382B1 (ja) |
| JP (1) | JP4825999B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7574362B2 (en) * | 2001-03-14 | 2009-08-11 | At&T Intellectual Property Ii, L.P. | Method for automated sentence planning in a task classification system |
| WO2002073453A1 (en) * | 2001-03-14 | 2002-09-19 | At & T Corp. | A trainable sentence planning system |
| JP4645170B2 (ja) * | 2004-11-25 | 2011-03-09 | 東洋紡績株式会社 | 接着剤およびそれを用いたフレキシブル印刷回路基板 |
| JP4846721B2 (ja) | 2005-05-11 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| FR2915316A1 (fr) * | 2007-04-20 | 2008-10-24 | St Microelectronics Sa | Procede de fabrication d'une couche d'un circuit integre a l'aide d'un masque |
| US8555232B2 (en) | 2011-02-28 | 2013-10-08 | Apple Inc. | Wire routing using virtual landing pads |
| US11581278B2 (en) | 2020-10-19 | 2023-02-14 | Micron Technology, Inc. | Semiconductor device and method of forming the same |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
| US5166902A (en) * | 1991-03-18 | 1992-11-24 | United Technologies Corporation | SRAM memory cell |
| KR940006273A (ko) * | 1992-06-20 | 1994-03-23 | 오가 노리오 | 스태틱램(sram) 장치 및 그 제조방법 |
| JPH06151776A (ja) * | 1992-10-30 | 1994-05-31 | Sony Corp | 薄膜トランジスタ型スタティックｒａｍ |
| JPH06188388A (ja) * | 1992-12-17 | 1994-07-08 | Hitachi Ltd | 半導体記憶装置 |
| JP3428240B2 (ja) * | 1995-07-31 | 2003-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US5745404A (en) * | 1995-12-05 | 1998-04-28 | Integrated Device Technology, In.C | ISRAM layout and structure |
| JPH09199613A (ja) * | 1996-01-17 | 1997-07-31 | Sony Corp | 半導体装置 |
| JP2872124B2 (ja) * | 1996-07-15 | 1999-03-17 | 日本電気株式会社 | Ｃｍｏｓ型スタティックメモリ |
| JP3523762B2 (ja) * | 1996-12-19 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置 |
| JPH1117026A (ja) * | 1997-06-27 | 1999-01-22 | Sony Corp | 半導体記憶装置 |
| KR100305922B1 (ko) * | 1997-12-23 | 2001-12-17 | 윤종용 | 씨모오스스테이틱랜덤액세스메모리장치 |
| JP4501164B2 (ja) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| JP4214428B2 (ja) * | 1998-07-17 | 2009-01-28 | ソニー株式会社 | 半導体記憶装置 |
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
-
2000
- 2000-03-06 JP JP2000065727A patent/JP4825999B2/ja not_active Expired - Lifetime
- 2000-05-12 US US09/570,560 patent/US6525382B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001035938A (ja) | 2001-02-09 |
| US6525382B1 (en) | 2003-02-25 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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