JPH09199613A - 半導体装置 - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims abstract description 86
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- 230000013011 mating Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 6
- 241000293849 Cordylanthus Species 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
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- 239000012535 impurity Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】スイッチングトランジスタとドライバトランジ
スタとを接続する拡散層の幅を確保でき、合わせずれに
よる抵抗上昇を効果的に抑制できるSRAM半導体装置
を提供する。 【解決手段】スイッチングトランジスタと一方のインバ
ータを構成するドライバトランジスタとを接続する接続
拡散層領域に対し、他方のインバータを構成するドライ
バトランジスタのゲート電極が接続されている半導体装
置に対し、スイッチングトランジスタの向きをドライバ
トランジスタの向きに対して、鈍角に形成する。また、
更にスイッチングトランジスタ相互を接続する第2接続
拡散層領域にビット線コンタクトが形成されている半導
体装置に対しては、第1接続拡散層領域をく字状に形成
し、このく字状第1接続拡散層領域の屈曲領域に他方の
インバータを構成するドライバトランジスタのゲート電
極を接続する。
スタとを接続する拡散層の幅を確保でき、合わせずれに
よる抵抗上昇を効果的に抑制できるSRAM半導体装置
を提供する。 【解決手段】スイッチングトランジスタと一方のインバ
ータを構成するドライバトランジスタとを接続する接続
拡散層領域に対し、他方のインバータを構成するドライ
バトランジスタのゲート電極が接続されている半導体装
置に対し、スイッチングトランジスタの向きをドライバ
トランジスタの向きに対して、鈍角に形成する。また、
更にスイッチングトランジスタ相互を接続する第2接続
拡散層領域にビット線コンタクトが形成されている半導
体装置に対しては、第1接続拡散層領域をく字状に形成
し、このく字状第1接続拡散層領域の屈曲領域に他方の
インバータを構成するドライバトランジスタのゲート電
極を接続する。
Description
【0001】
【発明の属する技術分野】本発明は、SRAM(Static
Random Access Memory )の改良に関する。
Random Access Memory )の改良に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】SRA
Mは、高速、かつ低消費電力のメモリーであることか
ら、近年の移動機器の発達に伴い注目されている。ここ
で、一般的な高抵抗負荷あるいはTFT(Thin Film T
r)を用いたSRAMのメモリーセルパターンを図2に
示す。
Mは、高速、かつ低消費電力のメモリーであることか
ら、近年の移動機器の発達に伴い注目されている。ここ
で、一般的な高抵抗負荷あるいはTFT(Thin Film T
r)を用いたSRAMのメモリーセルパターンを図2に
示す。
【0003】この図では、拡散層領域、一般的にはポリ
サイドで形成されるゲート電極、及びこれらを接続する
埋込コンタクトを示してある。図4にその回路図を示
す。この回路図において、HR1,HR2は、高抵抗負
荷又はTFTである。図2に示すSRAMは、ビットラ
イン(図示していないが、ワード線WLと直交する)と
インバータとを接続するスイッチングトランジスタTr
3が接続拡散層領域CDR1を介してインバータを構成
するドライバトランジスタTr1と、スイッチングトラ
ンジスタTr4が接続拡散層領域CDR2を介してイン
バータを構成するドライバトランジスタTr2と、それ
ぞれ接続されている。また、この接続拡散層領域CDR
1,CDR2には、それぞれ他方のインバータを構成す
るドライバトランジスタTr2,Tr1のゲート電極P
S2,PS1が接続されている。また、スイッチングト
ランジスタTr3,Tr4にはそれぞれワード線WLが
接続されている。なお、ゲート電極PS1,PS2、及
びワード線WLの周縁にはサイドウオールSWが形成さ
れており、拡散層(図中網点で示した)とフィールド酸
化膜との境界にはいわゆるバーズビークBBが形成され
ている。
サイドで形成されるゲート電極、及びこれらを接続する
埋込コンタクトを示してある。図4にその回路図を示
す。この回路図において、HR1,HR2は、高抵抗負
荷又はTFTである。図2に示すSRAMは、ビットラ
イン(図示していないが、ワード線WLと直交する)と
インバータとを接続するスイッチングトランジスタTr
3が接続拡散層領域CDR1を介してインバータを構成
するドライバトランジスタTr1と、スイッチングトラ
ンジスタTr4が接続拡散層領域CDR2を介してイン
バータを構成するドライバトランジスタTr2と、それ
ぞれ接続されている。また、この接続拡散層領域CDR
1,CDR2には、それぞれ他方のインバータを構成す
るドライバトランジスタTr2,Tr1のゲート電極P
S2,PS1が接続されている。また、スイッチングト
ランジスタTr3,Tr4にはそれぞれワード線WLが
接続されている。なお、ゲート電極PS1,PS2、及
びワード線WLの周縁にはサイドウオールSWが形成さ
れており、拡散層(図中網点で示した)とフィールド酸
化膜との境界にはいわゆるバーズビークBBが形成され
ている。
【0004】ところで、ドライバトランジスタのゲート
電極の合わせずれが発生する場合がある。この合わせず
れが、接続拡散層領域CDR1とゲート電極PS2との
重なり面積が大きくなる方向に発生する場合について説
明する。図2中、スイッチングトランジスタTr3とド
ライバトランジスタTr1とを接続する接続拡散層領域
CDR1の矢印で示した部分は、ゲート電極PS2の下
の基板には拡散層が形成されないこと、更にホットキャ
リア対策として用いられているLDD構造にするための
サイドウオールSW下の基板の拡散層は低濃度であるこ
とから、図3に示すように、ゲート電極PS2が図中上
側にずれると、矢印で示した部分の接続拡散層領域CD
R1の幅が狭くなり、抵抗が上昇する場合がある。この
ようになると、図4に示した回路図中、抵抗R1が大き
くなり、ノードN1の電位が上がらなくなり、低電圧動
作が困難になる。また、反対の方向の位置ずれが生じた
場合(図2で下へずれた場合)は、今度はR2の抵抗が
大きくなり、同様の事態が起こる。
電極の合わせずれが発生する場合がある。この合わせず
れが、接続拡散層領域CDR1とゲート電極PS2との
重なり面積が大きくなる方向に発生する場合について説
明する。図2中、スイッチングトランジスタTr3とド
ライバトランジスタTr1とを接続する接続拡散層領域
CDR1の矢印で示した部分は、ゲート電極PS2の下
の基板には拡散層が形成されないこと、更にホットキャ
リア対策として用いられているLDD構造にするための
サイドウオールSW下の基板の拡散層は低濃度であるこ
とから、図3に示すように、ゲート電極PS2が図中上
側にずれると、矢印で示した部分の接続拡散層領域CD
R1の幅が狭くなり、抵抗が上昇する場合がある。この
ようになると、図4に示した回路図中、抵抗R1が大き
くなり、ノードN1の電位が上がらなくなり、低電圧動
作が困難になる。また、反対の方向の位置ずれが生じた
場合(図2で下へずれた場合)は、今度はR2の抵抗が
大きくなり、同様の事態が起こる。
【0005】一方、図6に示すようなメモリーセルパタ
ーンを持つSRAMがある。このSRAMの回路図も図
4に示したものと同じであり、同一部分には図2と同一
符号を付す。このSRAMは、図2に示したパターンと
異なり、スイッチングトランジスタTr3,Tr4相互
が第2接続拡散層領域2CDRによって接続され、この
第2接続拡散層領域2CDRには、ビット線コンタクト
BCが形成されている。また、スイッチングトランジス
タTr3とドライバトランジスタTr1とは第1接続拡
散層領域1CDRを介して接続されている。
ーンを持つSRAMがある。このSRAMの回路図も図
4に示したものと同じであり、同一部分には図2と同一
符号を付す。このSRAMは、図2に示したパターンと
異なり、スイッチングトランジスタTr3,Tr4相互
が第2接続拡散層領域2CDRによって接続され、この
第2接続拡散層領域2CDRには、ビット線コンタクト
BCが形成されている。また、スイッチングトランジス
タTr3とドライバトランジスタTr1とは第1接続拡
散層領域1CDRを介して接続されている。
【0006】この図6に示したSRAMにおいても、同
様に、第1接続拡散層領域1CDRとゲート電極PS2
との重なり面積が大きくなる方向に合わせずれが発生す
る場合がある。これが発生すると、スイッチングトラン
ジスタTr3とドライバトランジスタTr1とを接続す
る第1接続拡散層領域1CDRの矢印で示した部分は、
同様にその幅が狭くなり、抵抗が上昇する場合がある。
このようになると、図4に示した回路図中、抵抗R1が
大きくなり、ノードN1の電位が上がらなくなり、低電
圧動作が困難になる。
様に、第1接続拡散層領域1CDRとゲート電極PS2
との重なり面積が大きくなる方向に合わせずれが発生す
る場合がある。これが発生すると、スイッチングトラン
ジスタTr3とドライバトランジスタTr1とを接続す
る第1接続拡散層領域1CDRの矢印で示した部分は、
同様にその幅が狭くなり、抵抗が上昇する場合がある。
このようになると、図4に示した回路図中、抵抗R1が
大きくなり、ノードN1の電位が上がらなくなり、低電
圧動作が困難になる。
【0007】本発明は、上記事情に鑑みなされたもの
で、スイッチングトランジスタとドライバトランジスタ
とを接続する拡散層の幅を確保でき、合わせずれによる
抵抗上昇を効果的に抑制できるSRAM半導体装置を提
供することを目的とする。
で、スイッチングトランジスタとドライバトランジスタ
とを接続する拡散層の幅を確保でき、合わせずれによる
抵抗上昇を効果的に抑制できるSRAM半導体装置を提
供することを目的とする。
【0008】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の第1の半導体装置を提供する。 (1)スタティックランダムアクセスメモリであって、
スイッチングトランジスタと一方のインバータを構成す
るドライバトランジスタとを接続する接続拡散層領域に
対し、他方のインバータを構成するドライバトランジス
タのゲート電極が接続されている半導体装置において、
前記スイッチングトランジスタのソース拡散層、ゲート
電極、ドレイン拡散層の配列方向が、ドライバトランジ
スタのソース拡散層、ゲート電極、ドレイン拡散層の配
列方向に対して、鈍角に形成されてなることを特徴とす
る半導体装置。
成するため、次の第1の半導体装置を提供する。 (1)スタティックランダムアクセスメモリであって、
スイッチングトランジスタと一方のインバータを構成す
るドライバトランジスタとを接続する接続拡散層領域に
対し、他方のインバータを構成するドライバトランジス
タのゲート電極が接続されている半導体装置において、
前記スイッチングトランジスタのソース拡散層、ゲート
電極、ドレイン拡散層の配列方向が、ドライバトランジ
スタのソース拡散層、ゲート電極、ドレイン拡散層の配
列方向に対して、鈍角に形成されてなることを特徴とす
る半導体装置。
【0009】また、本発明は、上記目的を達成するた
め、次の第2の半導体装置を提供する。 (2)スタティックランダムアクセスメモリであって、
スイッチングトランジスタと一方のインバータを構成す
るドライバトランジスタとを接続する第1接続拡散層領
域に対し、他方のインバータを構成するドライバトラン
ジスタのゲート電極が接続され、かつスイッチングトラ
ンジスタ相互を接続する第2接続拡散層領域にビット線
コンタクトが形成されている半導体装置において、第1
接続拡散層領域がく字状に形成され、該く字状第1接続
拡散層領域の屈曲領域に他方のインバータを構成するド
ライバトランジスタのゲート電極が接続されてなること
を特徴とする半導体装置。 (3)第2接続拡散層領域がワード線方向に延伸され、
該第2接続拡散層領域の延伸部にビット線コンタクトが
形成されている上記(2)記載の半導体装置。
め、次の第2の半導体装置を提供する。 (2)スタティックランダムアクセスメモリであって、
スイッチングトランジスタと一方のインバータを構成す
るドライバトランジスタとを接続する第1接続拡散層領
域に対し、他方のインバータを構成するドライバトラン
ジスタのゲート電極が接続され、かつスイッチングトラ
ンジスタ相互を接続する第2接続拡散層領域にビット線
コンタクトが形成されている半導体装置において、第1
接続拡散層領域がく字状に形成され、該く字状第1接続
拡散層領域の屈曲領域に他方のインバータを構成するド
ライバトランジスタのゲート電極が接続されてなること
を特徴とする半導体装置。 (3)第2接続拡散層領域がワード線方向に延伸され、
該第2接続拡散層領域の延伸部にビット線コンタクトが
形成されている上記(2)記載の半導体装置。
【0010】上記第1の半導体装置は、SRAMであ
り、スイッチングトランジスタをドライバトランジスタ
に向けて斜めに配置したものである。これにより、両ト
ランジスタを接続する接続拡散層領域を無理なく幅広に
形成することができ、従ってドライバトランジスタのゲ
ート電極の合わせずれが生じてゲート電極が接続拡散層
領域に大きく食い込んだとしても、抵抗上昇は起こり難
い。
り、スイッチングトランジスタをドライバトランジスタ
に向けて斜めに配置したものである。これにより、両ト
ランジスタを接続する接続拡散層領域を無理なく幅広に
形成することができ、従ってドライバトランジスタのゲ
ート電極の合わせずれが生じてゲート電極が接続拡散層
領域に大きく食い込んだとしても、抵抗上昇は起こり難
い。
【0011】また、第2の半導体装置は、スイッチング
トランジスタとドライバトランジスタとを接続する接続
拡散層領域をく字状にし、そのく字状の屈曲部を他のド
ライバトランジスタとの接続領域としたものである。こ
れにより、接続拡散層領域の幅広の屈曲部においてドラ
イバトランジスタと接続することが可能であるため、ド
ライバトランジスタのゲート電極の合わせずれを吸収
し、抵抗上昇は起こり難い。
トランジスタとドライバトランジスタとを接続する接続
拡散層領域をく字状にし、そのく字状の屈曲部を他のド
ライバトランジスタとの接続領域としたものである。こ
れにより、接続拡散層領域の幅広の屈曲部においてドラ
イバトランジスタと接続することが可能であるため、ド
ライバトランジスタのゲート電極の合わせずれを吸収
し、抵抗上昇は起こり難い。
【0012】この場合、接続拡散層領域をく字状にした
ことに伴い、スイッチングトランジスタは接続するドラ
イバトランジスタ側に接近するので、ビットコンタクト
に対しては、スイッチングトランジスタ相互を接続する
接続拡散層領域をワード線方向に延ばし、接続すること
ができる。
ことに伴い、スイッチングトランジスタは接続するドラ
イバトランジスタ側に接近するので、ビットコンタクト
に対しては、スイッチングトランジスタ相互を接続する
接続拡散層領域をワード線方向に延ばし、接続すること
ができる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は下記の実施形態に限定
されるものではない。。 [実施形態1]図1に本発明のSRAMの平面パターン
を示す。このSRAMの回路図を図4に示す。図1にお
いて、ワード線WLとビット線(図示せず)とが直交し
ており、ワード線WLはスイッチングトランジスタTr
3,Tr4のゲート電極を構成する。スイッチングトラ
ンジスタTr3とドライバトランジスタTr1とは接続
拡散層領域CDR1で接続されている。同様に、スイッ
チングトランジスタTr4とドライバトランジスタTr
2とは接続拡散層領域CDR2で接続されている。ま
た、ドライバトランジスタTr1,Tr2のそれぞれの
ゲート電極PS1,PS2が、それぞれ接続拡散層領域
CDR2、CDR1と接続されている。また、ゲート電
極PS1,PS2,更にワード線WLの側壁にはそれぞ
れホットキャリア対策のLDD用のサイドウオールSW
が形成され、サイドウオールSWの下の基板の不純物濃
度は低濃度となっている。また、拡散層(図中網点で示
した)を分離するフィールド酸化膜の端部はバーズビー
クBBが形成されている。
て具体的に説明するが、本発明は下記の実施形態に限定
されるものではない。。 [実施形態1]図1に本発明のSRAMの平面パターン
を示す。このSRAMの回路図を図4に示す。図1にお
いて、ワード線WLとビット線(図示せず)とが直交し
ており、ワード線WLはスイッチングトランジスタTr
3,Tr4のゲート電極を構成する。スイッチングトラ
ンジスタTr3とドライバトランジスタTr1とは接続
拡散層領域CDR1で接続されている。同様に、スイッ
チングトランジスタTr4とドライバトランジスタTr
2とは接続拡散層領域CDR2で接続されている。ま
た、ドライバトランジスタTr1,Tr2のそれぞれの
ゲート電極PS1,PS2が、それぞれ接続拡散層領域
CDR2、CDR1と接続されている。また、ゲート電
極PS1,PS2,更にワード線WLの側壁にはそれぞ
れホットキャリア対策のLDD用のサイドウオールSW
が形成され、サイドウオールSWの下の基板の不純物濃
度は低濃度となっている。また、拡散層(図中網点で示
した)を分離するフィールド酸化膜の端部はバーズビー
クBBが形成されている。
【0014】図4の回路図に示すように、接続拡散層領
域CDR1,CDR2は回路的に抵抗を形成し、図3で
示したように、この拡散層領域に接続する導電層の下の
基板には拡散層が形成されないので、その分この接続拡
散層領域の幅が狭くなる。しかし、本例においては、ス
イッチングトランジスタTr3,Tr4は、それぞれそ
のソース拡散層、ゲート電極、ドレイン拡散層の配列方
向(以下、トランジスタの向きという)が、ワード線の
配線方向と直交する向きからそれぞれ接続するドライバ
トランジスタTr1,Tr2の向きと鈍角をなすように
形成してある。このため、接続拡散層領域は、スイッチ
ングトランジスタとドライバトランジスタとが直交して
いた場合と比較して幅広に形成することが可能であり、
また、長さを短くすることも可能である。従って、ドラ
イバトランジスタのゲート電極PS1,PS2の合わせ
ずれが生じ、ゲート電極PS1,PS2の接続拡散層領
域CDR1,CDR2に対する重なり幅が大きくなり、
ゲート電極下部の基板に拡散層が形成されないことから
生じる接続拡散層領域幅の低減が生じたとしても、十分
幅に余裕を設けることができるので、抵抗の増大を可及
的に防止することができる。スイッチングトランジスタ
がドライバトランジスタとなす角度θは、鈍角である。
域CDR1,CDR2は回路的に抵抗を形成し、図3で
示したように、この拡散層領域に接続する導電層の下の
基板には拡散層が形成されないので、その分この接続拡
散層領域の幅が狭くなる。しかし、本例においては、ス
イッチングトランジスタTr3,Tr4は、それぞれそ
のソース拡散層、ゲート電極、ドレイン拡散層の配列方
向(以下、トランジスタの向きという)が、ワード線の
配線方向と直交する向きからそれぞれ接続するドライバ
トランジスタTr1,Tr2の向きと鈍角をなすように
形成してある。このため、接続拡散層領域は、スイッチ
ングトランジスタとドライバトランジスタとが直交して
いた場合と比較して幅広に形成することが可能であり、
また、長さを短くすることも可能である。従って、ドラ
イバトランジスタのゲート電極PS1,PS2の合わせ
ずれが生じ、ゲート電極PS1,PS2の接続拡散層領
域CDR1,CDR2に対する重なり幅が大きくなり、
ゲート電極下部の基板に拡散層が形成されないことから
生じる接続拡散層領域幅の低減が生じたとしても、十分
幅に余裕を設けることができるので、抵抗の増大を可及
的に防止することができる。スイッチングトランジスタ
がドライバトランジスタとなす角度θは、鈍角である。
【0015】このように、本例のSRAMは、ドライバ
トランジスタのゲート電極の合わせずれを吸収できる構
造となっているので、プロセスばらつきによる動作の不
安定性が小さくなり、低電圧での動作が可能となる。こ
のため、消費電力を小さくすることができ、バッテリー
バックアップ時の電圧を下げることができる。
トランジスタのゲート電極の合わせずれを吸収できる構
造となっているので、プロセスばらつきによる動作の不
安定性が小さくなり、低電圧での動作が可能となる。こ
のため、消費電力を小さくすることができ、バッテリー
バックアップ時の電圧を下げることができる。
【0016】なお、図6に示したパターンのSRAMに
おいても、スイッチングトランジスタTr3のソース拡
散層、ゲート電極、ドレイン拡散層の配列方向を、ドラ
イバトランジスタTr1のソース拡散層、ゲート電極、
ドレイン拡散層の配列方向に対して、鈍角に形成するこ
とは可能である。
おいても、スイッチングトランジスタTr3のソース拡
散層、ゲート電極、ドレイン拡散層の配列方向を、ドラ
イバトランジスタTr1のソース拡散層、ゲート電極、
ドレイン拡散層の配列方向に対して、鈍角に形成するこ
とは可能である。
【0017】本例のSRAMにおいては、その他の構造
は、通常のSRAMと同様であり、その説明は省略す
る。 [実施形態2]本例のSRAMについて、図5の平面パ
ターンで説明する。このSRAMの回路図は図4に示し
た。図5のSRAMは、図6に示した従来のSRAMを
改良したものである。
は、通常のSRAMと同様であり、その説明は省略す
る。 [実施形態2]本例のSRAMについて、図5の平面パ
ターンで説明する。このSRAMの回路図は図4に示し
た。図5のSRAMは、図6に示した従来のSRAMを
改良したものである。
【0018】ワード線WLとビット線(図示せず)とが
直交しており、ワード線WLはスイッチングトランジス
タTr3,Tr4のゲート電極を構成する。これらのス
イッチングトランジスタTr3,Tr4は第2接続拡散
領域2CDRによって接続されている。スイッチングト
ランジスタTr3,Tr4は、図6に示したものより図
面上右に寄っており、ビットコンタクトBCと第2接続
拡散領域2CDRとは、第2接続拡散層領域2CDRの
延伸部分2CDRSで接続されている。
直交しており、ワード線WLはスイッチングトランジス
タTr3,Tr4のゲート電極を構成する。これらのス
イッチングトランジスタTr3,Tr4は第2接続拡散
領域2CDRによって接続されている。スイッチングト
ランジスタTr3,Tr4は、図6に示したものより図
面上右に寄っており、ビットコンタクトBCと第2接続
拡散領域2CDRとは、第2接続拡散層領域2CDRの
延伸部分2CDRSで接続されている。
【0019】また、スイッチングトランジスタTr3と
ドライバトランジスタTr1とは第1接続拡散層領域1
CDRで接続されている。また、ドライバトランジスタ
Tr1のゲート電極PS1がドライバトランジスタTr
2の拡散層と接続されていると共に、ドライバトランジ
スタTr2のゲート電極PS2が上記第1接続拡散層領
域1CDRと接続されている。
ドライバトランジスタTr1とは第1接続拡散層領域1
CDRで接続されている。また、ドライバトランジスタ
Tr1のゲート電極PS1がドライバトランジスタTr
2の拡散層と接続されていると共に、ドライバトランジ
スタTr2のゲート電極PS2が上記第1接続拡散層領
域1CDRと接続されている。
【0020】この第1接続拡散層領域1CDRはく字状
になっており、その屈曲部は幅広に形成されている。こ
のため、ドライバトランジスタTr2のゲート電極PS
2の合わせずれが生じ、ゲート電極PS2の第1接続拡
散層領域1CDRに対する重なり幅が大きくなり、ゲー
ト電極PS2下部の基板に拡散層が形成されないことか
ら生じる第1接続拡散層領域1CDR幅の低減が生じた
としても、抵抗の増大を可及的に防止することができ
る。
になっており、その屈曲部は幅広に形成されている。こ
のため、ドライバトランジスタTr2のゲート電極PS
2の合わせずれが生じ、ゲート電極PS2の第1接続拡
散層領域1CDRに対する重なり幅が大きくなり、ゲー
ト電極PS2下部の基板に拡散層が形成されないことか
ら生じる第1接続拡散層領域1CDR幅の低減が生じた
としても、抵抗の増大を可及的に防止することができ
る。
【0021】本例においては、第1接続拡散領域1CD
Rをく字状にしたので、これと接続するスイッチングト
ランジスタTr3,Tr4はドライバトランジスタTr
1側に接近することになる。その結果、ビット線コンタ
クトと第2接続拡散層領域とは距離が離れるので、上述
したように、第2接続拡散層領域2CDRを延伸してビ
ット線コンタクトBCと接する構造となっている。
Rをく字状にしたので、これと接続するスイッチングト
ランジスタTr3,Tr4はドライバトランジスタTr
1側に接近することになる。その結果、ビット線コンタ
クトと第2接続拡散層領域とは距離が離れるので、上述
したように、第2接続拡散層領域2CDRを延伸してビ
ット線コンタクトBCと接する構造となっている。
【0022】このように、本例のSRAMは、ドライバ
トランジスタのゲート電極の合わせずれを吸収できる構
造となっているので、プロセスばらつきによる動作の不
安定性が小さくなり、低電圧での動作が可能となる。こ
のため、消費電力を小さくすることができ、バッテリー
バックアップ時の電圧を下げることができる。
トランジスタのゲート電極の合わせずれを吸収できる構
造となっているので、プロセスばらつきによる動作の不
安定性が小さくなり、低電圧での動作が可能となる。こ
のため、消費電力を小さくすることができ、バッテリー
バックアップ時の電圧を下げることができる。
【0023】本例のSRAMにおいては、その他の構造
は、通常のSRAMと同様であり、その説明は省略す
る。
は、通常のSRAMと同様であり、その説明は省略す
る。
【0024】
【発明の効果】本発明の半導体装置は、ドライバトラン
ジスタのゲート電極の合わせずれを吸収できる構造とな
っているので、プロセスばらつきによる動作の不安定性
が小さくなり、低電圧での動作が可能である。
ジスタのゲート電極の合わせずれを吸収できる構造とな
っているので、プロセスばらつきによる動作の不安定性
が小さくなり、低電圧での動作が可能である。
【図1】本発明の半導体装置の平面パターンの一例を示
す平面図である。
す平面図である。
【図2】図1の発明に対応する従来の半導体装置の平面
パターンを示す平面図である。
パターンを示す平面図である。
【図3】図2の半導体装置においてドライバトランジス
タのゲート電極に合わせずれが発生した状態を示す平面
図である。
タのゲート電極に合わせずれが発生した状態を示す平面
図である。
【図4】本発明の半導体装置の回路図である。
【図5】本発明の半導体装置の他の例の平面パターンを
示す平面図である。
示す平面図である。
【図6】図5の本発明に対応する従来の半導体装置の平
面パターンを示す平面図である。
面パターンを示す平面図である。
Tr1,Tr2 ドライバトランジスタ Tr3,Tr4 スイッチングトランジスタ PS1,PS2 ゲート電極 WL ワード線 CDR1 接続拡散層領域 1CDR 第1接続拡散層領域 2CDR 第2接続拡散層領域 SW サイドウオール BB バーズビーク N1,N2 埋込コンタクト HR1,HR2 高抵抗 BC ビット線コンタクト
Claims (3)
- 【請求項1】スタティックランダムアクセスメモリであ
って、スイッチングトランジスタと一方のインバータを
構成するドライバトランジスタとを接続する接続拡散層
領域に対し、他方のインバータを構成するドライバトラ
ンジスタのゲート電極が接続されている半導体装置にお
いて、 前記スイッチングトランジスタのソース拡散層、ゲート
電極、ドレイン拡散層の配列方向が、ドライバトランジ
スタのソース拡散層、ゲート電極、ドレイン拡散層の配
列方向に対して、鈍角に形成されてなることを特徴とす
る半導体装置。 - 【請求項2】スタティックランダムアクセスメモリであ
って、スイッチングトランジスタと一方のインバータを
構成するドライバトランジスタとを接続する第1接続拡
散層領域に対し、他方のインバータを構成するドライバ
トランジスタのゲート電極が接続され、かつスイッチン
グトランジスタ相互を接続する第2接続拡散層領域にビ
ット線コンタクトが形成されている半導体装置におい
て、 第1接続拡散層領域がく字状に形成され、該く字状第1
接続拡散層領域の屈曲領域に他方のインバータを構成す
るドライバトランジスタのゲート電極が接続されてなる
ことを特徴とする半導体装置。 - 【請求項3】第2接続拡散層領域がワード線方向に延伸
され、該第2接続拡散層領域の延伸部にビット線コンタ
クトが形成されている請求項2記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8006116A JPH09199613A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
US08/783,209 US5831898A (en) | 1996-01-17 | 1997-01-14 | Static random access memory semiconductor layout |
KR1019970001139A KR970060234A (ko) | 1996-01-17 | 1997-01-16 | 정적 랜덤 메모리 장치 |
US09/104,913 US6001680A (en) | 1996-01-17 | 1998-06-25 | Static random memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8006116A JPH09199613A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09199613A true JPH09199613A (ja) | 1997-07-31 |
Family
ID=11629544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8006116A Pending JPH09199613A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5831898A (ja) |
JP (1) | JPH09199613A (ja) |
KR (1) | KR970060234A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009130238A (ja) * | 2007-11-27 | 2009-06-11 | Fujitsu Microelectronics Ltd | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4825999B2 (ja) * | 1999-05-14 | 2011-11-30 | ソニー株式会社 | 半導体記憶装置およびその製造方法 |
US6567289B1 (en) | 2000-08-23 | 2003-05-20 | Advanced Micro Devices, Inc. | Physical memory layout with various sized memory sectors |
JP2004013920A (ja) * | 2002-06-03 | 2004-01-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5153852A (en) * | 1988-07-01 | 1992-10-06 | Vitesse Semiconductor Corporation | Static RAM cell with high speed and improved cell stability |
JP2936704B2 (ja) * | 1990-11-27 | 1999-08-23 | ソニー株式会社 | 半導体メモリ |
JPH0799254A (ja) * | 1993-04-30 | 1995-04-11 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1996
- 1996-01-17 JP JP8006116A patent/JPH09199613A/ja active Pending
-
1997
- 1997-01-14 US US08/783,209 patent/US5831898A/en not_active Expired - Fee Related
- 1997-01-16 KR KR1019970001139A patent/KR970060234A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009130238A (ja) * | 2007-11-27 | 2009-06-11 | Fujitsu Microelectronics Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR970060234A (ko) | 1997-08-12 |
US5831898A (en) | 1998-11-03 |
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