JPH09199613A - 半導体装置 - Google Patents

半導体装置

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JPH09199613A
JPH09199613A JP8006116A JP611696A JPH09199613A JP H09199613 A JPH09199613 A JP H09199613A JP 8006116 A JP8006116 A JP 8006116A JP 611696 A JP611696 A JP 611696A JP H09199613 A JPH09199613 A JP H09199613A
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connection
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実 石田
Terumine Hirayama
照峰 平山
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Abstract

(57)【要約】 【課題】スイッチングトランジスタとドライバトランジ
スタとを接続する拡散層の幅を確保でき、合わせずれに
よる抵抗上昇を効果的に抑制できるＳＲＡＭ半導体装置
を提供する。 【解決手段】スイッチングトランジスタと一方のインバ
ータを構成するドライバトランジスタとを接続する接続
拡散層領域に対し、他方のインバータを構成するドライ
バトランジスタのゲート電極が接続されている半導体装
置に対し、スイッチングトランジスタの向きをドライバ
トランジスタの向きに対して、鈍角に形成する。また、
更にスイッチングトランジスタ相互を接続する第２接続
拡散層領域にビット線コンタクトが形成されている半導
体装置に対しては、第１接続拡散層領域をく字状に形成
し、このく字状第１接続拡散層領域の屈曲領域に他方の
インバータを構成するドライバトランジスタのゲート電
極を接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ（Static
Random Access Memory ）の改良に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＳＲＡ
Ｍは、高速、かつ低消費電力のメモリーであることか
ら、近年の移動機器の発達に伴い注目されている。ここ
で、一般的な高抵抗負荷あるいはＴＦＴ（Thin Film T
r）を用いたＳＲＡＭのメモリーセルパターンを図２に
示す。
【０００３】この図では、拡散層領域、一般的にはポリ
サイドで形成されるゲート電極、及びこれらを接続する
埋込コンタクトを示してある。図４にその回路図を示
す。この回路図において、ＨＲ１，ＨＲ２は、高抵抗負
荷又はＴＦＴである。図２に示すＳＲＡＭは、ビットラ
イン（図示していないが、ワード線ＷＬと直交する）と
インバータとを接続するスイッチングトランジスタＴｒ
３が接続拡散層領域ＣＤＲ１を介してインバータを構成
するドライバトランジスタＴｒ１と、スイッチングトラ
ンジスタＴｒ４が接続拡散層領域ＣＤＲ２を介してイン
バータを構成するドライバトランジスタＴｒ２と、それ
ぞれ接続されている。また、この接続拡散層領域ＣＤＲ
１，ＣＤＲ２には、それぞれ他方のインバータを構成す
るドライバトランジスタＴｒ２，Ｔｒ１のゲート電極Ｐ
Ｓ２，ＰＳ１が接続されている。また、スイッチングト
ランジスタＴｒ３，Ｔｒ４にはそれぞれワード線ＷＬが
接続されている。なお、ゲート電極ＰＳ１，ＰＳ２、及
びワード線ＷＬの周縁にはサイドウオールＳＷが形成さ
れており、拡散層（図中網点で示した）とフィールド酸
化膜との境界にはいわゆるバーズビークＢＢが形成され
ている。
【０００４】ところで、ドライバトランジスタのゲート
電極の合わせずれが発生する場合がある。この合わせず
れが、接続拡散層領域ＣＤＲ１とゲート電極ＰＳ２との
重なり面積が大きくなる方向に発生する場合について説
明する。図２中、スイッチングトランジスタＴｒ３とド
ライバトランジスタＴｒ１とを接続する接続拡散層領域
ＣＤＲ１の矢印で示した部分は、ゲート電極ＰＳ２の下
の基板には拡散層が形成されないこと、更にホットキャ
リア対策として用いられているＬＤＤ構造にするための
サイドウオールＳＷ下の基板の拡散層は低濃度であるこ
とから、図３に示すように、ゲート電極ＰＳ２が図中上
側にずれると、矢印で示した部分の接続拡散層領域ＣＤ
Ｒ１の幅が狭くなり、抵抗が上昇する場合がある。この
ようになると、図４に示した回路図中、抵抗Ｒ１が大き
くなり、ノードＮ１の電位が上がらなくなり、低電圧動
作が困難になる。また、反対の方向の位置ずれが生じた
場合（図２で下へずれた場合）は、今度はＲ２の抵抗が
大きくなり、同様の事態が起こる。
【０００５】一方、図６に示すようなメモリーセルパタ
ーンを持つＳＲＡＭがある。このＳＲＡＭの回路図も図
４に示したものと同じであり、同一部分には図２と同一
符号を付す。このＳＲＡＭは、図２に示したパターンと
異なり、スイッチングトランジスタＴｒ３，Ｔｒ４相互
が第２接続拡散層領域２ＣＤＲによって接続され、この
第２接続拡散層領域２ＣＤＲには、ビット線コンタクト
ＢＣが形成されている。また、スイッチングトランジス
タＴｒ３とドライバトランジスタＴｒ１とは第１接続拡
散層領域１ＣＤＲを介して接続されている。
【０００６】この図６に示したＳＲＡＭにおいても、同
様に、第１接続拡散層領域１ＣＤＲとゲート電極ＰＳ２
との重なり面積が大きくなる方向に合わせずれが発生す
る場合がある。これが発生すると、スイッチングトラン
ジスタＴｒ３とドライバトランジスタＴｒ１とを接続す
る第１接続拡散層領域１ＣＤＲの矢印で示した部分は、
同様にその幅が狭くなり、抵抗が上昇する場合がある。
このようになると、図４に示した回路図中、抵抗Ｒ１が
大きくなり、ノードＮ１の電位が上がらなくなり、低電
圧動作が困難になる。
【０００７】本発明は、上記事情に鑑みなされたもの
で、スイッチングトランジスタとドライバトランジスタ
とを接続する拡散層の幅を確保でき、合わせずれによる
抵抗上昇を効果的に抑制できるＳＲＡＭ半導体装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の第１の半導体装置を提供する。 （１）スタティックランダムアクセスメモリであって、
スイッチングトランジスタと一方のインバータを構成す
るドライバトランジスタとを接続する接続拡散層領域に
対し、他方のインバータを構成するドライバトランジス
タのゲート電極が接続されている半導体装置において、
前記スイッチングトランジスタのソース拡散層、ゲート
電極、ドレイン拡散層の配列方向が、ドライバトランジ
スタのソース拡散層、ゲート電極、ドレイン拡散層の配
列方向に対して、鈍角に形成されてなることを特徴とす
る半導体装置。
【０００９】また、本発明は、上記目的を達成するた
め、次の第２の半導体装置を提供する。 （２）スタティックランダムアクセスメモリであって、
スイッチングトランジスタと一方のインバータを構成す
るドライバトランジスタとを接続する第１接続拡散層領
域に対し、他方のインバータを構成するドライバトラン
ジスタのゲート電極が接続され、かつスイッチングトラ
ンジスタ相互を接続する第２接続拡散層領域にビット線
コンタクトが形成されている半導体装置において、第１
接続拡散層領域がく字状に形成され、該く字状第１接続
拡散層領域の屈曲領域に他方のインバータを構成するド
ライバトランジスタのゲート電極が接続されてなること
を特徴とする半導体装置。 （３）第２接続拡散層領域がワード線方向に延伸され、
該第２接続拡散層領域の延伸部にビット線コンタクトが
形成されている上記（２）記載の半導体装置。
【００１０】上記第１の半導体装置は、ＳＲＡＭであ
り、スイッチングトランジスタをドライバトランジスタ
に向けて斜めに配置したものである。これにより、両ト
ランジスタを接続する接続拡散層領域を無理なく幅広に
形成することができ、従ってドライバトランジスタのゲ
ート電極の合わせずれが生じてゲート電極が接続拡散層
領域に大きく食い込んだとしても、抵抗上昇は起こり難
い。
【００１１】また、第２の半導体装置は、スイッチング
トランジスタとドライバトランジスタとを接続する接続
拡散層領域をく字状にし、そのく字状の屈曲部を他のド
ライバトランジスタとの接続領域としたものである。こ
れにより、接続拡散層領域の幅広の屈曲部においてドラ
イバトランジスタと接続することが可能であるため、ド
ライバトランジスタのゲート電極の合わせずれを吸収
し、抵抗上昇は起こり難い。
【００１２】この場合、接続拡散層領域をく字状にした
ことに伴い、スイッチングトランジスタは接続するドラ
イバトランジスタ側に接近するので、ビットコンタクト
に対しては、スイッチングトランジスタ相互を接続する
接続拡散層領域をワード線方向に延ばし、接続すること
ができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は下記の実施形態に限定
されるものではない。。 ［実施形態１］図１に本発明のＳＲＡＭの平面パターン
を示す。このＳＲＡＭの回路図を図４に示す。図１にお
いて、ワード線ＷＬとビット線（図示せず）とが直交し
ており、ワード線ＷＬはスイッチングトランジスタＴｒ
３，Ｔｒ４のゲート電極を構成する。スイッチングトラ
ンジスタＴｒ３とドライバトランジスタＴｒ１とは接続
拡散層領域ＣＤＲ１で接続されている。同様に、スイッ
チングトランジスタＴｒ４とドライバトランジスタＴｒ
２とは接続拡散層領域ＣＤＲ２で接続されている。ま
た、ドライバトランジスタＴｒ１，Ｔｒ２のそれぞれの
ゲート電極ＰＳ１，ＰＳ２が、それぞれ接続拡散層領域
ＣＤＲ２、ＣＤＲ１と接続されている。また、ゲート電
極ＰＳ１，ＰＳ２，更にワード線ＷＬの側壁にはそれぞ
れホットキャリア対策のＬＤＤ用のサイドウオールＳＷ
が形成され、サイドウオールＳＷの下の基板の不純物濃
度は低濃度となっている。また、拡散層（図中網点で示
した）を分離するフィールド酸化膜の端部はバーズビー
クＢＢが形成されている。
【００１４】図４の回路図に示すように、接続拡散層領
域ＣＤＲ１，ＣＤＲ２は回路的に抵抗を形成し、図３で
示したように、この拡散層領域に接続する導電層の下の
基板には拡散層が形成されないので、その分この接続拡
散層領域の幅が狭くなる。しかし、本例においては、ス
イッチングトランジスタＴｒ３，Ｔｒ４は、それぞれそ
のソース拡散層、ゲート電極、ドレイン拡散層の配列方
向（以下、トランジスタの向きという）が、ワード線の
配線方向と直交する向きからそれぞれ接続するドライバ
トランジスタＴｒ１，Ｔｒ２の向きと鈍角をなすように
形成してある。このため、接続拡散層領域は、スイッチ
ングトランジスタとドライバトランジスタとが直交して
いた場合と比較して幅広に形成することが可能であり、
また、長さを短くすることも可能である。従って、ドラ
イバトランジスタのゲート電極ＰＳ１，ＰＳ２の合わせ
ずれが生じ、ゲート電極ＰＳ１，ＰＳ２の接続拡散層領
域ＣＤＲ１，ＣＤＲ２に対する重なり幅が大きくなり、
ゲート電極下部の基板に拡散層が形成されないことから
生じる接続拡散層領域幅の低減が生じたとしても、十分
幅に余裕を設けることができるので、抵抗の増大を可及
的に防止することができる。スイッチングトランジスタ
がドライバトランジスタとなす角度θは、鈍角である。
【００１５】このように、本例のＳＲＡＭは、ドライバ
トランジスタのゲート電極の合わせずれを吸収できる構
造となっているので、プロセスばらつきによる動作の不
安定性が小さくなり、低電圧での動作が可能となる。こ
のため、消費電力を小さくすることができ、バッテリー
バックアップ時の電圧を下げることができる。
【００１６】なお、図６に示したパターンのＳＲＡＭに
おいても、スイッチングトランジスタＴｒ３のソース拡
散層、ゲート電極、ドレイン拡散層の配列方向を、ドラ
イバトランジスタＴｒ１のソース拡散層、ゲート電極、
ドレイン拡散層の配列方向に対して、鈍角に形成するこ
とは可能である。
【００１７】本例のＳＲＡＭにおいては、その他の構造
は、通常のＳＲＡＭと同様であり、その説明は省略す
る。 ［実施形態２］本例のＳＲＡＭについて、図５の平面パ
ターンで説明する。このＳＲＡＭの回路図は図４に示し
た。図５のＳＲＡＭは、図６に示した従来のＳＲＡＭを
改良したものである。
【００１８】ワード線ＷＬとビット線（図示せず）とが
直交しており、ワード線ＷＬはスイッチングトランジス
タＴｒ３，Ｔｒ４のゲート電極を構成する。これらのス
イッチングトランジスタＴｒ３，Ｔｒ４は第２接続拡散
領域２ＣＤＲによって接続されている。スイッチングト
ランジスタＴｒ３，Ｔｒ４は、図６に示したものより図
面上右に寄っており、ビットコンタクトＢＣと第２接続
拡散領域２ＣＤＲとは、第２接続拡散層領域２ＣＤＲの
延伸部分２ＣＤＲＳで接続されている。
【００１９】また、スイッチングトランジスタＴｒ３と
ドライバトランジスタＴｒ１とは第１接続拡散層領域１
ＣＤＲで接続されている。また、ドライバトランジスタ
Ｔｒ１のゲート電極ＰＳ１がドライバトランジスタＴｒ
２の拡散層と接続されていると共に、ドライバトランジ
スタＴｒ２のゲート電極ＰＳ２が上記第１接続拡散層領
域１ＣＤＲと接続されている。
【００２０】この第１接続拡散層領域１ＣＤＲはく字状
になっており、その屈曲部は幅広に形成されている。こ
のため、ドライバトランジスタＴｒ２のゲート電極ＰＳ
２の合わせずれが生じ、ゲート電極ＰＳ２の第１接続拡
散層領域１ＣＤＲに対する重なり幅が大きくなり、ゲー
ト電極ＰＳ２下部の基板に拡散層が形成されないことか
ら生じる第１接続拡散層領域１ＣＤＲ幅の低減が生じた
としても、抵抗の増大を可及的に防止することができ
る。
【００２１】本例においては、第１接続拡散領域１ＣＤ
Ｒをく字状にしたので、これと接続するスイッチングト
ランジスタＴｒ３，Ｔｒ４はドライバトランジスタＴｒ
１側に接近することになる。その結果、ビット線コンタ
クトと第２接続拡散層領域とは距離が離れるので、上述
したように、第２接続拡散層領域２ＣＤＲを延伸してビ
ット線コンタクトＢＣと接する構造となっている。
【００２２】このように、本例のＳＲＡＭは、ドライバ
トランジスタのゲート電極の合わせずれを吸収できる構
造となっているので、プロセスばらつきによる動作の不
安定性が小さくなり、低電圧での動作が可能となる。こ
のため、消費電力を小さくすることができ、バッテリー
バックアップ時の電圧を下げることができる。
【００２３】本例のＳＲＡＭにおいては、その他の構造
は、通常のＳＲＡＭと同様であり、その説明は省略す
る。
【００２４】
【発明の効果】本発明の半導体装置は、ドライバトラン
ジスタのゲート電極の合わせずれを吸収できる構造とな
っているので、プロセスばらつきによる動作の不安定性
が小さくなり、低電圧での動作が可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の平面パターンの一例を示
す平面図である。
【図２】図１の発明に対応する従来の半導体装置の平面
パターンを示す平面図である。
【図３】図２の半導体装置においてドライバトランジス
タのゲート電極に合わせずれが発生した状態を示す平面
図である。
【図４】本発明の半導体装置の回路図である。
【図５】本発明の半導体装置の他の例の平面パターンを
示す平面図である。
【図６】図５の本発明に対応する従来の半導体装置の平
面パターンを示す平面図である。
【符号の説明】
Ｔｒ１，Ｔｒ２ ドライバトランジスタ Ｔｒ３，Ｔｒ４ スイッチングトランジスタ ＰＳ１，ＰＳ２ ゲート電極 ＷＬ ワード線 ＣＤＲ１ 接続拡散層領域 １ＣＤＲ 第１接続拡散層領域 ２ＣＤＲ 第２接続拡散層領域 ＳＷ サイドウオール ＢＢ バーズビーク Ｎ１，Ｎ２ 埋込コンタクト ＨＲ１，ＨＲ２ 高抵抗 ＢＣ ビット線コンタクト

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】スタティックランダムアクセスメモリであ
    って、スイッチングトランジスタと一方のインバータを
    構成するドライバトランジスタとを接続する接続拡散層
    領域に対し、他方のインバータを構成するドライバトラ
    ンジスタのゲート電極が接続されている半導体装置にお
    いて、 前記スイッチングトランジスタのソース拡散層、ゲート
    電極、ドレイン拡散層の配列方向が、ドライバトランジ
    スタのソース拡散層、ゲート電極、ドレイン拡散層の配
    列方向に対して、鈍角に形成されてなることを特徴とす
    る半導体装置。
  2. 【請求項２】スタティックランダムアクセスメモリであ
    って、スイッチングトランジスタと一方のインバータを
    構成するドライバトランジスタとを接続する第１接続拡
    散層領域に対し、他方のインバータを構成するドライバ
    トランジスタのゲート電極が接続され、かつスイッチン
    グトランジスタ相互を接続する第２接続拡散層領域にビ
    ット線コンタクトが形成されている半導体装置におい
    て、 第１接続拡散層領域がく字状に形成され、該く字状第１
    接続拡散層領域の屈曲領域に他方のインバータを構成す
    るドライバトランジスタのゲート電極が接続されてなる
    ことを特徴とする半導体装置。
  3. 【請求項３】第２接続拡散層領域がワード線方向に延伸
    され、該第２接続拡散層領域の延伸部にビット線コンタ
    クトが形成されている請求項２記載の半導体装置。
JP8006116A 1996-01-17 1996-01-17 半導体装置 Pending JPH09199613A (ja)

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