KR100214472B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 웰을 형성하고 로커스 분리 공정으로 분리 영역을 형성한 다음 채널 스탑 이온주입을 해준 후 게이트를 형성하는 공정과; 이후 엘디디 이온주입 공정을 하고 측벽을 형성하여 소스 및 드레인을 형성하는 공정 및; 이후 캐패시터 노드 형성 공정, 내부연결 공정 및 패시베이션 공정으로 제조가 완료되는데, 로커스 분리공정을 수평방향의 액티브 영역은 연결하고 수직방향으로만 액티브 영역을 분리함으로써 X축 단면의 액티브 영역과 필드 산화막의 경계 지점에서 필드 산화에 의한 스트레스가 없어 누설전류를 줄일 수 있고, X축 방향의 액티브 영역이 연속적으로 연결된 구조이므로 엑세스 게이트의 패턴 형성시 하지의 굴곡의 영향을 줄일 수 있다.
Description
제1도는 종래 기술에 따른 디램 메모리 셀구조의 레이아웃도.
제2도는 제1도의 A-A' 부분의 확대 단면도.
제3도는 본 발명에 따른 디램 메모리 셀구조의 레이아웃도.
제4도는 제3도의 B-B' 부분의 확대 단면도.
제5도는 제3도의 C-C' 부분의 확대 단면도.
* 도면의 주요 부분에 대한 부호의 설명
103 : 레이아웃시 장변의 액티브 영역 104 : 완성된 장변의 액티브 영역
107 : 수직방향 로커스 분리 110 : 비트라인 컨택
111 : 필드 산화막 121 : P－영역
122 : N－영역 123 : 엑세스 게이트
124 : 트랜스퍼 게이트
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 N－,P－전기적 소자 분리를 채용한 디램 메모리 셀구조에서 단변의 액티브 영역과 필드 산화막과의 경계 지점의 스트레스 및 액티브 패턴에 의한 게이트 할레이션 현상을 방지하는 데 적당하도록 한 반도체 소자 제조 방법에 관한 것이다.
종래 디램(DRAM)의 제조를 위해서는 먼저 웰(Well)을 형성하고 분리공정을 한 다음, 채널 스탑 이온주입을 해준 후 게이트를 형성한다.
이후, 엘디디(LDD) 이온주입(N－, P－)을 하고 측벽을 형성한 후 소스 드레인 이온주입 공정, 캐패시터 노드 형성 공정, 내부연결(Interconnection) 공정 및 패시베이션(Passivation) 공정을 함으로써 완성된다.
일반적으로, 엘디디 구조에서 주변회로 부분은 엘디디 구조의 트랜지스터를 사용하고, 메모리 셀부분의 트랜지스터의 소스 및 드레인 영역은 N－만의 트랜지스터를 사용한다.
종래 디램 메모리 셀(DRAM MEMORY CELL) 구조에 있어서 소자간의 전기적 분리는 로커스(Local Oxidation of Silicon, 이하 LOCOS) 분리(Isolation)의 방법과 트랜치(Trench) 분리의 방법으로 소자간 분리가 이루어지고 있다.
제1도는 종래 로커스 분리에 의해서 형성된 디램 셀 구조의 레이아웃도이다.
상기 레이아웃도에서, 레이아웃시 단변의 액티브 영역(1)과 완성된 단변의 액티브 영역(2) 사이, 레이아웃시 장변의 액티브 영역(3)과 완성된 장변이 액티브 영역(4) 사이 및 레이아웃시 워드라인(5)과 완성된 워드라인(6) 사이에 차이가 있음을 알 수 있다.
또한, 수직방향 로커스 분리(7)와 수평방향 로커스 분리(8) 및 비트 라인 컨택(10)이 포함되어 있다.
제2도는 상기 제1도의 A-A' 부분을 확대한 단면도로써, 필드 산화막(25)과 엑세스 게이트(23) 및 트랜스퍼 게이트(24)를 포함한다.
그러나, 상기 로커스 분리로써 이루어지는 디램 셀구조는 필드 산화시 단변의 산화율이 빨라서 필드 산화막(25)과 액티브 영역과의 경계지점에 스트레스(Stress)가 심하게 편중되게 된다.
이로 인해, 소자의 분리누설전류(Isolation leakage current)를 야기 시키는 문제가 발생한다.
또한, 게이트 패턴 형성시 하지의 액티브 영역과 필드 영역의 굴곡에 영향을 받아 트랜지스터 형성부의 패턴이 일그러진다. 이른바, 게이트 할레이션(Halation) 현상이 발생하여 작은 면적 내에서 트랜지스터의 크기를 확보할 수 없는 문제가 생긴다.
한편, 트랜치 분리로써 디램 셀구조를 형성하는 방법은 로커스 방법에 비해 공정이 복잡하고 안정적인 트랜치 공정확보가 어렵기 때문에 상기의 문제를 해결해 줄 수가 없다.
본 발명은 상기와 같은 문제를 해결하기 위해 창안된 것으로, 수평방향의 액티브 영역을 분리하지 않고 연결시킴으로써, 필드 산화막과 액티브 영역간의 필드 산화에 의한 스트레스를 줄이고, 엑세스 게이트의 패턴 형성시 필드 산화막의 굴곡에 의해 영향받는 것을 줄이도록 한 반도체 소자 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 웰을 형성하고 로커스 분리 공정으로 소자 형성 영역을 기판의 일측방향으로 길게 정의하는 분리 영역을 형성한 다음 채널 스탑 이온주입을 해준 후 엑세스 게이트 및 트랜스퍼 게이트를 형성하는 공정과: 이후 엘디디 이온주입 공정을 하고 측벽을 형성하여 상기 엑세스 게이트의 측면 기판에 소스 및 드레인을 형성하고 상기 트랜스퍼 게이트의 타측면 기판하부에 상기 소스 및 드레인과 다른 도전형의 이온주입 영역을 형성하는 공정 및: 이후 캐패시터 노드 형성 공정, 내부연결 공정 및 패시베이션 공정으로 제조된다.
상기 공정 결과, 소자의 분리누설전류와 게이트 할레이션 현상이 방지된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명에 따른 디램 셀의 제조중 로커스 분리공정은, 종래 메모리 셀의 수평, 수직방향의 액티브 마스크로써 분리 방법과는 달리 수평방향은 액티브 영역이 연결되어 있고 수직방향으로만 액티브 영역이 분리되어 있다.
또한, 엘디디 이온주입 공정시 메모리 셀의 트랜스퍼 게이트 영역이 엑세스 게이트 영역과 달리 P－마스크가 오픈되어 있음으로 인해 P－이온주입이 된다.
제3도는 수평방향의 액티브 영역은 연결시키고 수직방향으로만 액티브 영역을 분리시킨 디램 셀구조의 레이아웃도이다.
이는, 레이아웃시 장변의 액티브 영역(103)과 완성된 장변의 액티브 영역(104), 수직방향의 로커스 분리(107) 및 N－영역(121), P－영역(122)을 포함하고 있다.
수평방향의 액티브 영역을 연결시킴으로써 필드 산화막과 액티브 영역간의 경계 지점에서 발생하는 스트레스로 인한 소자의 분리누설전류를 방지할 수 있다.
제4도는 제3도의 B-B' 부분을 확대한 단면도로써 필드 산화막(125), 엑세스 게이트(123) 및 트랜스퍼 게이트(124)를 포함한다.
또한, 제5도는 제3도의 C-C' 부분을 확대한 단면도로써 필드 산화막(125)과 트랜스퍼 게이트(124)를 포함한다.
본 발명에서 워드라인은 Y축 방향으로 엑세스 게이트(123)와 트랜스퍼 게이트(124)를 교번하면서 연결되어 있다.
제4도에 도시된 바와 같이, 비트라인의 컨택 좌우에는 엑세스 게이트(123)가 위치해 있고 그 옆에는 신호 연결만을 위한 트랜스퍼 게이트(124)가 위치해 있다.
상기 제3도의 레이아웃도에서 비트라인이 연결되어 있는 지점을 노드 B라고 하면 노드 B에 비트 신호가 인가되고 비트 컨택 옆의 워드라인이 인에이블되어 비트라인의 신호가 엑세스 게이트(123)를 통과하여 스토리지 노드에 데이터가 리드(Read) 또는 라이트(Write)된다.
이때, 인접 트랜스퍼 게이트(124)는 소자의 분리누설전류에 의한 데이터의 손실을 막을 수 있어야 한다.
이에 본 발명에서는 트랜스퍼 게이트의 좌측에 P－영역이 있어 피웰에 인가된 엑세스 트랜지스터에 신호가 인가되거나 트랜스퍼 트랜지스터에 신호가 인가되어도 피엔 리버스 접합(PN Reverse junction)에 의한 전기적 소자분리가 형성되므로 종래의 X축 방향의 로커스 분리가 없어도 전기적인 소자분리가 가능하다.
상술한 바와 같이 본 발명에 의하면, X축 단면의 액티브 영역과 필드 산화막의 경계 지점에서 필드 산화에 의한 스트레스가 없어 누설전류를 줄일 수 있다.
또한, X축 방향의 액티브 영역이 연속적으로 연결된 구조이므로 엑세스 게이트의 패턴 형성시 하지의 굴곡의 영향을 줄일 수 있다.
Claims (1)
- 기판의 상부에 필드 산화막을 형성하여 소자형성영역을 정의하는 단계와: 그 소자형성영역의 상부에 엑세스 게이트를 포함하는 디램셀을 형성함과 아울러 상기 필드산화막의 상부에 트랜스퍼 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법에 있어서, 상기 필드산화막을 형성하지 않고, 트랜스퍼 게이트를 기판의 상부에 직접 형성한 후, 그 트랜스퍼 게이트의 타측면 기판 하부에 상기 디램셀의 소스 및 드레인과 반대 도전형의 불순물 이온주입층을 형성하여 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950070190A KR100214472B1 (ko) | 1995-12-31 | 1995-12-31 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950070190A KR100214472B1 (ko) | 1995-12-31 | 1995-12-31 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054162A KR970054162A (ko) | 1997-07-31 |
| KR100214472B1 true KR100214472B1 (ko) | 1999-08-02 |
Family
ID=19448726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950070190A KR100214472B1 (ko) | 1995-12-31 | 1995-12-31 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100214472B1 (ko) |
-
1995
- 1995-12-31 KR KR1019950070190A patent/KR100214472B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054162A (ko) | 1997-07-31 |
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