KR950009282B1 - 워드선 분기시의 금속 콘택 형성 방법 - Google Patents

워드선 분기시의 금속 콘택 형성 방법 Download PDF

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Abstract

내용 없음.

Description

워드선 분기시의 금속 콘택 형성 방법
제1도는 종래의 워드선 분기상의 금속 콘택이 형성되어 있는 반도체 소자의 평면도.
제2도는 제1도의 A-A'선을 따라 절취한 워드선 분기시의 금속 콘택이 형성되어 있는 반도체 소자의 단면도.
제3도는 본 발명에 따라 워드선 분기시의 금속 콘택이 형성되어 있는 반도체 소자의 평면도.
제4도는 제3도의 B-B'선을 따라 절취한 워드선 분기시의 금속 콘택이 형성되어 있는 반도체 소자의 단면도.
제5도는 본 발명을 간략하게 설명하기 위한 등가 회로도.
제6도는 본 발명의 한 실시예에 따라 워드선 분기시의 금속 콘택을 형성하는 공정을 나타내는 반도체 소자의 단면도.
제7도는 본 발명의 또다른 실시예에 따라 워드선 분기시의 금속 콘택이 형성되어 있는 반도체 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P-웰 기판 2 : N+활성화 영역
3 : 필드 산화막 4 : 게이트 산화막
5, 5' : 워드선 7 : 제1인터폴리산화막
9 : 제2인터폴리 산화막 11 : 비트선 폴리실리콘
13 : 비트선 폴리 사이드 15 : 금속층
D : 다이오드
본 발명은 DRAM(Dynamic Random Access Memory)에서 워드선 분기시의 금속 콘택 형성 방법에 관한 것이며, 특히, 워드선 하부에 기판과 반대형의 불순물이 주입된 활성영역을 형성시켜 기판과 분기용 금속을 격리시킬 수 있는 워드선 분기시의 금속 형성 방법에 관한 것이다.
일반적으로 반도체 기억소자에 사용되는 워드라인은 인(phosphrous)이 불순물로서 첨가되어 있는 N형의 폴리실리콘이 사용되고 있다.
이때, 폴리실리콘의 저항은 불순물이 주입되면 어느정도 낮아질수 있지만, 금속에 비해서 매우 크기 때문에, 워드라인의 저항에 의하여 속도가 지연되는 문제점이 있다.
상기 문제점을 해결하기 위해, 워드라인 상부에 일정 간격으로 금속을 증착시켜 분기하는 방법이 사용되고 있으나, 상기 방법도, 집적도의 증가에 따른 설계 규칙의 감소와, 단차 증가에 따른 콘택홀의 깊이 증가로 인해, 공정상의 여유가 줄어드는 문제점이 있었다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해, 워드선 하부에 기판과 반대형의 불순물이 주입된 활성영역을 만들어 기판과 접합영역을 형성하고, 상기 접합영역이 기판과 분기용 금속을 격리시키게 하는 것을 목적으로 한다.
또한, 본 발명의 분기용 콘택의 크기를 워드선 폭보다 크게 하여 공정상의 여유를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 DRAM(Dynamic Random Access Memory)의 워드선 분기시의 금속 콘택 형성 방법에 있어서, 반도체 기판 내에 P-웰 영역을 형성하는 단계와, 상기 P-웰 영역 상부에 필드 산화막을 형성하는 단계와, 상기 반도체 기판 상부에 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착시키고 그 상부에 포토레지스트층을 코팅한 후 소정부분을 식각하여 워드라인을 형성하는 단계와, 상기 워드라인을 마스크로 하여, 상부로부터 자기정렬방식으로 P-웰 영역소정부분에 이온주입하여 N+타입의 활성화 영역을 형성하는 단계와, 상기 워드라인 상부에 제1인터폴리 산화막을 증착하는 단계와 , 상기 제1인터폴리 산화막의 소정부분을 식각하여 분기용 비트선 콘택 영역을 형성하는 단계와, 상기 비트선 콘택영역에 폴리 실리콘을 충진시켜 비트선 폴리 실리콘을 형성하는 단계와, 상기 비트선 폴리실리콘 상부에 비트선 폴리 사이드를 형성하는 단계와, 상기 비트선 폴리 사이드 상부에 제2인터폴리 산화막을 형성하는 단계와, 제2인터폴리 산화막의 소정부분을 식각하여 금속 콘택 영역을 형성하는 단계와, 상기 금속 콘택 영역내에 금속을 증착시켜 비트선 폴리 사이드와 접속되게 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 DRAM(Dynamic Random Access Memory)의 워드선 분기시의 금속 콘택 제조방법에 있어서, 반도체 기판 내에 P-웰 영역의 기판을 형성하는 단계와, 상기 P-웰 영역의 기판 상부에 필드 산화막을 형성하는 단계와, 상기 P-웰 영역 기판 상부에 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착시키고, 그 상부에 포토레지스트층을 코팅한 후, 소정 부분을 식각하여 워드라인을 형성하는 단계와, 상기 워드라인을 마스크로 하여, 상부로부터 자기 정렬 방식으로 P-웰 영역의 기판 소정부분에 이온주입을 하여 N+타입의 활성화 영역을 형성하는 단계와, 상기 워드라인 상부에 제1인터폴리 산화막을 증착하는 단계와, 상기 제1인터폴리 산화막의 소정부분을 식각하여 금속 콘택을 형성하는 단계와, 상기 금속 콘택 내부에 금속층을 증착시켜 워드선과 직접 접속되게 하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조로 하여 더욱 상세하게 설명하기로 한다.
제1도는 종래의 워드선 분기시의 금속 콘택이 형성되어 있는 반도체 소자의 평면도이며 제2도는 제1도에 도시된 구조에서 A-A'선을 따라 절취한 반도체 소자의 단면도이다.
그 구조를 살펴보면, 워드선 분기시 금속 콘택이 워드선(5) 상에 직접 접속되지 않고 비트선 콘택을 통해 비트선에 사용되는 폴리 사이드(13) 층을 워드선(5)에 접속시킨 후 금속 콘택을 통해 분기용 금속(15)을 폴리 사이드(13)에 접속시킨 상태를 나타내고 있다. 그 공정 순서를 살펴보면, P-웰의 실리콘 기판(1)상에 필드 산화막(3)을 성장시키고 그 상부에 워드선(5)을 형성한다. 그후, 워드선(5) 상부에 인터폴리 산화막(7)을 증착시키고, 비트선 콘택 마스크를 이용하여, 제1인터폴리 산화막(7)의 소정부분을 식각한 후, 비트선 콘택내에 폴리 실리콘을 충진시켜 비트선 폴리 실리콘(11)을 충진시킨다. 상기 공정후, 비트선 폴리 실리콘(11) 상부에 폴리 사이드(13)를 증착한 후, 전체 구조 상부에 제2인터폴리 산화막(9)을 증착시킨다. 그후, 상기 제2인터폴리 산화막(9)의 소정부분을 식각하여 금속 콘택을 형성하고, 상기 금속콘택 내에 금속을 충진시켜 분기용 금속(15)을 형성함으로써, 상기 분기용 금속(15)을 콘택을 통해 폴리 사이드(13)에 접속시킨다.
그러나, 상기 구조에 있어서는, 집적도가 높아질수록 셀의 크기가 줄어들게 되고, 이로 인하여 워드선에 관한 설계 규칙이 매우 엄격하게 되어야 하므로, 콘택이 형성되어야 할 부분의 워드선 폭이 줄어들게 된다. 반면에, 현재의 기술로서는 콘택을 워드선 상부에만 형성해야 하므로 설계규칙이 작아짐이 따라, 콘택 크기에 있어서 제한을 받게 된다. 상기 제한의 요인은 워드선(5) 하부의 기판과 워드선 분기에 사용되는 금속층(15)과의 접촉으로 인하여, 신호의 누설이 발생되는 것으로써, 워드선(5)이 비트선 콘택을 충분히 덮지 못할 경우에 발생된다. 따라서, 설계 규칙의 축소에 따라, 콘택의 크기도 같이 줄어야 하는데, 콘택의 깊이도, 집적도에 따라 증가하므로 금속 콘택의 사용에 어려움이 있어, 비트선 콘택을 중간에 삽입하여 단차를 줄이나, 비트선 콘택의 크기에는 한계가 있는 문제점이 발생된다.
상기 종래 기술의 문제점을 해결하기 위한 본 발명의 제1실시예를 제3도 내지 6도로써 설명하기로 한다.
제3도는 본 발명에 따라 워드선 분기시의 금속 콘택이 형성되어 있는 반도체 소자의 평면도이며, 제4도는 제3도의 B-B'선을 따라 절취한 반도체 소자의 단면도이다.
그 구조를 살펴보면, P-웰의 기판(1)에 필드 산화막(3)과 N+활성화 영역(2)이 형성되어 있으며, 기판(1) 소정부분에는 하부의 게이트 산화막(4)이 형성된 워드선(5)이 상기 N+활성화 영역(2)사이에 형성되어 있고, 상기 필드 산화막(3) 상부에도 워드선(5')이 형성되어 있다.
N+활성화 영역(2) 사이에 형성된 워드선(5) 상부에는 제1인터폴리 산화막(7)의 소정부분이 식각되어 형성된 비트선 콘택 내에 비트선 폴리 실리콘(11)이 형성되어 있고, 필드 산화막(3) 상부의 워드선(5') 상부에는 상기 제1인터폴리 산화막(IPO1, 7)이 형성되어 있다. 상기 비트선 폴리 실리콘(11) 상부의 비트선 폴리 사이드(13) 상부에는 제2인터폴리 산화막(IPO2, 7)의 소정부분이 식각되어 형성된 금속 콘택 내에 금속이 충진되어, 하부의 비트선 폴리 사이드(13)와 접속된다.
제5도는 본 발명의 원리에 해당하는 등가 회로도로서, 활성영역과 기판 사이에 형성되는 다이오드(D)가 워드선(WL)에 접속되므로 DRAM의 동시에 워드선에 인가되는 전압이 역방향 전압으로 되어 신호의 누설을 방지하게 된다.
제6도는 본 발명의 한 실시예에 따라 워드선 분기시의 금속 콘택을 형성하는 공정을 나타내는 반도체 소자의 단면도로서, 제6도의 (a)는 P-웰의 기판(1)에 N+타입의 활성영역(2)을 형성하는 단계를 나타내는 반도체 소자의 단면도로서, 그 공정순서를 살펴보면 P-웰 영역의 기판(1)에 필드 산화막(3)을 형성하고, 상기 기판에 게이트 산화막(4)을 형성한후 그 상부에 폴리 실리콘을 증착시킨다. 상기 공정후 폴리 실리콘 상부테 포토레지스트층을 코팅한 후 포토 마스크를 이용하여 하부의 폴리 실리콘의 포토레지스트층을 코팅한 후 포토 마스크를 이용하여 하부의 폴리 실리콘의 소정부분을 식각하여 워드선(5)을 형성한다. 다음에 워드선(5)을 마스크로 하여 P웰 영역(1)에 불순물을 이온주입하여 N+활성영역(2)을 형성한다.
즉, 워드선 분기 영역에서, 종래의 필드 산화막(3) 대신 비소(Arsenic)가 기판내에 이온주입되어 N+의 활성화 영역(2)이 형성된다. 이때, 이온주입은 워드선에 의해 자기정렬되어 형성된다.
상기 공정을 마친후 제6도의 (b)에 도시된 바와같이, 전체구조 상부에 도면부호(7)로 표시된 인터폴리 산화막(Inter poly oxide, IPO1)을 증착시킨후 비트선이 형성될 영역을 식각하여, 비트선 콘택을 형성한다. 여기서, 도시된 바와같이 상기 비트선 콘택은 워드선(5) 상부에 형성되는데, 콘택의 크기가 워드선 폭보다 크게 됨을 알 수 있다.
제6도의 (c)는 비트선을 콘택을 통해 폴리 사이드(13)가 워드선(5) 상부에 접속되 형태를 나타내고 있는데, 제6도의 (b)공정을 마친후, 비트선 콘택내에 폴리 실리콘을 충진시켜, 비트선 폴리 실리콘(11)을 형성시키고, 그 상부에 비트선 폴리 사이드(13)을 형성한다. 여기서, 비트선 콘택을 충진시키는 방법은 비트선 콘택 상부에 폴리 실리콘을 두껍게 증착시킨후 미스크 없이 식각하여, 콘택홀 내에 폴리 실리콘만 남게하여 비트선 폴리 실리콘(11)을 형성한 후 그 상부에 폴리 사이드를 증착시켜 비트선 폴리 사이드(13)를 형성시킨다. 여기서, 비트 폴리 사이드(13)를 증착시키는 이유는 금속이 접속된 부분의 폴리사이드의 단차를 완만하게 하여 다음 공정에서 형성될 금속과의 접속을 양호하게 하기 위함이다.
제7도는 본 발명의 제2실시예에 따라 워드선 분기시의 금속 콘택이 형성되어 있는 반도체 소자의 단면도로서, 여기서 그 원리는 상술한 제1실시예와 동일하나, 단지 비트선 콘택을 중간에 사용하지 않고 금속(15)을 워드선(5)에 직접 접속하는 경우에 사용되는데, 금속(15)이 금속 콘택을 충분히 커버해야 하므로, 콘택 크기를 많이 증가 시킬수는 없지만, 동일 크기에서 오정렬에 대한 여유가 크게되는 장점이 있다.
이상에서 살펴본 바와같이, 반도체 소자인 DRAM제작시 워드선 분기에 있어서의 설계 규칙이 최소 크기의 설계 규칙이므로, 가장 많은 제약을 받고 있는데, 본 발명에 따르면, 콘택 크기를 크게할 수 있을 뿐 아니라, 워드선 간격에도 여유가 생겨서, 공정 여유가 증가되어 반도체 제조공정의 수율이 향상되는 효과가 있다.

Claims (4)

  1. DRAM(Dynamic Random Access Memory)의 워드선 분기시의 금속 콘택 형성 방법에 있어서, 반도체 기판 내에 P-웰 영역(1)을 형성하는 단계와, 상기 P-웰 영역(1) 상부에 필드 산화막(3)을 형성하는 단계와, 상기 반도체 기판 상부에 게이트 산화막(4)을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착시키고 그 상부에 포토레지스트층을 코팅한 후 소정부분을 식각하여 워드라인(5)을 형성하는 단계와, 상기 워드라인(5)을 마스크로 하여, 상부로부터 자기정렬 방식으로 P-웰 영역(1) 소정부분에 이온주입을 하여 N+타입의 활성화 영역(2)을 형성하는 단계와, 상기 제1인터폴리 산화막(7)의 소정부분을 식각하여 분기용 비트선 콘택 영역을 형성하는 단계와, 상기 워드라인(5) 상부에 제1인터폴리 산화막(7)을 증착하는 단계와, 상기 비트선 콘택영역에 폴리 실리콘을 충진시켜 비트선 폴리 실리콘(11)을 형성하는 단계와, 상기 비트선 폴리 실리콘(11) 상부에 비트선 폴리 사이드(13)을 형성하는 단계와, 상기 비트선 폴리 사이드(13) 상부에 제2인터폴리 산화막(9)을 형성하는 단계와, 상기 제2인터폴리 산화막(9)의 소정부분을 식각하여 금속 콘택 영역을 형성하는 단계와, 상기 금속 콘택 영역내에 금속을 증착시켜 비트선 폴리 사이드(13)과 접촉되게 형성하는 단계를 포함하는 것을 특징으로 하는 워드선 분기시의 금속 콘택 제조방법.
  2. 제1항에 있어서, 상기 워드라인(5) 하부에 형성되는 활성화 영역은 기판의 영역과 반대형으로 되어 다이오드를 형성하는 것을 특징으로 하는 워드선 분기시의 금속 콘택 제조방법.
  3. 제1항 또는 2항에 있어서, 상기 실리콘 기판내의 P-웰 영역(1) 대신에 N-웰 영역을 형성하고, N+활성화 영역(2)을 P+활성화영역으로 형성하는 것을 특징으로 하는 워드선 분기시의 금속 콘택 제조방법.
  4. DRAM(Dynamic Random Access Memory)의 워드선 분기시의 금속 콘택 방법에 있어서, 반도체 기판 내에 P-웰 영역(1)을 형성하는 단계와, 상기 P-웰 영역의 기판(1) 상부에 필드 산화막(3)을 형성하는 단계와, 상기 P-웰 영역 기판(1) 상부에 게이트 산화막(4)을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착시키고, 그 상부에 포토레지스트층을 코팅한 후, 소정 부분을 식각하여 워드라인(5)을 형성하는 단계와, 상기 워드라인(5)을 마스크로 하여, 상부로부터 자기 정렬 방식으로 P-웰 영역의 기판(1) 소정부분에 이온주입을 하여 N+타입의 활성화 영역(2)을 형성하는 단계와, 상기 워드라인(5) 상부에 제1인터폴리 산화막(7)을 증착하는 단계와, 상기 제1인터폴리 산화막(7)의 소정부분을 식각하여 금속 콘택영역을 형성하는 단계와, 상기 금속 콘택영역 내부에 금속층(15)을 증착시켜 워드선(5)과 직접 접촉되게 하는 것을 특징으로 하는 워드선 분기시의 금속 콘택 제조방법.
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