JP2574629B2 - ワード線分岐の金属コンタクト製造方法 - Google Patents
ワード線分岐の金属コンタクト製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory；以下“ＤＲＡＭ”という）でワー
ド線分岐の金属コンタクト製造方法に関することであ
り、特に、ワード線の両側の半導体基板の上に上記の半
導体基板と反対導電型の不純物が注入された活性化領域
を形成して半導体基板と分岐用金属を隔離させることが
できるワード線分岐の金属コンタクトの製造方法に関す
ることである。
ndom Access Memory；以下“ＤＲＡＭ”という）でワー
ド線分岐の金属コンタクト製造方法に関することであ
り、特に、ワード線の両側の半導体基板の上に上記の半
導体基板と反対導電型の不純物が注入された活性化領域
を形成して半導体基板と分岐用金属を隔離させることが
できるワード線分岐の金属コンタクトの製造方法に関す
ることである。
【０００２】
【従来の技術】一般的に半導体の記憶素子に使用される
ワード線は燐（phosphorus）が不純物として添加された
Ｎ+ 型ポリシリコンが使用されている。
ワード線は燐（phosphorus）が不純物として添加された
Ｎ+ 型ポリシリコンが使用されている。
【０００３】この時、ポリシリコンの抵抗は不純物を注
入して幾分は低められるが、金属に比べると非常に大き
い。従って、ワード線の抵抗により信号処理速度が遅れ
るという問題点がある。
入して幾分は低められるが、金属に比べると非常に大き
い。従って、ワード線の抵抗により信号処理速度が遅れ
るという問題点がある。
【０００４】上記問題点を解決するため、ワード線上部
に一定間隔で金属層を堆積して分岐する方法が使用され
ている。しかし、上記の金属層による分岐方法も、ＤＲ
ＡＭの集積度が増加されることによって設計の規則が減
少され、段差の増加によりコンタクトホールの深さが増
加され工程上の余裕が小さくなっている。
に一定間隔で金属層を堆積して分岐する方法が使用され
ている。しかし、上記の金属層による分岐方法も、ＤＲ
ＡＭの集積度が増加されることによって設計の規則が減
少され、段差の増加によりコンタクトホールの深さが増
加され工程上の余裕が小さくなっている。
【０００５】図１及び図２は、従来技術に係るワード線
の分岐の金属コンタクトが形成されている半導体素子を
説明するための図である。以下、図を参照して従来技術
を説明する。
の分岐の金属コンタクトが形成されている半導体素子を
説明するための図である。以下、図を参照して従来技術
を説明する。
【０００６】ワード線（１５）を分岐する時の金属コン
タクトは、金属がワード線（１５）上に直接接触され
ず、ビット線コンタクトホールを通してビット線に使用
されるポリシリコン層（１８）及びポリサイド層（１
９）を順番に積層して上記ワード線（１５）に接続させ
た後、金属コンタクトホールを通して分岐用金属層（１
０）を上記ポリサイド層（１９）に接続させている。
タクトは、金属がワード線（１５）上に直接接触され
ず、ビット線コンタクトホールを通してビット線に使用
されるポリシリコン層（１８）及びポリサイド層（１
９）を順番に積層して上記ワード線（１５）に接続させ
た後、金属コンタクトホールを通して分岐用金属層（１
０）を上記ポリサイド層（１９）に接続させている。
【０００７】上記従来技術によるワード線（１５）分岐
の金属コンタクト製造方法は次の通りである。
の金属コンタクト製造方法は次の通りである。
【０００８】Ｐ−ウェル領域（１１）が上部に形成され
ているシリコン基板（図示せず）の上にフィールド酸化
膜（１３）を成長させた後、上記フィールド酸化膜（１
３）の上部にポリシリコンでワード線（１５）を形成す
る。その後、上記構造の全表面に第１酸化膜（１６）を
堆積した後、ビット線コンタクトマスク （図示せず）
を使用する写真エッチング処理で上記第１酸化膜（１
６）の所定部分をエッチングし、ビット線コンタクトホ
ールを形成する。その後、上記ビット線コンタクトホー
ルをポリシリコンで充填させ、ビット線ポリシリコン層
（１８）を形成する。続いて上記ビット線ポリシリコン
層（１８）の上部にビット線ポリサイド層（１９）を堆
積しパターニングした後、全体構造の上部に第２酸化膜
（１７）を堆積する。その後、上記第２酸化膜（１７）
の所定部分をエッチングして金属コンタクトホールを形
成し、上記金属コンタクトホール内の金属を充填させて
分岐用金属層（１０）を形成することによって、上記分
岐用金属層（１０）をビット線ポリサイド層（１９）に
接続させる。
ているシリコン基板（図示せず）の上にフィールド酸化
膜（１３）を成長させた後、上記フィールド酸化膜（１
３）の上部にポリシリコンでワード線（１５）を形成す
る。その後、上記構造の全表面に第１酸化膜（１６）を
堆積した後、ビット線コンタクトマスク （図示せず）
を使用する写真エッチング処理で上記第１酸化膜（１
６）の所定部分をエッチングし、ビット線コンタクトホ
ールを形成する。その後、上記ビット線コンタクトホー
ルをポリシリコンで充填させ、ビット線ポリシリコン層
（１８）を形成する。続いて上記ビット線ポリシリコン
層（１８）の上部にビット線ポリサイド層（１９）を堆
積しパターニングした後、全体構造の上部に第２酸化膜
（１７）を堆積する。その後、上記第２酸化膜（１７）
の所定部分をエッチングして金属コンタクトホールを形
成し、上記金属コンタクトホール内の金属を充填させて
分岐用金属層（１０）を形成することによって、上記分
岐用金属層（１０）をビット線ポリサイド層（１９）に
接続させる。
【０００９】
【発明が解決しようとする課題】従来技術に係るワード
線分岐の金属コンタクト製造方法は集積度が高まるほど
ＤＲＡＭの大きさを小さくしなければならなくなり、ワ
ード線に関する設計規則がとても厳しくなる。又、金属
コンクタトが形成されるべき部分のワード線の幅はちい
さくなるが、コンタクトをワード線の上部に形成すべき
であるので、設計の規則が減少されてコンタクトの大き
さが制限される。即ち、上記ワード線がビット線のコン
タクトを十分覆われない場合、下部の基板とワード線分
岐に使用される金属層が接触して信号の漏洩が発生する
問題点がある。従って、設計規則の縮小によりコンタク
トの大きさも減少すべきである。しかし、集積度の増加
に従ってコンタクトの深さは増加するので、段差被覆性
が悪くなって金属コンタクトの使用に難しさがある。
線分岐の金属コンタクト製造方法は集積度が高まるほど
ＤＲＡＭの大きさを小さくしなければならなくなり、ワ
ード線に関する設計規則がとても厳しくなる。又、金属
コンクタトが形成されるべき部分のワード線の幅はちい
さくなるが、コンタクトをワード線の上部に形成すべき
であるので、設計の規則が減少されてコンタクトの大き
さが制限される。即ち、上記ワード線がビット線のコン
タクトを十分覆われない場合、下部の基板とワード線分
岐に使用される金属層が接触して信号の漏洩が発生する
問題点がある。従って、設計規則の縮小によりコンタク
トの大きさも減少すべきである。しかし、集積度の増加
に従ってコンタクトの深さは増加するので、段差被覆性
が悪くなって金属コンタクトの使用に難しさがある。
【００１０】これを解決するためにビット線コンタクト
を中間に挿入して段差を縮めているが、ビット線コンタ
クトの大きさにも限界がある。
を中間に挿入して段差を縮めているが、ビット線コンタ
クトの大きさにも限界がある。
【００１１】本発明は上記問題点を解決するため、ワー
ド線の両方の半導体基板に半導体基板と反対の導電型の
不純物となる活性化領域を形成した後、上記半導体基板
との接合領域を形成し、上記接合領域が基板と分岐用金
属を隔離させて分岐用コンタクトの大きさをワード線の
幅より大きくし工程上の余裕を提供することを目的とす
る。
ド線の両方の半導体基板に半導体基板と反対の導電型の
不純物となる活性化領域を形成した後、上記半導体基板
との接合領域を形成し、上記接合領域が基板と分岐用金
属を隔離させて分岐用コンタクトの大きさをワード線の
幅より大きくし工程上の余裕を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明はワード線分岐の金属コンタクト製造方法に
おいて、半導体基板の上にＰ−ウェル領域を形成する工
程と、上記Ｐ−ウェル領域の片方の上部にフィールド酸
化膜を形成する工程と、上記フィールド酸化膜が形成さ
れていないＰ−ウェル領域の他方の上部にゲート酸化膜
を形成する工程と、上記の全体構造の上部にポリシリコ
ン層を形成した後、上記ポリシリコン層の所定部分をエ
ッチングしてワード線を形成する工程と、上記ワード線
をマスクとして上記ワード線の両方のＰ−ウェル領域上
に上部から自己整合方式でイオン注入してＮ+ 型活性化
領域を形成する工程と、上記の構造の全表面に第１酸化
膜を堆積する工程と、上記第１酸化膜の所定部分をエッ
チングして分岐用ビット線コンタクトホールを形成する
工程と、上記ビット線コンタクトホールにポリシリコン
を充填させてビット線ポリシリコン層を形成する工程
と、上記ビット線ポリシリコン層の上部にビット線ポリ
サイド層を形成する工程と、上記の構造の全表面に第２
酸化膜を形成する工程と、上記ビット線ポリサイド層の
上部に第２酸化膜の所定部分をエッチングして金属コン
タクトホールを形成する工程と、上記金属コンタクトホ
ールの内に金属層を形成してビット線ポリサイド層と接
触されるように形成する工程を具備する。
め、本発明はワード線分岐の金属コンタクト製造方法に
おいて、半導体基板の上にＰ−ウェル領域を形成する工
程と、上記Ｐ−ウェル領域の片方の上部にフィールド酸
化膜を形成する工程と、上記フィールド酸化膜が形成さ
れていないＰ−ウェル領域の他方の上部にゲート酸化膜
を形成する工程と、上記の全体構造の上部にポリシリコ
ン層を形成した後、上記ポリシリコン層の所定部分をエ
ッチングしてワード線を形成する工程と、上記ワード線
をマスクとして上記ワード線の両方のＰ−ウェル領域上
に上部から自己整合方式でイオン注入してＮ+ 型活性化
領域を形成する工程と、上記の構造の全表面に第１酸化
膜を堆積する工程と、上記第１酸化膜の所定部分をエッ
チングして分岐用ビット線コンタクトホールを形成する
工程と、上記ビット線コンタクトホールにポリシリコン
を充填させてビット線ポリシリコン層を形成する工程
と、上記ビット線ポリシリコン層の上部にビット線ポリ
サイド層を形成する工程と、上記の構造の全表面に第２
酸化膜を形成する工程と、上記ビット線ポリサイド層の
上部に第２酸化膜の所定部分をエッチングして金属コン
タクトホールを形成する工程と、上記金属コンタクトホ
ールの内に金属層を形成してビット線ポリサイド層と接
触されるように形成する工程を具備する。
【００１３】又、本発明はワード線分岐の金属コンタク
ト製造方法において、半導体基板の上にＰ−ウェル領域
を形成する工程と、上記Ｐ−ウェル領域の片方の上部に
フィールド酸化膜を形成する工程と、上記Ｐ−ウェル領
域の他方の上部にゲート酸化膜を形成する工程と、上記
の構造の全体上部にポリシリコン層を形成した後、上記
ポリシリコン層の所定部分をエッチングしてワード線を
形成する工程と、上記ワード線をマスクとして、上記ワ
ード線の両方のＰ−ウェル領域上に上部から自己整合方
式でイオン注入をしてＮ+ 型活性化領域を形成する工程
と、上記の構造の全表面に酸化膜を形成する工程と、上
記酸化膜の所定部分をエッチングして金属コンタクトホ
ールを形成する工程と、上記金属コンタクトホール内部
に金属層を堆積してワード線と直接接触されることにす
る工程を含む。
ト製造方法において、半導体基板の上にＰ−ウェル領域
を形成する工程と、上記Ｐ−ウェル領域の片方の上部に
フィールド酸化膜を形成する工程と、上記Ｐ−ウェル領
域の他方の上部にゲート酸化膜を形成する工程と、上記
の構造の全体上部にポリシリコン層を形成した後、上記
ポリシリコン層の所定部分をエッチングしてワード線を
形成する工程と、上記ワード線をマスクとして、上記ワ
ード線の両方のＰ−ウェル領域上に上部から自己整合方
式でイオン注入をしてＮ+ 型活性化領域を形成する工程
と、上記の構造の全表面に酸化膜を形成する工程と、上
記酸化膜の所定部分をエッチングして金属コンタクトホ
ールを形成する工程と、上記金属コンタクトホール内部
に金属層を堆積してワード線と直接接触されることにす
る工程を含む。
【００１４】
【実施例】以下、本発明によるワード線分岐の金属コン
タクト製造方法を、添付された図面を参照して詳細に説
明する。
タクト製造方法を、添付された図面を参照して詳細に説
明する。
【００１５】図３及び図４は、本発明によるワード線分
岐の金属コンタクトが形成されている半導体素子を説明
するための図である。
岐の金属コンタクトが形成されている半導体素子を説明
するための図である。
【００１６】この発明に従うワード線分岐の金属コンタ
クトの構造は、Ｐ−ウェル領域（２１）が上部に形成さ
れている半導体基板（図示せず）の片方にフィールド酸
化膜（２３）とＮ+ 活性化領域（２２）が形成されてい
る。上記フィールド酸化膜（２３）が形成されていない
Ｐ−ウェル（２１）の上部にはゲート酸化膜（２４）が
形成されており、上記Ｎ+ 活性化領域（２２）の間のゲ
ート酸化膜 （２４）上にワード線（２５）が形成され
ており、上記フィールド酸化膜（２３）の上部にもワー
ド線（２５）が形成されている。
クトの構造は、Ｐ−ウェル領域（２１）が上部に形成さ
れている半導体基板（図示せず）の片方にフィールド酸
化膜（２３）とＮ+ 活性化領域（２２）が形成されてい
る。上記フィールド酸化膜（２３）が形成されていない
Ｐ−ウェル（２１）の上部にはゲート酸化膜（２４）が
形成されており、上記Ｎ+ 活性化領域（２２）の間のゲ
ート酸化膜 （２４）上にワード線（２５）が形成され
ており、上記フィールド酸化膜（２３）の上部にもワー
ド線（２５）が形成されている。
【００１７】上記Ｎ+ 活性化領域（２２）の間に形成さ
れているワード線（２５）の上部には第１酸化膜（２
６）の所定部分がエッチングされて形成されたビット線
コンタクトホールが形成されており、上記ビット線のコ
ンタクトホールを埋めるようにビット線ポリシリコン層
（２８）が形成されている。上記ビット線ポリシリコン
層（２８）の上部にはビット線ポリサイド層（２９）が
形成されており、上記フィールド酸化膜（２３）上に形
成されているワード線（２５）の上部には上記第１酸化
膜（２６）が形成されている。上記ビット線ポリサイド
層（２９）の上部には第２酸化膜（２７）の所定部分が
エッチングされて形成された金属コンタクトホールが形
成されている。この金属コンタクトホ−ルに充填される
ように金属層（２０）を形成して、下部ビット線ポリサ
イド層（２９）と金属層（２０）が接続されている。
れているワード線（２５）の上部には第１酸化膜（２
６）の所定部分がエッチングされて形成されたビット線
コンタクトホールが形成されており、上記ビット線のコ
ンタクトホールを埋めるようにビット線ポリシリコン層
（２８）が形成されている。上記ビット線ポリシリコン
層（２８）の上部にはビット線ポリサイド層（２９）が
形成されており、上記フィールド酸化膜（２３）上に形
成されているワード線（２５）の上部には上記第１酸化
膜（２６）が形成されている。上記ビット線ポリサイド
層（２９）の上部には第２酸化膜（２７）の所定部分が
エッチングされて形成された金属コンタクトホールが形
成されている。この金属コンタクトホ−ルに充填される
ように金属層（２０）を形成して、下部ビット線ポリサ
イド層（２９）と金属層（２０）が接続されている。
【００１８】図５は本発明の原理に該当する等価回路図
である。活性化領域と半導体基板の間に形成されるダイ
オード（Ｄ）が各々のワード線（ＷＬ）等に接続されて
いる。従って、ＤＲＡＭの動作の時、上記ワード線など
に印加される電圧が逆方向の電圧になってワード信号の
基板へ漏洩することを防止する。
である。活性化領域と半導体基板の間に形成されるダイ
オード（Ｄ）が各々のワード線（ＷＬ）等に接続されて
いる。従って、ＤＲＡＭの動作の時、上記ワード線など
に印加される電圧が逆方向の電圧になってワード信号の
基板へ漏洩することを防止する。
【００１９】図６は本発明の一つの実施例によるワード
線分岐の金属コンタクト製造工程図として、図３に図示
されている例である。
線分岐の金属コンタクト製造工程図として、図３に図示
されている例である。
【００２０】第６（ａ）はＰ−ウェル領域（２１）が上
部に形成されている半導体基板（図示せず）の上にＮ+
タイプの活性化領域（２２）を形成する工程を表す半導
体素子の断面図である。Ｐ−ウェル領域（２１）上の所
定部分にフィールド酸化膜（２３）を形成した後、上記
フィールド酸化膜（２３）が形成されていないＰ−ウェ
ル領域（２１）の上部にゲート酸化膜（２４）を形成す
る。その後、上記の構造の全表面にポリシリコン層を堆
積した後、通常の写真エッチング処理で上記ポリシリコ
ン層の所定部分を除去してワード線（２５）を形成す
る。次に上記ワード線（２５）をマスクとしてＰ−ウェ
ル領域（２１）の上に不純物をイオン注入してＮ+ 活性
化領域（２２）を形成する。
部に形成されている半導体基板（図示せず）の上にＮ+
タイプの活性化領域（２２）を形成する工程を表す半導
体素子の断面図である。Ｐ−ウェル領域（２１）上の所
定部分にフィールド酸化膜（２３）を形成した後、上記
フィールド酸化膜（２３）が形成されていないＰ−ウェ
ル領域（２１）の上部にゲート酸化膜（２４）を形成す
る。その後、上記の構造の全表面にポリシリコン層を堆
積した後、通常の写真エッチング処理で上記ポリシリコ
ン層の所定部分を除去してワード線（２５）を形成す
る。次に上記ワード線（２５）をマスクとしてＰ−ウェ
ル領域（２１）の上に不純物をイオン注入してＮ+ 活性
化領域（２２）を形成する。
【００２１】即ち、ワード線分岐領域で、従来のフィー
ルド酸化膜の代りにひ素（Arsenic）を半導体基板の内
にイオン注入して、Ｎ+ タイプの活性化領域（２２）を
形成する。この時、イオン注入は、別途のマスクを必要
とせず、ワード線（２５）により自己整合され、Ｎ+ タ
イプの活性化領域（２２）が形成される。
ルド酸化膜の代りにひ素（Arsenic）を半導体基板の内
にイオン注入して、Ｎ+ タイプの活性化領域（２２）を
形成する。この時、イオン注入は、別途のマスクを必要
とせず、ワード線（２５）により自己整合され、Ｎ+ タ
イプの活性化領域（２２）が形成される。
【００２２】上記工程を終えた後、図６（ｂ）に図示さ
れたように、全体構造の上部に第１酸化膜（２６）を形
成した後、ビット線が形成される部分の第１酸化膜（２
６）を除去してビット線コンタクトホール（ＣＨ１）を
形成する。この時、上記ビット線コンタクトホールはワ
ード線（２５）の上部に形成され、コンタクトホールの
大きさはワード線（２５）の幅より大きくなる。
れたように、全体構造の上部に第１酸化膜（２６）を形
成した後、ビット線が形成される部分の第１酸化膜（２
６）を除去してビット線コンタクトホール（ＣＨ１）を
形成する。この時、上記ビット線コンタクトホールはワ
ード線（２５）の上部に形成され、コンタクトホールの
大きさはワード線（２５）の幅より大きくなる。
【００２３】図６（ｃ）はビット線コンタクトホール
（ＣＨ１）を通してポリサイド層（２９）がワード線
（２５）の上部に接続された形を表している。ビット線
コンタクトホール（ＣＨ１）の中にポリシリコンを充填
させて、ビット線ポリシリコン層（２８）を形成した
後、上記のビット線ポリシリコン層（２８）の上部にビ
ット線ポリサイド層（２９）を形成する。ここで、ビッ
ト線コンタクトホール（ＣＨ１）を充填させる方法は全
表面にポリシリコンを厚く堆積させた後、マスクなしに
全面エッチングして、ビット線コンタクトホール（ＣＨ
１）の中にポリシリコンだけ残るようにしてビット線ポ
リシリコン層（２８）を形成する。
（ＣＨ１）を通してポリサイド層（２９）がワード線
（２５）の上部に接続された形を表している。ビット線
コンタクトホール（ＣＨ１）の中にポリシリコンを充填
させて、ビット線ポリシリコン層（２８）を形成した
後、上記のビット線ポリシリコン層（２８）の上部にビ
ット線ポリサイド層（２９）を形成する。ここで、ビッ
ト線コンタクトホール（ＣＨ１）を充填させる方法は全
表面にポリシリコンを厚く堆積させた後、マスクなしに
全面エッチングして、ビット線コンタクトホール（ＣＨ
１）の中にポリシリコンだけ残るようにしてビット線ポ
リシリコン層（２８）を形成する。
【００２４】又、ビット線ポリサイド層（２９）を堆積
する理由は金属と接続される部分のビット線ポリシリコ
ン層（２８）の段差を緩慢にして、次の工程で形成され
る金属との接続を良好にするためである。
する理由は金属と接続される部分のビット線ポリシリコ
ン層（２８）の段差を緩慢にして、次の工程で形成され
る金属との接続を良好にするためである。
【００２５】その後、上記の構造の全表面に第２酸化膜
（２７）を形成した後、図示されていないが、上記ビッ
ト線ポリサイド層（２９）の上部に第２酸化膜（２７）
の所定部分を除去して金属コンタクトホールを形成す
る。その後、後続の工程を進行して金属コンタクトを完
了する。なお、本実施例では、Ｐ−ウェル領域にＮ+型
の活性化領域を形成してＰＮジャンクションを作り、ワ
ード線に印加される電圧の基板への漏洩を防止している
が、Ｐ−ウェル領域にＮ+型の活性化領域を形成する代
わりに、Ｎウェル領域にＰ+型の活性化領域を形成して
もよい。この場合、ワード信号の基板への漏洩を防止で
きる電流の方向は逆になる。
（２７）を形成した後、図示されていないが、上記ビッ
ト線ポリサイド層（２９）の上部に第２酸化膜（２７）
の所定部分を除去して金属コンタクトホールを形成す
る。その後、後続の工程を進行して金属コンタクトを完
了する。なお、本実施例では、Ｐ−ウェル領域にＮ+型
の活性化領域を形成してＰＮジャンクションを作り、ワ
ード線に印加される電圧の基板への漏洩を防止している
が、Ｐ−ウェル領域にＮ+型の活性化領域を形成する代
わりに、Ｎウェル領域にＰ+型の活性化領域を形成して
もよい。この場合、ワード信号の基板への漏洩を防止で
きる電流の方向は逆になる。
【００２６】図７は本発明の他の実施例によるワード線
分岐の金属コンタクトが形成されている半導体素子の断
面図を示す。この実施例では、ビット線コンタクトを中
間に使用せず、金属層（３０）をワード線（３５）に直
接接続している。Ｐ−ウェル領域（３１）の上部にフィ
ールド酸化膜（３３）、ゲート酸化膜（３４）及びＮ+
型活性化領域（３２）が形成されており、上記ゲート酸
化膜（３４）及びフィールド酸化膜（３３）の上にポリ
シリコンでワード線（３５）が形成されている。また、
上記ゲート酸化膜（３４）の上に形成されているワード
線（３５）を露出させる金属コンタクトホールを具備す
る第１酸化膜（２６）が上記の構造の全表面に形成され
ている。上記金属コンタクトホールを埋めるために金属
層（３０）が形成されており、上記金属層（３０）はＮ
+ 型活性化領域（３２）とも接続されている。この時、
上記金属層（３０）が金属コンタクトホールの内部を十
分カバーすべきであるので、コンタクトホールの大きさ
を多く増加させることはできないが、同一の大きさで工
程上の誤整列に対する余裕が大きくなる。
分岐の金属コンタクトが形成されている半導体素子の断
面図を示す。この実施例では、ビット線コンタクトを中
間に使用せず、金属層（３０）をワード線（３５）に直
接接続している。Ｐ−ウェル領域（３１）の上部にフィ
ールド酸化膜（３３）、ゲート酸化膜（３４）及びＮ+
型活性化領域（３２）が形成されており、上記ゲート酸
化膜（３４）及びフィールド酸化膜（３３）の上にポリ
シリコンでワード線（３５）が形成されている。また、
上記ゲート酸化膜（３４）の上に形成されているワード
線（３５）を露出させる金属コンタクトホールを具備す
る第１酸化膜（２６）が上記の構造の全表面に形成され
ている。上記金属コンタクトホールを埋めるために金属
層（３０）が形成されており、上記金属層（３０）はＮ
+ 型活性化領域（３２）とも接続されている。この時、
上記金属層（３０）が金属コンタクトホールの内部を十
分カバーすべきであるので、コンタクトホールの大きさ
を多く増加させることはできないが、同一の大きさで工
程上の誤整列に対する余裕が大きくなる。
【００２７】
【発明の効果】この発明に係るワード線分岐の金属コン
タクト製造方法は、コンタクトの大きさが大きくできる
だけでなく、ワード線の間隔にも余裕が生じる。そのた
め、工程の余裕が増加し、半導体製造工程の収率が向上
する。
タクト製造方法は、コンタクトの大きさが大きくできる
だけでなく、ワード線の間隔にも余裕が生じる。そのた
め、工程の余裕が増加し、半導体製造工程の収率が向上
する。
【図１】従来技術に係るワード線分岐の金属コンタクト
が形成された半導体素子を示す平面図。
が形成された半導体素子を示す平面図。
【図２】図１のＩＩ−ＩＩ線で切断した断面図。
【図３】本発明に係るワード線分岐の金属コンタクトが
形成された半導体素子を示す平面図。
形成された半導体素子を示す平面図。
【図４】図３のＩＶ−ＩＶ線で切断した断面図。
【図５】本発明の原理を簡略に説明するための等価回路
図。
図。
【図６】本発明の実施例に係るワード線分岐の金属コン
タクト製造の工程図。
タクト製造の工程図。
【図７】本発明の他の実施例に係るワード線分岐の金属
コンタクトが形成された半導体素子を示す断面図。
コンタクトが形成された半導体素子を示す断面図。
１１，２１，３１…Ｐ−ウェル領域、１２，２２，３２
…Ｎ+ 活性化領域、１３，２３，３３…フィールド酸化
膜、２４，３４…ゲート酸化膜、１５，２５，３５…ワ
ード線、１６，２６，３６…第１酸化膜、１７，２７…
第２酸化膜、１８，２８…ビット線ポリシリコン層、１
９，２９…ビット線ポリサイド層、１０，２０，３０…
金属層、Ｄ…ダイドード、ＣＨ１…ビット線コンタクト
ホール、ＣＨ２…金属コンタクトホール。
…Ｎ+ 活性化領域、１３，２３，３３…フィールド酸化
膜、２４，３４…ゲート酸化膜、１５，２５，３５…ワ
ード線、１６，２６，３６…第１酸化膜、１７，２７…
第２酸化膜、１８，２８…ビット線ポリシリコン層、１
９，２９…ビット線ポリサイド層、１０，２０，３０…
金属層、Ｄ…ダイドード、ＣＨ１…ビット線コンタクト
ホール、ＣＨ２…金属コンタクトホール。
フロントページの続き (56)参考文献 特開 昭63−100750（ＪＰ，Ａ) 特開 平４−23466（ＪＰ，Ａ) 特開 平２−257671（ＪＰ，Ａ) 特開 昭63−164264（ＪＰ，Ａ) 特開 昭58−93347（ＪＰ，Ａ) 特開 昭61−78156（ＪＰ，Ａ) 特開 昭60−4252（ＪＰ，Ａ) 特開 昭55−70060（ＪＰ，Ａ) 特開 平３−129725（ＪＰ，Ａ) 特開 平４−768（ＪＰ，Ａ) 特公 平５−46984（ＪＰ，Ｂ２) 米国特許5213992（ＵＳ，Ａ)
Claims (3)
- 【請求項１】 ワード線分岐の金属コンタクト製造方法
において、 半導体基板の上にＰ−ウェル領域を形成する工程と、 上記Ｐ−ウェル領域の片方の上部にフィールド酸化膜を
形成する工程と、 上記フィールド酸化膜が形成されていないＰ−ウェル領
域の他方の上部にゲート酸化膜を形成する工程と、 上記の全体構造の上部にポリシリコン層を形成した後、
上記ポリシリコン層の所定部分をエッチングしてワード
線を形成する工程と、 上記ワード線をマスクとして上記ワード線の両方のＰ−
ウェル領域の上に上部から自己整合方式にイオン注入し
てＮ+ 型の活性化領域を形成する工程と、 上記の構造の全表面に第１酸化膜を堆積する工程と、 上記第１酸化膜の所定部分をエッチングして分岐用ビッ
ト線コンタクトホールを形成する工程と、 上記ビット線コンタクトホールにポリシリコンを充填さ
せてビット線ポリシリコン層を形成する工程と、 上記ビット線ポリシリコン層の上部にビット線ポリサイ
ド層を形成する工程と、 上記の構造の全表面に第２酸化膜を形成する工程と、 上記ビット線ポリサイド層の上部の第２酸化膜の所定部
分をエッチングして金属コンタクトホールを形成する工
程と、 上記金属コンタクトホール内に金属層を形成してビット
線ポリサイド層と接触されるように形成する工程を含む
ワード線分岐の金属コンタクト製造方法。 - 【請求項２】 上記シリコン基板内のＰ−ウェル領域の
代りにＮ−ウェル領域を形成し、上記Ｎ + 型の活性化領
域の代りにＰ + 型の活性化領域を形成することを特徴と
する請求項１記載のワード線分岐の金属コンタクト製造
方法。 - 【請求項３】 ワード線分岐の金属コンタクト製造方法
において、 半導体基板の上にＰ−ウェル領域を形成する工程と、 上記のＰ−ウェル領域を片方の上部にフィールド酸化膜
を形成する工程と、 上記のＰ−ウェル領域の他方の上部にゲート酸化膜を形
成する工程と、 上記の構造の全体上部にポリシリコン層を形成した後、
上記のポリシリコン層を所定の部分をエッチングしてワ
ード線を形成する工程と、 上記のワード線をマスクとして、上記のワード線の両方
のＰ−ウェル領域の上に上部から自己整合方式でイオン
注入をしてＮ+ 型の活性化領域を形成する工程と、 上記の構造の全表面に酸化膜を形成する工程と、 上記の酸化膜の所定部分をエッチングして金属コンタク
トホールを形成する工程と、 上記の金属コンタクトホールの内部に金属層を堆積して
ワード線と直接接触されることにする工程を含むワード
線分岐の金属コンタクト製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-12479 | 1992-07-14 | ||
| KR1019920012479A KR950009282B1 (ko) | 1992-07-14 | 1992-07-14 | 워드선 분기시의 금속 콘택 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177263A JPH06177263A (ja) | 1994-06-24 |
| JP2574629B2 true JP2574629B2 (ja) | 1997-01-22 |
Family
ID=19336268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174390A Expired - Fee Related JP2574629B2 (ja) | 1992-07-14 | 1993-07-14 | ワード線分岐の金属コンタクト製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5409860A (ja) |
| JP (1) | JP2574629B2 (ja) |
| KR (1) | KR950009282B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513079A (ja) * | 1991-07-03 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 電池用亜鉛合金粉末の製造方法およびその亜鉛合金粉末を用いたアルカリ電池 |
| US5654570A (en) * | 1995-04-19 | 1997-08-05 | International Business Machines Corporation | CMOS gate stack |
| KR100191347B1 (ko) * | 1996-08-09 | 1999-06-15 | 윤종용 | 반도체 공정의 주사전자현미경 관리용 미세선폭 관리시료 |
| US6200860B1 (en) | 1999-05-03 | 2001-03-13 | Taiwan Semiconductor Manufacturing Company | Process for preventing the reverse tunneling during programming in split gate flash |
| JP4758951B2 (ja) * | 2007-06-12 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101870821B1 (ko) * | 2016-12-02 | 2018-08-02 | 현대오트론 주식회사 | 차량 외부 물체 감지 장치 및 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213992A (en) | 1991-10-02 | 1993-05-25 | Industrial Technology Research Institute | Rippled polysilicon surface capacitor electrode plate for high density DRAM |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100750A (ja) * | 1986-10-16 | 1988-05-02 | Fujitsu Ltd | 半導体装置 |
| JPS6450443A (en) * | 1987-08-20 | 1989-02-27 | Toshiba Corp | Semiconductor device |
| US5059554A (en) * | 1989-06-23 | 1991-10-22 | Sgs-Thomson Microelectronics, Inc. | Method for forming polycrystalline silicon contacts |
| JP2689703B2 (ja) * | 1989-08-03 | 1997-12-10 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JPH0423466A (ja) * | 1990-05-18 | 1992-01-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-07-14 KR KR1019920012479A patent/KR950009282B1/ko not_active IP Right Cessation
-
1993
- 1993-07-14 JP JP5174390A patent/JP2574629B2/ja not_active Expired - Fee Related
- 1993-07-14 US US08/091,063 patent/US5409860A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213992A (en) | 1991-10-02 | 1993-05-25 | Industrial Technology Research Institute | Rippled polysilicon surface capacitor electrode plate for high density DRAM |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177263A (ja) | 1994-06-24 |
| KR940002947A (ko) | 1994-02-19 |
| KR950009282B1 (ko) | 1995-08-18 |
| US5409860A (en) | 1995-04-25 |
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