KR19990024042A - 개선된 ｄｒａｍ 칩 제조 방법 - Google Patents

개선된 ｄｒａｍ 칩 제조 방법 Download PDF

Info

Publication number
KR19990024042A
KR19990024042A KR1019980035412A KR19980035412A KR19990024042A KR 19990024042 A KR19990024042 A KR 19990024042A KR 1019980035412 A KR1019980035412 A KR 1019980035412A KR 19980035412 A KR19980035412 A KR 19980035412A KR 19990024042 A KR19990024042 A KR 19990024042A
Authority
KR
South Korea
Prior art keywords
region
dram chip
dopant
substrate
peripheral
Prior art date
Application number
KR1019980035412A
Other languages
English (en)
Inventor
인 후
덕크 노엘 앤더슨
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR19990024042A publication Critical patent/KR19990024042A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

DRAM 칩(10)을 제조하기 위한 개선된 방법이 개시되어 있다. 본 방법에 따르면, 메모리 셀 게이트(memory cell gate)(26)는 DRAM 칩(10)의 메모리 셀 어레이 영역(12) 내에 증착된다. 메모리 셀 게이트(26)는 기판의 제1 채널 영역 위에 위치한다. 주변 게이트(32)는 DRAM 칩의 주변 영역 내에 증착된다. 주변 게이트는 기판의 제2 채널 영역 위에 위치한다. 제1 도펀트는 기판의 제1 및 제2 채널 영역의 외부에 주로 위치하는 기판의 소스 및 드레인 영역(30)의 제1 다수의 소스 및 드레인 영역(first plurality of source and drain regions)에 제1 농도로 주입된다. 그 후, 주변 게이트(32)에 인접하게 측벽(sidewall)이 형성된다. 동시에 절연층(28)이 DRAM 칩(10)의 메모리 셀 어레이 영역 위에 형성된다. 제2 도펀트는 DRAM 칩(10)의 주변 영역(14) 내에 있는 기판의 제2 다수의 소스 및 드레인 영역(36)에 제2 농도로 주입된다. 제2 도펀트의 주입은 측벽 및 절연층에 의하여 차단된다. 본 발명의 한 실시예에서는, 제1 및 제2 도펀트가 서로 같고, 제2 다수 영역의 도펀트 농도가 제1 다수 영역의 도펀트 농도보다 더 높다. 본 방법은 DRAM 칩의 주변 영역 내의 소스 및 드레인 영역(36)을 강하게 도핑하는 동시에, 강하게 도핑된 영역을 채널 영역으로부터 분리할 수 있게 한다. 이렇게 함으로써 채널 영역 내로의 확산을 줄일 수 있으며 더 작은 디자인 룰이 사용될 수 있게 된다.

Description

개선된 ＤＲＡＭ 칩 제조 방법
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 DRAM 칩을 제조하기 위한 개선된 방법에 관한 것이다.
동적 임의 접근 메모리 어레이(Dynamic Random Access Memory arrays; DRAM arrays)의 제조에서, 게이트 재료(gate material)는 채널 영역 위의 절연층(insulating layer) 위에 패턴화되는 것이 전형적이다. 게이트 위에 증착된(deposited) 절연용 유전 재료(insulating dielectric material)가 게이트의 양 측면으로 연장되는 얇은 측벽(sidewalls)과 함께 게이트 재료를 둘러 싸는 것이 전형적이다. 유전 재료는 게이트 양 측면에 형성된 자기-정렬된(self-aligned) 소스 및 드레인 접점(self-aligned source and drain contacts)으로부터 게이트를 절연시켜주는 기능을 한다.
DRAM 어레이에서, 절연용 측벽의 전형적인 두께는 디자인 룰(design rule) 및 어레이의 피치에 의하여 결정된다. 예를 들어, 0.3 마이크론(micron)의 디자인 룰 및 0.6 마이크론의 피치의 디자인에서는, 측벽의 두께는 500에서 700 옹스트롬 정도가 될 것이다. 더 작은 디자인 룰에서는 측벽의 두께가 300 옹스트롬 미만으로 줄어들 것이다.
금속 산화막 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistors; MOSFETs)를 포함하는 주변 회로(peripheral circuitry)가 DRAM 어레이를 둘러 싸는 것이 전형적이다. 칩 제조 효율을 극대화시키기 위하여, DRAM 어레이를 형성하는데 사용되는 게이트 증착 및 절연 단계는 동시에 주변 MOSFET 게이트(peripheral MOSFET gates)를 형성하는데도 사용된다. 결과적으로 주변 MOSFET 게이트를 절연시키는 측벽의 두께는 DRAM 어레이의 측벽의 두께와 같을 것이다.
이러한 주변 측벽의 두께는 MOSFET 게이트 절연용 측벽의 두께로는 최적이 아닐 수도 있다. 예를 들어, 소스 및 게이트 영역의 강하게 도핑된 부분(heavily doped portions)을 채널 영역으로부터 분리시키기 위하여, 주변 MOSFET에서의 소스/드레인 주입(source/drain implant)은 게이트 및 절연 측벽의 형성 후에 행하여지는 것이 전형적이다. 이러한 분리는 소스/드레인 도펀트(source/drain dopant)가 채널 속으로 횡방향 확산(lateral diffusion)되는 것을 방지하기 위하여 필요하며, 또한 소스-채널간 접합면(source-channel junction) 및 드레인-채널간 접합면에서의 강한 전기장에 의하여 MOSFET 장치에 가해지는 응력을 감소시키기 위해서도 필요하다.
따라서 DRAM 어레이의 디자인 룰에 의하여 주변 영역에서 충분한 두께를 가지는 측벽이 허용되지 않는다면, 주어진 효과적인 채널 길이를 유지하기 위해서는 채널 속으로의 횡방향 확산을 고려하여 주변 MOSFET의 물리적인 채널의 길이를 연장시켜야 할 수도 있다. 소스-채널간 및 드레인-채널간 접합면에서의 증가된 응력에 의하여 주변 MOSFET의 성능 역시 영향을 받을 수 있다.
본 발명은 종래 기술의 단점 및 비효율을 개선하는 DRAM 칩 제조 방법을 제공하기 위한 것이다.
도 1은 본 발명에 따라서 제조되는 DRAM 칩의 일부의 평면도.
도 2a 내지 도 2d는 본 발명에 따른 여러 제조 단계에서의 DRAM 칩의 횡단면을 도시한 도면.
도면의 주요부분에 대한 부호의 설명
10 : DRAM 칩 12 : 메모리 셀 어레이 영역
14 : 주변 회로 영역 16 : 워드 라인
18 : 활성 영역 20 : 필드 산화물
본 발명에 따르면, 메모리 셀 게이트는 DRAM 칩(10)의 메모리 셀 어레이 영역 내에 증착된다. 메모리 셀 게이트는 기판의 제1 채널 영역 위에 위치한다. 주변 게이트는 DRAM 칩의 주변 영역 내에 증착된다. 주변 게이트는 기판의 제2 채널 영역 위에 위치한다. 제1 도펀트는 기판의 제1 및 제2 채널 영역의 외부에 주로 위치하는 기판의 소스 및 드레인 영역의 제1 다수의 소스 및 드레인 영역(first plurality of source and drain regions)에 제1 농도로 주입된다. 그 후, 주변 게이트에 인접하게 측벽이 형성된다. 동시에 절연층이 DRAM 칩의 메모리 셀 어레이 영역 위에 형성된다. 제2 도펀트는 DRAM 칩의 주변 영역 내에 있는 기판의 제2 다수의 소스 및 드레인 영역에 제2 농도로 주입된다. 제2 도펀트의 주입은 측벽 및 절연층에 의하여 차단된다.
본 발명의 한 실시예에서는, 제1 및 제2 도펀트가 서로 같고, 제2 다수 영역의 도펀트 농도가 제1 다수 영역의 도펀트 농도보다 더 높다. 본 방법은 DRAM 칩의 주변 영역 내의 소스 및 드레인 영역을 강하게 도핑하는 동시에, 강하게 도핑된 영역을 채널 영역으로부터 분리할 수 있게 한다. 이렇게 함으로써 채널 영역 내로의 확산을 줄일 수 있으며 더 작은 디자인 룰이 사용될 수 있게 된다.
도 1은 DRAM 칩(10)의 일부의 평면도이다. DRAM 칩(10)에는 메모리 셀 어레이 영역(12) 및 주변 회로 영역(14)이 포함된다. 메모리 셀 어레이 영역(12)에는 다수의 워드라인(wordlines)(16) 및 다수의 활성 영역(active areas)(18)이 포함된다. 필드 산화물(field oxide)(20)이 활성 영역(18)을 둘러 싼다.
설명의 편의를 위하여 주변 영역(14)에는 하나의 활성 영역(22) 및 하나의 워드라인(24)만 도시되어 있다. 그러나 주변 영역(14)에는 많은 MOSFET 및 기타 회로 소자들이 포함될 수 있다는 점을 이해하여야 한다.
도 2a 내지 도 2d에 본 발명에 따라서 DRAM 칩(10)을 제조하는 방법을 도시한다. 도 2a에 DRAM 칩(10)의 횡단면을 도시한다. 메모리 셀 어레이 영역(12)내에서 워드라인(16)의 구획을 포함하는 2개의 게이트(26)가 절연층(27) 위에 놓이며 하나의 활성 영역(18)을 가로 질러서 연장되는데, 활성 영역은 공지의 방법으로 형성된 도핑된 웰(doped well)을 포함할 수도 있다. 게이트(26)는 폴리실리콘(polysilicon)이나 다른 전도성 물질(conductive material)로 구성될 수 있다. 분리용 트렌치(isolation trenches)에 놓여 있는 필드 산화물(field oxide)은 활성 영역(18)을 인접한 활성 영역(18)으로부터 분리하는 기능을 한다.
절연층(28)이 각각의 게이트(26)위에 놓이는데, 이 절연층은 절연층(27)과 같이 2산화 실리콘(silicon dioxide)이나 질화 실리콘(silicon nitride) 또는 다른 절연 물질로 이루어질 수 있다. 게이트(26) 및 절연층(28)은 공지된 방법에 의하여 증착되고, 패턴화되고, 에칭된다. 게이트(26)의 형성 후에는, 소스 및 드레인 영역(30)을 형성하기 위하여 공지된 기술을 사용하여 약하게 도핑된 드레인 주입(lightly doped drain implant; LDD implant)을 실시한다. 이러한 주입은 인(phosphorus), 비소(arsenic), 또는 안티몬(antimony) 등과 같은 n형 도펀트(n-type dopant)를 사용하여 실시할 수 있다. 이를 대신하여 p형 도펀트를 사용할 수도 있다. 게이트(26) 및 절연층(28)은 주입된 도펀트가 게이트(26)의 아래의 영역에 도달하는 것을 방지한다.
주변 영역(14)에서는, 하나의 게이트(32) 및 절연층(34)이 활성 영역(22) 위에 위치한다. 게이트(32) 및 절연층(34)은 메모리 셀 어레이 영역(12)에 있는 게이트(26) 및 절연층(28)과 동시에 형성된다. 메모리 셀 어레이 영역(12)에 있는 소스 및 드레인 영역(30)을 형성시킨 LDD 주입에 의해서 주변 영역(14)에 있는 약하게 도핑된 영역(36) 역시 형성된다.
도 2b에 도시된 바와 같이, 게이트(26) 주변의 절연용 측벽(38) 및 게이트(32) 주변의 절연용 측벽(40)을 형성하기 위하여 또다른 절연층이 증착되며 부등방성 에칭 물질(anisotropic etchant)을 사용하여 에칭된다. 그 대신에 절연층을 에칭시키지 않고 남겨 두어서, 측벽(38, 40)으로 하여금 연속적인 절연층의 일부를 형성하게 할 수도 있다. 절연용 측벽(38, 40)은 절연층(28, 34)과 같은 물질로 이루어지는 것이 바람직하다. 예를 들어, 0.16 마이크론 디자인 룰 및 0.32 마이크론 피치 디자인에서, 절연용 측벽(38, 42)은 100에서 500 옹스트롬 정도의 두께를 가질 것이다. 특정한 DRAM 칩(10)의 설계 사양(design spefication)에 따라서, 측벽(38,40)은 상술한 LDD 주입전이나 주입후에 형성될 수 있다.
도 2c에 도시된 바와 같이, 또 다른 절연층(42)이 증착되고 부등방성 에칭 물질을 사용하여 에칭된다. 부등방성 에칭의 결과로 추가적인 측벽(44)이 주변 영역(14)의 게이트(32) 주위에 형성된다. 절연층(42)은 측벽(38, 40)을 형성하기 위하여 사용된 절연 재료와는 다른 재료로 이루어지는 것이 바람직하다. 절연층(42)은 선택적 에칭 물질(selective etchant)을 사용하여 측벽(38, 40)을 제거하지 않고 에칭으로 제거될 수 있는 것이 바람직하다.
절연층(42)은 메모리 셀 어레이 영역(12)의 인접한 게이트(26) 간의 거리 또는 피치와 근사적으로 같거나 더 큰 두께로 증착되는 것이 바람직하다. 이렇게 하면 절연층(42)이 부등방성 에칭 물질을 사용하여 에칭될 때, 게이트(26) 사이의 절연층(42)이 있는 영역은 에칭 물질에 의하여 제거되지 않는다. 이것은 후술하는 이유로 중요하다. 이러한 최소 두께 이상에서, 절연층(42)의 바람직한 두께는 주변 영역(14)의 측벽(44)의 바람직한 두께에 의하여 결정된다.
도 2d에 도시된 바와 같이 그 뒤에는 소스/드레인 주입이 실시된다. 이러한 주입에는 약하게 도핑된 영역(36)을 형성하기 위하여 사용된 것과 같은 n형 도펀트가 사용될 수 있는데, 이 주입에 의하여 주변 영역(14)에 소스 및 드레인 영역(46)이 형성된다. 소스 및 드레인 영역(46)은 약하게 도핑된 영역(36)에 비하여 강한 도핑 레벨(higher doping level)을 갖는다. 그러나 측벽(44)이 이러한 소스/드레인 주입을 막으므로, 게이트(32) 밑에 있는 채널에는 약하게 도핑된 영역(36)만이 접한다. 따라서, 소스/드레인 도펀트가 채널 속으로 횡방향 확산되는 것에 의해 생기는 부정적 효과와 소스-채널간 접합면 및 드레인-채널간 접합면에서의 강한 전기장에 의해 MOSFET 장치에 가해지는 응력때문에 생기는 부정적 효과를 최소화하면서, 강하게 도핑된 소스 및 드레인 영역(46)의 이점을 동시에 얻을 수 있다. 강하게 도핑된 소스 및 드레인 영역이 불필요한 메모리 셀 어레이 영역(12)에서는, 소스/드레인 주입은 절연층(42)에 의하여 차단된다.
DRAM 칩(10)의 다음 공정전에 측벽(38, 40)에 영향을 미치지 않는 선택적 에칭 물질을 사용하여 절연층(42)을 메모리 셀 어레이 영역(12)에서 제거할 수 있다. 측벽(38, 40)이 선택적 에칭에 대하여 저항하는 연속적인 절연층의 일부를 형성하도록 구현시킨 경우에 이러한 선택적 에칭 단계를 실행하는 것이 바람직하다. 더 이상 아무런 용도가 없는 측벽(44) 역시 이러한 선택적 에칭 물질에 의하여 주변 영역(14)에서 제거될 것이다. 선택적으로, 절연층(42)이 메모리 셀 어레이 영역(12)의 보이드-프리 필(void-free fill)을 형성하는 경우에는, 절연층(42)이 제자리에 남겨질 수 있다.
그 후 DRAM 칩(10)의 공정은 공지된 방법에 따라서 진행된다. 예를 들어, 소스 및 드레인 영역(30, 46)에 접점(contacts)을 만들 수도 있고, 레벨간 절연층(inter-level insulating layer)을 메모리 셀 어레이 영역(12) 및 주변 영역(14) 위에 증착할 수도 있다.
상술한 방법에 의하여 좀 더 강하게 도핑된 소스 및 드레인 영역을 DRAM 칩의 주변 영역에 형성하는 동시에 그 강하게 도핑된 영역을 채널 영역으로부터 분리할 수 있다. 이를 통하여 채널 영역 내로의 확산을 줄일 수 있으며, 주변 회로에 대하여 더 작은 디자인 룰을 적용할 수 있다. 이 방법에 의하여 소스-채널간 및 드레인-채널간의 접합면에서의 응력 역시 감소시킬 수 있다. 더욱이, 상술한 방법은 디렘 셀 어레이 자체의 형성에는 아무런 영향이 없다. 또한 이 방법에서 추가된 단계는 실질적으로 자기-정렬되기(self-aligned) 때문에, 전체 DRAM 칩 제조 공정의 마스킹 레벨(masking level)은 증가하지 않는다.
자세히 전술한 바에 의하여 본 발명은 특정적으로 서술되고 도시되었지만, 본 발명의 본질 및 범위를 벗어남이 없이 형태 및 미세한 부분에 관한 변화가 가능하다는 것이 당업자에게 이해될 것이다.

Claims (9)

  1. DRAM 칩(DRAM chip)을 제조하는 방법에 있어서,
    상기 DRAM 칩의 메모리 셀 어레이 영역(memory cell array area)에 메모리 셀 게이트(memory cell gate) - 상기 메모리 셀 게이트는 기판의 제1 채널 영역(first channel area) 위에 위치함 - 를 증착(depositing)하는 단계,
    상기 DRAM 칩의 주변 영역(peripheral area)에 주변 게이트(peripheral gate) - 상기 주변 게이트는 상기 기판의 제2 채널 영역 위에 위치함 -를 증착하는 단계,
    제1 농도로 제1 도펀트(first dopant)를 상기 기판의 제1 다수의 영역(first plurality of regions) - 상기 제1 다수의 영역은 상기 기판의 상기 제1 및 제2 채널 영역의 외부에 주로 위치함 - 에 주입하는 단계,
    상기 주변 게이트에 인접하여 측벽(sidewall) - 상기 측벽은 상기 기판의 측벽 영역 위에 위치함 - 을 형성하는 단계,
    제2 농도로 제2 도펀트를 상기 DRAM 칩의 상기 주변 영역 내에 있는 상기 기판의 제2 다수의 영역 - 상기 제2 다수의 영역은 상기 기판의 상기 측벽 영역의 외부에 주로 위치함 - 에 주입하는 단계,
    상기 주변 영역에 인접하여 상기 측벽을 형성하는 상기 단계와 동시에 상기 DRAM 칩의 상기 메모리 셀 어레이 영역 위에 절연층(insulating layer)을 형성하는 단계, 및
    상기 제2 도펀트의 상기 주입을 상기 절연층에 의하여 차단하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 주변 게이트에 인접한 상기 측벽을 형성하는 상기 단계는,
    상기 기판 위에 절연층을 증착시키는 단계, 및
    부등방성 에칭 물질(anisotropic etchant)로 상기 절연층을 에칭하는 단계
    를 포함하는 방법.
  3. 제1항에 있어서, 상기 제2 도펀트는 상기 제1 도펀트로 이루어지는 방법.
  4. 제1항에 있어서, 상기 제2 농도를 상기 제1 농도보다 높게 하는 방법.
  5. DRAM 칩을 제조하는 방법에 있어서,
    상기 DRAM 칩의 메모리 셀 어레이 영역에 메모리 셀 게이트 - 상기 메모리 셀 게이트는 기판의 제1 채널 영역 위에 위치함 - 를 증착하는 단계,
    상기 DRAM 칩의 주변 영역에 주변 게이트 - 상기 주변 게이트는 상기 기판의 제2 채널 영역 위에 위치함 - 를 증착하는 단계,
    제1 농도로 제1 도펀트를 상기 기판의 제1 다수의 소스 및 드레인 영역(first plurality of source and drain regions) - 상기 제1 다수의 소스 및 드레인 영역은 상기 기판의 상기 제1 및 제2 채널 영역의 외부에 주로 위치함 - 에 주입하는 단계,
    상기 주변 게이트에 인접하여 측벽을 형성하는 단계,
    제2 농도로 제2 도펀트를 상기 DRAM 칩의 상기 주변 영역 내에 있는 상기 기판의 제2 다수의 소스 및 드레인 영역에 주입하는 단계,
    상기 제2 도펀트의 상기 주입을 상기 측벽에 의하여 차단하는 단계
    상기 주변 영역에 인접하여 상기 측벽을 형성하는 상기 단계와 동시에 상기 DRAM 칩의 상기 메모리 셀 어레이 영역 위에 절연층을 형성하는 단계, 및
    상기 제2 도펀트의 상기 주입을 상기 절연층에 의하여 차단하는 단계
    를 포함하는 방법.
  6. 제5항에 있어서, 상기 절연층을 상기 DRAM 칩의 상기 메모리 셀 어레이 영역으로부터 제거하는 단계를 더 포함하는 방법.
  7. 제10항에 있어서,
    상기 제1 다수의 도핑된 영역은 제1 농도의 제1 도펀트로 이루어지며, 상기 제2 다수의 도핑된 영역은 상기 제1 농도의 상기 제1 도펀트로 이루어지며, 상기 제3 다수의 도핑된 영역은 제2 농도의 제2 도펀트로 이루어지는 상기 DRAM 칩.
  8. 제11항에 있어서, 상기 제2 도펀트는 상기 제1 도펀트로 이루어지는 상기 DRAM 칩.
  9. 제11항에 있어서, 상기 제2 농도는 상기 제1 농도보다 더 높은 상기 DRAM 칩.
KR1019980035412A 1997-08-29 1998-08-29 개선된 ｄｒａｍ 칩 제조 방법 KR19990024042A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US5723197P 1997-08-29 1997-08-29
US60/057,231 1997-08-29

Publications (1)

Publication Number Publication Date
KR19990024042A true KR19990024042A (ko) 1999-03-25

Family

ID=22009308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980035412A KR19990024042A (ko) 1997-08-29 1998-08-29 개선된 ｄｒａｍ 칩 제조 방법

Country Status (6)

Country Link
US (1) US6207500B1 (ko)
EP (1) EP0899785A3 (ko)
JP (1) JPH11135739A (ko)
KR (1) KR19990024042A (ko)
SG (1) SG71826A1 (ko)
TW (1) TW406377B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174756B1 (en) * 1997-09-30 2001-01-16 Siemens Aktiengesellschaft Spacers to block deep junction implants and silicide formation in integrated circuits
US6127224A (en) * 1997-12-31 2000-10-03 Stmicroelectronics, S.R.L. Process for forming a non-volatile memory cell with silicided contacts
TW480715B (en) * 2001-03-06 2002-03-21 Macronix Int Co Ltd Nonvolatile memory structure capable of increasing gate coupling-coefficient
JP2007067118A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346365A (ja) * 1989-07-14 1991-02-27 Mitsubishi Electric Corp 半導体装置
US5324680A (en) * 1991-05-22 1994-06-28 Samsung Electronics, Co. Ltd. Semiconductor memory device and the fabrication method thereof
JPH08139314A (ja) * 1994-11-09 1996-05-31 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3522926B2 (ja) * 1995-12-04 2004-04-26 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JPH10242420A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US6207500B1 (en) 2001-03-27
EP0899785A3 (en) 2004-09-01
EP0899785A2 (en) 1999-03-03
TW406377B (en) 2000-09-21
SG71826A1 (en) 2000-04-18
JPH11135739A (ja) 1999-05-21

Similar Documents

Publication Publication Date Title
US7557410B2 (en) Dynamic random access memory device
KR0161357B1 (ko) 반도체 장치
KR100324120B1 (ko) 반도체기억장치
KR100435933B1 (ko) 국부 연결 및 전도 라인 형성 방법 및 그 최종구조물
US6037210A (en) Memory cell with transfer device node in selective polysilicon
US5470776A (en) Method for fabricating stacked dynamic random access memory cell
US5679595A (en) Self-registered capacitor bottom plate-local interconnect scheme for DRAM
US6329271B1 (en) Self-aligned channel implantation
KR0149527B1 (ko) 반도체 소자의 고전압용 트랜지스터 및 그 제조방법
KR20020079792A (ko) 자기정렬 무경계 콘택트를 마스킹 프로세스없이 형성하는방법
US20030151068A1 (en) Semiconductor memory
US6372579B1 (en) Producing laterally diffused metal-oxide semiconductor
KR960006718B1 (ko) 반도체 기억장치의 커패시터 및 그 제조방법
KR20010059185A (ko) 반도체소자의 소자분리막 형성방법
US6376887B2 (en) Semiconductor memory having buried digit lines
KR19990024042A (ko) 개선된 ｄｒａｍ 칩 제조 방법
KR0161432B1 (ko) 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
US6060372A (en) Method for making a semiconductor device with improved sidewall junction capacitance
KR100418849B1 (ko) 서로절연된적어도2개의소자를갖는집적회로장치및그제조방법
US6563179B2 (en) MOS transistor and method for producing the transistor
KR0151192B1 (ko) 반도체 메모리장치 제조방법
KR0172619B1 (ko) 반도체 장치 및 그 성형방법
KR100304947B1 (ko) 반도체메모리장치및그제조방법
KR100276955B1 (ko) 반도체기억장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid